JPH0315213B2

JPH0315213B2 -

Info

Publication number: JPH0315213B2
Application number: JP59036489A
Authority: JP
Inventors: Mitsuki Fukuzumi
Original assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Current assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Priority date: 1984-02-27
Filing date: 1984-02-27
Publication date: 1991-02-28
Also published as: JPS60179860A

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は記憶装置の切換制御方式、さらに詳し
く云えば二つの記憶装置のそれぞれの記憶領域の
一部のみを二重化制御することが可能な記憶装置
の切換制御方式に関する。[Detailed description of the invention] [Technical field to which the invention pertains] The present invention relates to a storage device switching control system, and more specifically, a storage device that is capable of duplexing control of only a portion of each storage area of two storage devices. This invention relates to a device switching control method.

〔従来技術とその問題点〕[Prior art and its problems]

一般に、記憶装置を二重化する場合、次の様な
制御方式が採られる。すなわち、二重化された記
憶装置をそれぞれＡ，Ｂとすると、二つの記憶装
置ＡおよびＢは書き込み時には同時に動作して同
一番地に同一内容を書き込み、次に読み出し時に
は、記憶装置ＡあるいはＢのいずれか一方のみが
データを出力する。このデータを出力する常用モ
ードで動作している方を常用側、出力しない待機
モードで動作している方を待機側と呼んでいる。
いま、記憶装置Ａを常用側としたとき、読み出し
時エラーが生ずると、この常用側記憶装置Ａはシ
ステムから切離され、予備側の記憶装置Ｂが常用
側に切換えられ直ちに正しいデータを出力する。 Generally, when duplicating storage devices, the following control method is adopted. In other words, assuming that the duplicated storage devices are A and B, respectively, when writing, the two storage devices A and B operate simultaneously and write the same content to the same location, and then when reading, either storage device A or B operates simultaneously. Only one outputs data. The side operating in the regular mode that outputs this data is called the regular side, and the side operating in the standby mode that does not output this data is called the standby side.
Now, when storage device A is set as the regular side, if an error occurs during reading, the regular side storage device A is disconnected from the system, and the backup side storage device B is switched to the regular side and immediately outputs correct data. .

以上の様な制御を行なうに当り、従来の技術で
は次のような問題がある。 In performing the above-mentioned control, the conventional technology has the following problems.

(i) エラーが生じた記憶装置をシステムから切離
すことが主体で再立上げができない。(i) The storage device in which the error occurred must be disconnected from the system and cannot be restarted.

(ii) 二重化された二つの記憶装置に対して各々の
状態を監視制御する共通制御部の構成が複雑で
ある。(ii) The configuration of the common control unit that monitors and controls the status of each of the two duplex storage devices is complicated.

(iii) 二重化する必要のない部分があつても、各記
憶装置の全記憶領域に亘つて二重化しなければ
ならず、二重化する必要のない部分に対しては
その分だけ記憶素子が不経済である。(iii) Even if there are parts that do not need to be duplicated, the entire storage area of each storage device must be duplicated, and the memory elements for the parts that do not need to be duplicated are uneconomical. be.

上記の従来技術による二重化制御方式をさらに
詳しく説明する。第１図は従来の技術による記憶
装置の二重化制御方式の一例の接続図である。図
において、１，１′は記憶装置、２，２′はエラー
検出回路、３，３′はエラー検出信号線、４，
４′はアドレス・データ入力線、５，５′は書き込
みデータ入力線、６，６′は読み出しデータ出力
線、７，７′は二重化制御信号線、８，８′はアン
ド・ゲート、９は二重化制御回路、１０はシステ
ム・バスである。 The duplication control method according to the above-mentioned prior art will be explained in more detail. FIG. 1 is a connection diagram of an example of a conventional storage device duplex control system. In the figure, 1 and 1' are storage devices, 2 and 2' are error detection circuits, 3 and 3' are error detection signal lines, 4,
4' is an address/data input line, 5, 5' are write data input lines, 6, 6' are read data output lines, 7, 7' are duplication control signal lines, 8, 8' are AND gates, and 9 is an AND gate. In the redundant control circuit, 10 is a system bus.

いま、記憶装置１を常用側とすれば、記憶装置
１′は待機側として待機モードで動作している。
この状態でエラー検出回路２は常用側記憶装置１
が出力するデータをチエツクし、異常を検出する
と、エラー検出信号線３にエラー検出信号を送
り、記憶装置１および１′に共通に設けられた二
重化制御回路９に通知する。二重化制御回路９は
常用側、待機側がともに正常ならば二重化制御信
号線７および７′のうちの７のみに二重化制御信
号を出力し、ゲート８のみを開いて、記憶装置１
から読み出しデータ出力線６に出力されるデータ
を有効としている。すなわち、記憶装置１を常用
モードで動作させている。二重化制御信号線７′
には信号が送出されていないのでゲート８′は閉
じており、待機側記憶装置１′から読み出しデー
タ線６′に出力されるデータはゲート８′で阻止さ
れ有効とならない。すなわち、記憶装置１′は待
機モードで動作している。 Now, if the storage device 1 is the regular side, the storage device 1' is operating in standby mode as the standby side.
In this state, the error detection circuit 2
When it checks the data output by the memory device 1 and detects an abnormality, it sends an error detection signal to the error detection signal line 3 and notifies the duplication control circuit 9 provided in common to the storage devices 1 and 1'. If both the regular side and the standby side are normal, the duplex control circuit 9 outputs a duplex control signal to only 7 of the duplex control signal lines 7 and 7', opens only the gate 8, and connects the storage device 1.
The data read from and output to the data output line 6 is considered valid. That is, the storage device 1 is operated in the regular mode. Redundant control signal line 7'
Since no signal is being sent to the gate 8', the gate 8' is closed, and the data output from the standby storage device 1' to the read data line 6' is blocked by the gate 8' and is not valid. That is, the storage device 1' is operating in standby mode.

もし、常用側記憶装置１の読み出しデータに異
常が検出されると、エラー検出回路２はエラー検
出信号線３にエラー信号を送出する。二重化制御
回路９が、このエラー信号を受け、また待機側の
エラー検出回路２′からエラー検出信号線３′を経
てエラー信号を受けていなければ二重化制御線７
の信号を停止し、７′に信号を送る。これにより
ゲート８が閉じ、ゲート８′が開き、エラーを生
じた常用側記憶装置１よりの読み出しデータが無
効とされるが正常な待機側記憶装置１′よりの読
み出しデータが有効となる。 If an abnormality is detected in the read data of the regular storage device 1, the error detection circuit 2 sends an error signal to the error detection signal line 3. If the duplication control circuit 9 receives this error signal and does not receive an error signal from the error detection circuit 2' on the standby side via the error detection signal line 3', the duplication control circuit 9
Stop the signal and send a signal to 7'. As a result, the gate 8 is closed and the gate 8' is opened, and the read data from the regular storage device 1 in which the error has occurred is invalidated, but the normal data read from the standby storage device 1' is made valid.

このようにして、待機側であつた記憶装置１′
は常用側として機能できるが、先に常用側であつ
た記憶装置１はシステムから切離されてしまい、
記憶装置の構成としては今まで待機側であつた１
個の記憶装置１′のみの一重化構成となる。 In this way, the storage device 1' which was on the standby side
can function as a regular user, but storage device 1, which was previously a regular user, is disconnected from the system.
Up until now, the storage device configuration has been on the standby side.1
The configuration is such that only two storage devices 1' are used.

また、記憶装置１，１′の全記憶領域を同一ア
ドレス空間に設定する必要があり、記憶領域の部
分的な二重化は不可能である。このため二重化の
必要な記憶領域が全領域の１部分だけでよい場合
も、残りの部分を同一アドレス空間に設定しなけ
ればならず、記憶素子がその分不経済である。 Furthermore, all storage areas of the storage devices 1 and 1' must be set in the same address space, and partial duplication of storage areas is not possible. For this reason, even if the storage area that needs to be duplicated is only one portion of the total area, the remaining portion must be set in the same address space, making the storage element uneconomical.

〔発明の目的〕[Purpose of the invention]

本発明は、従来技術の前記の問題点を改善し、
簡単な構成で、信頼性が高く、しかも記憶装置を
構成する記憶素子を効率良く用いることのできる
記憶装置の切換制御方式を提供することを目的と
する。 The present invention improves the above-mentioned problems of the prior art, and
It is an object of the present invention to provide a switching control method for a storage device that has a simple configuration, is highly reliable, and can efficiently use storage elements constituting the storage device.

〔発明の要点〕[Key points of the invention]

本発明の要点は、各々の記憶領域がそれぞれ独
立にアドレス空間の設定が可能な複数個のブロツ
クに分割されている二つの記憶装置を設け、この
二つの記憶装置を二重化制御により常用モードお
よび待機モードで切換えて使用するとともに、二
つの記憶装置にそれぞれ属する二つのブロツクを
同一アドレス空間に設定し、アドレスが一致した
部分のみを二重化構成とし、他は一重化構成で使
用できるようにして記憶素子の利用効率を上げた
ことである。 The key point of the present invention is to provide two storage devices in which each storage area is divided into a plurality of blocks whose address spaces can be set independently, and to control these two storage devices into a regular mode and a standby mode through duplex control. In addition to switching between modes, two blocks belonging to two storage devices are set in the same address space, and only the parts with matching addresses are configured in a duplex configuration, while the others are used in a single configuration. The purpose of this is to increase the efficiency of use.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を図面について詳細に説
明する。第２図は本発明の一実施例の接続図であ
る。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 2 is a connection diagram of one embodiment of the present invention.

第２図において１１，１１′は記憶装置、１２，
１２′は書き込みデータ入力線、１３，１３′は読
み出しデータ出力線、１４，１４′アンド・ゲー
ト、１５は制御部、１６はアンド・ゲート１４，
１４′の制御用フリツプフロツプ、１７はエラー
検出回路、１８はアドレス・デコーダ部、１９は
アドレス・データ入力線、１０はシステム・バス
であり、なお、２０，２１，２２はオア・ゲート
である。 In FIG. 2, 11, 11' are storage devices, 12,
12' is a write data input line, 13, 13' are read data output lines, 14, 14' are an AND gate, 15 is a control section, 16 is an AND gate 14,
14' is a control flip-flop, 17 is an error detection circuit, 18 is an address decoder section, 19 is an address/data input line, 10 is a system bus, and 20, 21, and 22 are OR gates.

記憶装置１１および１１′はそれぞれが常用側
および待機側として使用されるものであり、各々
の記憶領域はそれぞれ独立にアドレスが設定可能
な複数個のブロツク、例えば３個のブロツクに分
割されている。 The storage devices 11 and 11' are used as a regular side and a standby side, respectively, and each storage area is divided into a plurality of blocks, for example, three blocks, each of which can have an independently set address. .

アドレス・デコーダ部１８は記憶装置１１およ
び１１′に共通に設けられ、システム・バス１０
よりアドレス・データ入力線１９を介して入力す
るアドレス・データを各アドレスを選択するアド
レス選択信号にデコードする。これ等アドレス選
択信号はSEL１Ａ，SEL２Ａ，SEL３Ａ，SEL１
Ｂ，SEL２Ｂ，SEL３Ｂのアドレス選択信号群に
纏められ、それぞれ記憶装置１１，１１′のブロ
ツク１Ａ，２Ａ，３Ａ，１Ｂ，２Ｂ，３Ｂに伝達
されるようになつている。ここにSEL１Ａ等の群
は一本の線で示してあるが実際はブロツク１Ａ等
の中に存在するアドレスの数〔例えばブロツク１
Ａ中に存在する行（ワード）数〕と同数の線を有
し、アドレスの指定に当つてはそのうちの一本に
だけにアドレス選択信号が送られる。 The address decoder section 18 is provided commonly to the storage devices 11 and 11', and is connected to the system bus 10.
The address data input via the address/data input line 19 is decoded into an address selection signal for selecting each address. These address selection signals are SEL1A, SEL2A, SEL3A, SEL1
The address selection signals are grouped into address selection signals B, SEL2B, and SEL3B, and transmitted to blocks 1A, 2A, 3A, 1B, 2B, and 3B of storage devices 11 and 11', respectively. Here, a group such as SEL1A is shown by a single line, but in reality, the number of addresses existing in block 1A, etc. [for example, block 1
It has the same number of lines as the number of rows (words) existing in A, and when specifying an address, an address selection signal is sent to only one of them.

アドレス選択信号群SEL１Ａ，SEL２Ａおよび
SEL３Ａ中のアドレス選択信号はオア・ゲート２
１によりその論理和が作られ、アドレス入力信号
SEL Ａを構成し、アドレス選択信号群SEL１Ｂ，
SEL２ＢおよびSEL３Ｂ中のアドレス選択信号は
オア・ゲート２２によりその論理和が作られ、ア
ドレス入力信号SEL Ｂを構成する。従つて記憶
装置１１および１１′がアクセスされたときはア
ドレス入力信号SEL ＡおよびSEL Ｂを送る。す
なわち信号SEL Ａ，SEL Ｂは例えば“１”とな
る。 Address selection signal group SEL1A, SEL2A and
Address selection signal in SEL3A is OR gate 2
The logical sum is created by 1, and the address input signal is
Configuring SEL A, address selection signal group SEL1B,
The address selection signals in SEL2B and SEL3B are logically summed by OR gate 22 to form address input signal SEL_B. Therefore, when storage devices 11 and 11' are accessed, address input signals SEL A and SEL B are sent. That is, the signals SEL A and SEL B become "1", for example.

第２図において、二重化構成をとるには記憶装
置１１の内部ブロツク１Ａ，２Ａ，３Ａのうちの
任意のものと、記憶装置１１′の内部ブロツク１
Ｂ，２Ｂ，３Ｂのうちの任意のものとを同じアド
レス空間に設定すればよい。すなわち、例えば内
部ブロツク１Ａおよび１Ｂを同一アドレス空間に
設定するには、記憶装置１１のブロツク１Ａに対
するアドレス・データをアドレス・デコーダ部１
８がデコードするに当つて、アドレス選択信号群
SEL１Ａに出力するとき同一のアドレス選択信号
をアドレス選択信号群SEL１Ｂにも同時に出力す
るようにすればよい。これは、アドレス・デコー
ダ部１８の内部構成に変更を加えることなく、ア
ドレス選択信号群SEL１Ａをアドレス選択信号群
SEL１Ｂに分岐させることにより容易に可能であ
る。 In FIG. 2, in order to adopt a duplex configuration, any one of internal blocks 1A, 2A, and 3A of storage device 11 and internal block 1 of storage device 11' are required.
Any one of B, 2B, and 3B may be set in the same address space. That is, for example, to set internal blocks 1A and 1B in the same address space, address data for block 1A of storage device 11 is transferred to address decoder 1.
8 decodes, the address selection signal group
When outputting to SEL1A, the same address selection signal may be outputted to address selection signal group SEL1B at the same time. This allows the address selection signal group SEL1A to be changed to the address selection signal group SEL1A without making any changes to the internal configuration of the address decoder section 18.
This is easily possible by branching to SEL1B.

いま、記憶装置１１のブロツク１Ａと記憶装置
１１′のブロツク１Ｂとを上記のように同一アド
レス空間に設定したものとする。そしてフリツプ
フロツプ１６の出力はゲート１４を有効にしてお
り、記憶装置１１を常用側に、記憶装置１１′を
待機側に設定してある。すなわち、記憶装置１１
は常用モードで、記憶装置１１′は待機モードに
ある。 Assume now that block 1A of storage device 11 and block 1B of storage device 11' are set in the same address space as described above. The output of the flip-flop 16 enables the gate 14, and sets the storage device 11 to the regular side and the storage device 11' to the standby side. That is, the storage device 11
is in the active mode, and the storage device 11' is in the standby mode.

第３図は、第２図における制御部１５の状態遷
移図である。制御部１５に対する入力は異常検出
回路１７よりのエラー信号ERRおよびアドレ
ス・デコーダ部１８の出力よりオア・ゲート２
１，２２で構成されたアドレス入力信号SEL Ａ
とSEL Ｂの論理和で構成されたアドレス入力表
示信号SEL（オア・ゲート２０で構成される）で
あり、出力はフリツプフロツプ１６を反転させる
ためのSET信号である。以上の条件下で第３図
の状態遷移図を説明する。図において、Ｓ１，Ｓ
２，Ｓ３はそれぞれステージ１，２，３を、SEL
は第２図のアドレス入力表示信号SELが存在する
ことを、は信号SELが存在しないことを、
ERRはエラー信号ERRが存在することを、
は同じく存在しないことを表わす。なお反転はフ
リツプフロツプ１６が反転することを表わすもの
である。 FIG. 3 is a state transition diagram of the control section 15 in FIG. 2. The input to the control unit 15 is from the error signal ERR from the abnormality detection circuit 17 and the output from the address decoder unit 18 to the OR gate 2.
Address input signal SEL A consisting of 1 and 22
The address input display signal SEL (consisting of an OR gate 20) is composed of the logical sum of SEL and SEL B, and the output is a SET signal for inverting the flip-flop 16. The state transition diagram of FIG. 3 will be explained under the above conditions. In the figure, S1, S
2, S3 are stages 1, 2, and 3, respectively, and SEL
indicates that the address input display signal SEL in Figure 2 exists, indicates that the signal SEL does not exist,
ERR indicates the presence of error signal ERR,
also means that it does not exist. Note that inversion indicates that the flip-flop 16 is inverted.

以下、各ステージについて順を追つて説明す
る。 Each stage will be explained in order below.

ステージ１（Ｓ１）：本記憶装置がマスタ・デバ
イス（中央処理装置等）からアクセスを受けない
状態のステージである。 Stage 1 (S1): This is a stage in which the storage device is not accessed by a master device (such as a central processing unit).

ステージ２（Ｓ２）：本記憶装置がマスク・デバ
イスからアクセスを受けたときに移行する第１の
ステージである。すなわち、第２図に示すよう
に、本記憶装置がアクセスを受けアドレス・デー
タ入力線１９から入力するアドレス・データをア
ドレス・デコーダ部１８がデコードすればアドレ
ス選択信号群SEL１Ａ〜SEL３Ｂのうちの少くと
も１つに信号（“１”）が送出され、従つてアドレ
ス入力信号SEL Ａ，SEL Ｂの少くとも一方は
“１”となる。 Stage 2 (S2): This is the first stage to which this storage device transitions when it receives access from a mask device. That is, as shown in FIG. 2, when the address decoder section 18 decodes the address data input from the address/data input line 19 when the storage device is accessed, some of the address selection signal groups SEL1A to SEL3B are A signal (“1”) is sent to both address input signals SEL A and SEL B, so at least one of the address input signals SEL A and SEL B becomes “1”.

従つて、オア・ゲート２０から出力されるアド
レス入力表示信号SELは“１”となる。 Therefore, the address input display signal SEL output from the OR gate 20 becomes "1".

一方アドレス・デコーダ部１８から出力される
アドレス選択信号群SEL１Ａ〜SEL３Ｂのちの少
くとも一つにはアドレス選択信号が送出され、ア
ドレス選択信号群SEL１Ａ〜SEL３Ｂに対応する
記憶装置１１，１１′のブロツクから読み出した
データが読み出しデータ出力線１３，１３′の少
くとも一つに読み出される。 On the other hand, an address selection signal is sent to at least one of the address selection signal groups SEL1A to SEL3B outputted from the address decoder section 18, and the blocks of the storage devices 11 and 11' corresponding to the address selection signal groups SEL1A to SEL3B are sent. The data read from is read out to at least one of the read data output lines 13 and 13'.

すなわち、このステージ２（Ｓ２）は、入力し
たアドレス・データに基いて読み出し出力線１
３，１３′に読み出しデータが送出されている状
態である。 That is, this stage 2 (S2) reads output line 1 based on the input address data.
In this state, read data is being sent to ports 3 and 13'.

前に述べたように、記憶装置１１，１１′のそ
れぞれのブロツク１Ａと１Ｂとが同一アドレス空
間に設定され二重化されているので、該ブロツク
１Ａ，１Ｂに対するアドレス・データを受けたと
き、アドレスデコーダ部１８はアドレス選択信号
群SEL１Ａ，SEL１Ｂのうちからそれぞれ１個の
アドレス選択信号を有効とし、ブロツク１Ａおよ
びブロツク図１Ｂの両方からそれぞれ読み出した
データを読み出し出力線１３，１３′に送出する。 As mentioned earlier, blocks 1A and 1B of the storage devices 11 and 11' are set in the same address space and are duplicated, so when address data for blocks 1A and 1B is received, the address decoder The unit 18 validates one address selection signal from the address selection signal groups SEL1A and SEL1B, respectively, and sends the data read from both the block 1A and the block diagram 1B to the read output lines 13 and 13'.

このときフリツプフロツプ１６の出力信号は、
記憶装置１１を常用側、記憶装置１１′を待機側
としたモードに設定するため、“１”に設定され、
この際、アドレス入力信号SEL Ａ，SEL Ｂはと
もに“１”であるが、ゲート１４は導通、ゲート
１４′は非導通となつている。従つて、ブロツク
１Ａより読み出し出力線１３に読み出された読み
出しデータがゲート１４を経て送出される。 At this time, the output signal of the flip-flop 16 is
It is set to "1" in order to set the mode in which the storage device 11 is on the regular side and the storage device 11' is on the standby side.
At this time, address input signals SEL A and SEL B are both "1", but the gate 14 is conductive and the gate 14' is non-conductive. Therefore, the read data read out from the block 1A to the read output line 13 is sent out via the gate 14.

この読み出しデータは、エラー検出回路１７に
よつてその正当性がチエツクされる。エラーが検
出されなければエラー信号ERRは送出されない。
上記ブロツク１Ａよりの読み出しデータがシステ
ム・バス１０に出力される。 The read data is checked for validity by the error detection circuit 17. If no error is detected, the error signal ERR will not be sent.
The read data from block 1A is output to system bus 10.

上記において、エラーが検出されれば、エラー
検出回路１７よりエラー信号ERRが送出され、
これは制御部１５で受けられる。制御部１５は、
上記エラー信号ERRを受けると、その出力信号
SETを“１”から“０”に転じ、フリツプフロ
ツプ１６を反転させる。従つてゲート１４は非導
通となり、代つてゲート１４′が導通状態となる。 In the above, if an error is detected, the error signal ERR is sent from the error detection circuit 17,
This is received by the control section 15. The control unit 15 is
When the above error signal ERR is received, its output signal
SET is changed from "1" to "0" and flip-flop 16 is inverted. Therefore, gate 14 becomes non-conductive, and gate 14' becomes conductive instead.

ステージ３（Ｓ３）：ステージ２の次に移行する
ステージであり、マスタ・デバイスからのアクセ
スが終了するまでのステージである。 Stage 3 (S3): This is the next stage after stage 2, and is the stage until access from the master device ends.

ステージ２で機能したエラー検出回路１７の出
力（エラー信号ERRの有無）によりステージ２
からステージ３に移行する経路に下記の二通りが
ある。 Stage 2 is activated by the output of the error detection circuit 17 (presence or absence of error signal ERR)
There are two ways to move from stage 3 to stage 3:

(i) エラー信号ERRが無い時：制御部１５は何
も出力せずに、ステージ３へ移行する。ゲート
１４，１４′の状態には変化はなく、常用側の
ブロツク１Ａのデータがシステム・バス１０に
出力される。(i) When there is no error signal ERR: The control unit 15 shifts to stage 3 without outputting anything. There is no change in the states of gates 14 and 14', and the data in block 1A on the regular side is output to system bus 10.

(ii) エラー信号が有るとき：制御部１５はフリツ
プフロツプ１６に対して信号SETを出力し、
フリツプフロツプ１６を反転させてステージ３
へ移行する。この場合は第２図においてゲート
１４が閉じ、ゲート１４′が開くこととなり、
ブロツク１Ｂのデータがシステム・バス１０に
出力される。(ii) When there is an error signal: the control section 15 outputs the signal SET to the flip-flop 16,
Flip-flop 16 is reversed to stage 3
Move to. In this case, the gate 14 is closed and the gate 14' is opened in FIG.
The data in block 1B is output to system bus 10.

すなわち、記憶装置１１から１１′への切換え
を行なうことによりすなわち常用／待機モードを
切換えることにより二重化制御が実現される。こ
こに重要な点は、次にブロツク１Ｂの出力データ
に異常があつた時、同様の経路を経てブロツク１
Ａの出力がシステム・バス１０に出力される点で
ある。すなわち、一度エラーを生じ待機側に切換
えたブロツクを再度常用側に切換え再立上げを可
能とした点である。すなわち、常用／待機モード
を一旦切換えた後でもエラー信号ERRにより再
度モード切換えを行なつて元のモードに戻り得る
点である。 That is, duplex control is realized by switching from the storage device 11 to 11', that is, by switching the normal/standby mode. The important point here is that the next time there is an abnormality in the output data of block 1B, block 1B will be
This is the point where the output of A is output to system bus 10. That is, a block that has once caused an error and was switched to the standby side can be switched back to the regular side and restarted. That is, even after once switching between the regular/standby mode, the error signal ERR can be used to switch the mode again and return to the original mode.

次に、第２図において一重化構成をとるには、
例えば記憶装置１１′のブロツク２Ｂに設定され
たアドレス空間が記憶装置１１のブロツク１Ａ，
２Ａ，３Ａのいずれのアドレス空間とも一致しな
いようにする。このようなアドレス空間の設定に
よりブロツク２Ｂ，１Ａ，２Ａ，３Ａの一重化構
成とすることができる。第２図においてフリツプ
フロツプ１６はゲート１４を有効とし、ゲート１
４′を無効とする出力を送出している状態に初期
設定してあるものとする（ステージ１）。 Next, in order to adopt a single configuration in Fig. 2,
For example, the address space set in block 2B of storage device 11' is set in block 1A of storage device 11,
Make sure that it does not match with either address space 2A or 3A. By setting the address space in this way, it is possible to have a single configuration of blocks 2B, 1A, 2A, and 3A. In FIG. 2, flip-flop 16 enables gate 14 and gate 1
It is assumed that the initial setting is such that an output that invalidates 4' is sent (stage 1).

以上の条件下で記憶装置１１′のブロツク２Ｂ
がアクセスされたとする。これによりステージ２
に移行する。すなわち、アドレスデコーダ部１８
にブロツク２Ｂの中のある一つのアドレスに対す
るアドレス・データが送り込まれると、アドレ
ス・デコーダ部１８はこれをデコードしアドレス
選択信号群SEL２Ｂの１つのアドレス選択信号を
“１”とする。この場合他のアドレス選択信号群
（SEL２Ｂを除くSEL１Ａ〜SEL３Ｂ）には選択
信号“１”は表れない。従つてアドレス入力信号
SEL Ａ，SEL ＢのうちSEL Ｂのみ有効となる。
アドレス入力信号SEL Ａは無効であるためゲー
ト１４は開かれず、また前述の通りゲート１４′
もフリツプフロツプ１６の出力により閉じたまま
であるので、システム・バス１０への読み出し出
力はない。このデータ無送出状態をエラー検出回
路７は異常と判定してエラー信号ERRを送出す
る。 Under the above conditions, block 2B of storage device 11'
Suppose that is accessed. This results in stage 2
to move to. That is, the address decoder section 18
When address data for one address in the block 2B is sent to the block 2B, the address decoder section 18 decodes it and sets one address selection signal of the address selection signal group SEL2B to "1". In this case, the selection signal "1" does not appear in the other address selection signal groups (SEL1A to SEL3B excluding SEL2B). Therefore the address input signal
Of SEL A and SEL B, only SEL B is valid.
Since the address input signal SEL A is invalid, the gate 14 is not opened, and as described above, the gate 14' is not opened.
remains closed due to the output of flip-flop 16, so there is no read output to system bus 10. The error detection circuit 7 determines this data non-sending state to be abnormal and sends an error signal ERR.

制御部１５は二重化時と同様に、オア・ゲート
２０を経てアドレス入力信号SEL Ａ，SEL Ｂの
論理和であるアドレス入力表示信号SEL Ａを受
けており、またエラー信号ERRが存在し、これ
を受信するので、前記経路(2)を経てステージ２
（２）に移行する。前記と同様に、制御部１５は
フリツプフロツプ１６に対し反転信号SETを送
出しその出力信号を反転させる。この結果ゲート
１４を閉じたままであるがゲート１４′は開き、
そのため、ブロツク２Ｂよりの読み出しデータ
は、読み出し出力線１３′、ゲート１４′を経てシ
ステム・バス１０へ出力される。 The control unit 15 receives the address input display signal SEL A, which is the logical sum of the address input signals SEL A and SEL B, via the OR gate 20, as in the case of duplexing, and also has an error signal ERR. Therefore, stage 2 is received via route (2) above.
Move on to (2). Similarly to the above, the control section 15 sends an inversion signal SET to the flip-flop 16 to invert its output signal. As a result, gate 14 remains closed, but gate 14' opens,
Therefore, read data from block 2B is output to system bus 10 via read output line 13' and gate 14'.

上記において、第３図に示す状態遷移は制御部
１５によつて行なわれる。この状態遷移を実現す
るための制御部１５の構成の一例を第４図および
第５図について説明する。 In the above, the state transition shown in FIG. 3 is performed by the control section 15. An example of the configuration of the control section 15 for realizing this state transition will be described with reference to FIGS. 4 and 5.

第４図は第２図の制御部１５のさらに詳細な構
成を示す接続図である。第４図において１５，１
６は第２図の制御部１５とフリツプフロツプ１６
とを繰返えして示すものであり、制御部１５の４
１はROM、４２はレジスタである。ROM４１
は入力端子TSEL，TERR，Ai１，Ai２を有し、
また出力端子SET，Ao１，Ao２とを有し、その
内容は例えば第５図に示す通りのデシジヨン・テ
ーブルである。すなわち、該テーブルのNo.１に示
すように入力端子Ai１，Ai２，TSEL（アドレス
入力表示信号SEL入力用），TERR（エラー信号
ERR入力用）にそれぞれ０，０，０，０が入力
しているとき、出力端子SEL，Ao１，Ao２にそ
れぞれ０，０，０を出力し、また、No.２に示すよ
うに上記入力端子にデータ０，０，１，０がそれ
ぞれ入力しているとき、上記出力端子からは０，
０，１が出力する。No.３〜No.６に対しても同様で
ある。４２は２ビツトのレジスタであり、一定周
期のクロツクCLKを受信したとき、その入力端
子I₁，I₂に入力しているデータを受け入れて蓄積
し、その内容を出力端子O₁，O₂から出力する状
態となるように構成されている。フリツプフロツ
プ１６は上記クロツクCLKが入力したとき、
ROM４１の出力端子SELからの出力信号（第２
図の信号SET）が“１”“０”に従つて“１”
“０”を出力し、入力信号（信号SET）が変らな
い限り同一の信号出力を保持する。 FIG. 4 is a connection diagram showing a more detailed configuration of the control section 15 of FIG. 2. As shown in FIG. 15,1 in Figure 4
6 is the control unit 15 and flip-flop 16 shown in FIG.
4 of the control section 15.
1 is a ROM, and 42 is a register. ROM41
has input terminals TSEL, TERR, Ai1, Ai2,
It also has output terminals SET, Ao1, and Ao2, the contents of which are, for example, a decision table as shown in FIG. In other words, as shown in No. 1 of the table, input terminals Ai1, Ai2, TSEL (for address input display signal SEL input), TERR (error signal
When 0, 0, 0, 0 is input to the ERR input), 0, 0, 0 is output to the output terminals SEL, Ao1, Ao2, respectively, and as shown in No. 2, the above input terminal When data 0, 0, 1, 0 are respectively input to the above output terminal, 0, 0,
0 and 1 are output. The same applies to No. 3 to No. 6. 42 is a 2-bit register, and when it receives a clock CLK of a fixed period, it accepts and accumulates the data input to its input terminals I ₁ and I ₂ , and outputs the contents from its output terminals O ₁ and O ₂ . It is configured to be in a state where it can output. When the above clock CLK is input to the flip-flop 16,
Output signal from output terminal SEL of ROM41 (second
The signal SET) in the figure becomes “1” according to “1” and “0”.
Outputs “0” and maintains the same signal output as long as the input signal (signal SET) does not change.

このROM４１のデシジヨンテーブルの内容に
より上記の状態遷移が実行されるが、その動作は
容易に理解されると考えるので説明は省略する。 The above-mentioned state transition is executed according to the contents of the decision table in the ROM 41, but since the operation is considered to be easily understood, the explanation will be omitted.

記憶装置１１，１１′の各ブロツク１Ａ〜３Ａ，
１Ｂ〜３Ｂに対するアドレス空間の設定は上記に
その一例を示したに過ぎない。ブロツクの分割数
を任意とすることが可能なことはいうまでもな
く、また異る記憶装置（例えば１１と１１′）の
ブロツクの何れを同一アドレス空間に設定するか
も任意である。ただ、同一アドレス空間に設定し
たブロツク相互は二重化制御が可能となる。異る
アドレス空間に設定したブロツクは二重化制御で
はなく一重化制御が行なわれる。すなわち、例え
ば両記憶装置１１，１１′の全ブロツクを異るア
ドレス空間に設定すれば記憶装置１１，１１′は
完全に一重化される。 Each block 1A to 3A of the storage device 11, 11',
The above is just an example of setting the address space for 1B to 3B. Needless to say, it is possible to divide the blocks into any number of blocks, and it is also possible to set any blocks in different storage devices (for example, 11 and 11') in the same address space. However, duplex control is possible for blocks set in the same address space. Blocks set in different address spaces are subjected to single control rather than duplex control. That is, for example, by setting all blocks of both storage devices 11, 11' to different address spaces, the storage devices 11, 11' can be completely unified.

〔発明の効果〕〔Effect of the invention〕

本発明は、上記のように構成されているので、
次のような効果を奏する。 Since the present invention is configured as described above,
It has the following effects.

(i) 常用側記憶素子において異常検出時、常用側
の記憶装置のシステムからの切離しを行なわ
ず、常用／待機のモードの切換を行なうように
したため、一旦常用側から待機側に切換つた記
憶装置は、そのときの常用側の記憶装置の異常
にて再度常用側に切換えることができる。すな
わち、本発明によれば二重化された記憶装置の
それぞれの記憶素子の双方に異常が発生して
も、異常記憶素子が同一アドレスでない限り、
同一のアドレスに対しては常に正常な方の記憶
素子を含む記憶装置を常用側に切換えて運転を
継続できる。一般に二つの記憶装置の同一アド
レスに位置する二個の記憶素子が同時に異常と
なる確率は非常に小さいので、記憶装置の信頼
性の向上に大きな効果がある。(i) When an abnormality is detected in the storage element on the regular side, the storage device on the regular side is not disconnected from the system and the mode is switched between regular/standby mode, so the storage device is temporarily switched from the regular side to the standby side. can be switched to the regular side again if an abnormality occurs in the storage device on the regular side at that time. In other words, according to the present invention, even if an abnormality occurs in both storage elements of a duplicated storage device, as long as the abnormal storage elements do not have the same address,
For the same address, the storage device containing the normal storage element can always be switched to the normally used side and operation can be continued. Generally, the probability that two memory elements located at the same address in two memory devices become abnormal at the same time is very small, so this has a great effect on improving the reliability of the memory devices.

(ii) 二個の記憶装置を独立にアドレス設定可能な
複数のブロツクに分割し、異る記憶装置に属す
る二つのブロツクを同一アドレス空間に設定す
るだけで二重化を可能とし異るアドレス空間設
定をしたブロツクは一重化として機能できるよ
うにしたため、部分的な二重化が可能となつ
た。すなわち、アドレスの設定のみで、記憶装
置間で記憶領域の必要な部分のみを二重化し、
他は一重化とすることにより記憶容量を拡大す
ることができ、記憶素子を効率良く利用するこ
とができる。(ii) Duplication is possible by simply dividing two storage devices into multiple blocks that can be addressed independently and setting two blocks belonging to different storage devices in the same address space, allowing for different address space settings. This block was made to function as a single layer, making partial duplication possible. In other words, by simply setting the address, only the necessary portion of the storage area is duplicated between the storage devices,
The storage capacity can be expanded by making the others single-layered, and the storage elements can be used efficiently.

(iii) 本発明の二重化制御を行うための基本となる
制御部１５は第５図に示すようにデシジヨン・
テーブルの作成により容易にROMにプログラ
ミングでき、第４図に示すようにROM，レジ
スタ，フリツプフロツプ等の構成の簡易な少数
の部品で容易に構成することができ、低コスト
で高信頼化をはかることができる。(iii) As shown in FIG.
Programming into ROM can be easily done by creating a table, and as shown in Figure 4, it can be easily configured with a small number of simple components such as ROM, registers, flip-flops, etc., and high reliability can be achieved at low cost. Can be done.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来技術による記憶装置の二重化制御
方式の一例の接続図、第２図は本発明の一実施例
の接続図、第３図は第２図の実施例における制御
部の状態遷移図、第４図は、第２図の制御部１５
のさらに詳しい構成の一例を示す接続図、第５図
は第４図のROM４１の内容をデシジヨン・テー
ブルの形で示した図である。１，１′，１１，１１′……記憶装置、２，２′，
１７……エラー検出回路、３，３′……エラー信
号検出線、４，４′，１９……アドレス・データ
入力線、５，５′，１２，１２′……書き込みデー
タ入力線、６，６′，１３，１３′……読み出しデ
ータ出力線、７，７′……二重化制御信号線、８，
８′１４，１４′……アンド・ゲート、９……二重
化制御回路、１０……システム・バス、１５……
制御部、１６……フリツプフロツプ、１８……ア
ドレス・デコーダ部、２０，２１，２２……オ
ア・ゲート、４１……ROM、４２……レジス
タ。 Fig. 1 is a connection diagram of an example of a storage device duplication control system according to the prior art, Fig. 2 is a connection diagram of an embodiment of the present invention, and Fig. 3 is a state transition diagram of the control unit in the embodiment of Fig. 2. , FIG. 4 shows the control unit 15 of FIG.
FIG. 5 is a connection diagram showing an example of a more detailed configuration of the ROM 41 shown in FIG. 4 in the form of a decision table. 1, 1', 11, 11'...Storage device, 2, 2',
17... Error detection circuit, 3, 3'... Error signal detection line, 4, 4', 19... Address/data input line, 5, 5', 12, 12'... Write data input line, 6, 6', 13, 13'...read data output line, 7,7'...duplex control signal line, 8,
8'14, 14'...and gate, 9...redundant control circuit, 10...system bus, 15...
Control section, 16...Flip-flop, 18...Address decoder section, 20, 21, 22...OR gate, 41...ROM, 42...Register.

Claims

【特許請求の範囲】[Claims]

１各々の記憶領域がそれぞれ独立にアドレス空
間の設定が可能な複数個のブロツクに分割されて
いる二つの記憶装置と、前記複数のブロツクに対
するアドレス選択信号を個々に出力するアドレス
手段と、読み出しデータの正常性を検知するエラ
ー検出回路と、上記アドレス選択信号と上記エラ
ー検出回路からのエラー信号とを入力として上記
二つの記憶装置を二重化制御しそれぞれを常用モ
ードおよび待機モードに切換える制御を行なう制
御部とを具備し、上記二つの記憶装置のうちの異
る記憶装置にそれぞれ属する少くとも二つのブロ
ツクを前記アドレス手段により同一アドレス空間
に設定し、上記エラー検出回路は待機モードにあ
る記憶装置のブロツクに対するアドレス選択およ
び常用モードにある記憶装置のブロツクの異常を
読み出しデータにより検出してこれを上記制御部
に通知し、該制御部はこれにより常用／待機モー
ドを切換えることを特徴とする記憶装置の切換制
御方式。1. Two storage devices in which each storage area is divided into a plurality of blocks whose address spaces can be set independently, an address means for individually outputting address selection signals for the plurality of blocks, and an address means for individually outputting address selection signals for the plurality of blocks; an error detection circuit that detects the normality of the storage device; and control that performs duplex control of the two storage devices using the address selection signal and the error signal from the error detection circuit as input, and controls switching each of them to a regular mode and a standby mode. the error detection circuit sets at least two blocks belonging to different storage devices among the two storage devices in the same address space by the addressing means; A storage device characterized in that an address selection for a block and an abnormality in a block of the storage device in a regular mode are detected based on read data and this is notified to the control section, and the control section switches between the regular mode and the standby mode accordingly. switching control method.