JPH03151717A - Tri-state device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、トライステート装置、特に、論理回路ブロッ
クを共通バスに対して接続状態あるいは開放状態（すな
わち高インピーダンス状態）に切り換えるトライステー
ト装置に関し、
正確かつ安定に動作するトライステート装置を目的とし
、
論理回路ブロックと、共通バスと、及び、前記論理回路
ブロックと共通バスとの間に配置され、論理回路ブロッ
クを共通バスに対して接続状態あるいは開放状態に切り
換える切換回路ブロックと、を含み、前記切換回路ブロ
ックは、制御部と、及び、互いに直列接続された２個の
エンハンスメント形ＦＥＴを有し、該２個のＦＥＴのゲ
ートに前記制御部からの切換信号が供給されるようにな
っている切換部と、を備え、前記切換部は、その２個の
ＦＥＴのゲートに供給される切換信号に基づいて、論理
回路ブロックを共通バスに対して接続状態あるいは開放
状態に切り換えるように構成する。[Detailed Description of the Invention] [Summary] The present invention relates to a tristate device, and particularly to a tristate device that switches a logic circuit block to a connected state or an open state (i.e., a high impedance state) with respect to a common bus. A tri-state device that operates as a tri-state device is arranged between a logic circuit block, a common bus, and between the logic circuit block and the common bus, and is capable of connecting or opening the logic circuit block to the common bus. a switching circuit block for switching, the switching circuit block having a control section and two enhancement type FETs connected in series with each other, and the switching circuit block having a control section and two enhancement type FETs connected in series to each other, and a switching circuit block for switching from the control section to the gates of the two FETs. a switching section to which a signal is supplied, and the switching section connects the logic circuit block to the common bus based on the switching signal supplied to the gates of the two FETs. Alternatively, it is configured to switch to an open state.
本発明は、トライステート装置、特に、論理回路ブロッ
クを共通バスに対して接続状態あるいは開放状態（すな
わち高インピーダンス状態）に切り換えるトライステー
ト装置に関するものである。The present invention relates to a tristate device, and more particularly to a tristate device that switches a logic circuit block into a connected state or an open state (ie, a high impedance state) with respect to a common bus.
近年、ＧａＡｓＩＣの集積度の高まりとともに、１チツ
プＣＰＵの開発の可能性が高まって来ている。このよう
なＣＰＵ内において、各ブロックが共通バスを介してデ
ータの供給、受取を行う際には、論理回路ブロックを共
通バスに対して開放状態（すなわち高インピーダンス）
にして、該論理回路ブロックが他のブロックによるデー
タの供給、受取に関与しないようにすることが必要であ
る。In recent years, as the degree of integration of GaAs ICs has increased, the possibility of developing a single-chip CPU has increased. In such a CPU, when each block supplies or receives data via a common bus, the logic circuit blocks are kept open to the common bus (i.e., high impedance).
It is necessary to prevent the logic circuit block from being involved in supplying or receiving data by other blocks.
そして、論理回路ブロックの開放時には、該論理回路ブ
ロックを正確かつ安定に共通バスに対して開放状態にす
ることが望まれている。Furthermore, when a logic circuit block is opened, it is desired that the logic circuit block be accurately and stably opened to the common bus.
第３図には、ＩＣの内部構成が示されている。 FIG. 3 shows the internal configuration of the IC.
第３図において、符号１０は、共通バスを示し、該共通
バス１０には、Ｉ１０ブロック１２、メモリブロック１
４、及び、論理回路ブロック１６が接続されている。そ
して、共通バス１０を介して、Ｉ１０ブロック１２とメ
モリブロック１４とがデータの供給、受取を行う際には
、論理回路ブロック１６は、共通バス１０に対して開放
状態になるようにする必要がある。In FIG. 3, reference numeral 10 indicates a common bus, and the common bus 10 includes an I10 block 12, a memory block 1
4 and a logic circuit block 16 are connected. When the I10 block 12 and the memory block 14 supply and receive data via the common bus 10, the logic circuit block 16 needs to be open to the common bus 10. be.
このために、トライステート装置が使用されており、第
４図には、トライステート装置の構成が示されている。For this purpose, a tri-state device is used, and FIG. 4 shows the configuration of the tri-state device.
第４図において、論理回路ブロック１６と共通バス１０
との間には、切換回路ブロック１８が配置されており、
該切換回路ブロック１８は、制御信号２０に基づいて、
論理回路ブロック１６からの論理出力２２を出力信号２
４として共通バス１０に供給する。すなわち、制御信号
２０に基づいて、切換回路ブロック１８が論理回路ブロ
ック１６を共通バス１０に対して接続すると、論理出力
２２が出力信号２４として共通バス１０に供給され、一
方、切換回路ブロック１８が論理回路ブロック１６を共
通バス１０に対して開放すると、論理出力２２は、共通
バス１０に供給されない。In FIG. 4, a logic circuit block 16 and a common bus 10
A switching circuit block 18 is arranged between the
Based on the control signal 20, the switching circuit block 18
Logic output 22 from logic circuit block 16 is output signal 2
4 to the common bus 10. That is, when the switching circuit block 18 connects the logic circuit block 16 to the common bus 10 based on the control signal 20, the logic output 22 is provided as the output signal 24 to the common bus 10, while the switching circuit block 18 connects the logic circuit block 16 to the common bus 10. When the logic circuit block 16 is opened to the common bus 10, the logic output 22 is not provided to the common bus 10.
第５図には、従来のトライステート装置が示されている
。A conventional tri-state device is shown in FIG.
第５図において、論理回路ブロック１６は、エンハンス
メント形ＦＥＴ２６及びデイプレッション形ＦＥＴ２８
を含み、インバータ（否定回路）を構成している。また
、切換回路ブロック１８は、エンハンスメント形ＦＥ７
３０を含み、該ＦＥＴ３０が導通すると、論理回路ブロ
ック１６が共通バス１０に対して接続され、一方、ＦＥ
Ｔ３０が非導通であると、論理回路ブロック１６が共通
バス１０に対して開放される。In FIG. 5, the logic circuit block 16 includes an enhancement type FET 26 and a depletion type FET 28.
, and constitutes an inverter (NOT circuit). The switching circuit block 18 also includes an enhancement type FE7.
30, when the FET 30 is conductive, the logic circuit block 16 is connected to the common bus 10, while the FE
When T30 is non-conductive, logic circuit block 16 is opened to common bus 10.
そして、論理回路ブロック１６において、入力信号３２
がｒＬＪレベルであると、論理出力２２はｒＨＪレベル
になり、一方、入力信号３２が「Ｈ」レベルであると、
論理出力２２は「Ｌ」レベルになる。このとき、切換回
路ブロック１８において、制御信号２０がｒＨＪレベル
であると、ＦＥＴ３０が導通状態になり、これにより、
「Ｈ」レベルあるいはｒＬＪレベルの出力信号２４が共
通バス１０に供給される。また、切換回路ブロック１８
において、制御信号２０がｒＬＪレベルであると、ＦＥ
Ｔ３０は非導通状態であり、これにより、出力信号２４
は、共通バス１０に供給されない。Then, in the logic circuit block 16, the input signal 32
When is at the rLJ level, the logic output 22 is at the rHJ level, while when the input signal 32 is at the "H" level,
The logic output 22 becomes "L" level. At this time, in the switching circuit block 18, when the control signal 20 is at the rHJ level, the FET 30 becomes conductive, and as a result,
An output signal 24 at "H" level or rLJ level is supplied to the common bus 10. In addition, the switching circuit block 18
When the control signal 20 is at rLJ level, FE
T30 is non-conducting, which causes the output signal 24
is not supplied to the common bus 10.
上記第５図の従来のトライステート装置において、制御
信号２０がｒＬＪレベルのときには、ＦＥＴ３０は非導
通状態になるはずである。しかしながら、実際には、Ｆ
ＥＴ３０は、完全な非導通状態にならず、このため、わ
ずかの論理出力２２が出力信号２４として共通バス１０
に供給されてしまう。In the conventional tri-state device shown in FIG. 5, when the control signal 20 is at the rLJ level, the FET 30 is supposed to be non-conductive. However, in reality, F
ET 30 is not completely non-conductive, so that a small number of logic outputs 22 are sent to common bus 10 as output signals 24.
will be supplied to
本発明の目的は、正確かつ安定に動作するトライステー
ト装置を提供することにある。An object of the present invention is to provide a tristate device that operates accurately and stably.
本発明は、第１図の原理図に示されるように、論理回路
ブロック（１６）と、共通バス（１０）と、及び、前記
論理回路ブロック（１６）と共通バス（１０）との間に
配置され、論理回路ブロック（１６）を共通バス（１０
）に対して接続状態あるいは開放状態に切り換える切換
回路ブロック（１８）と、を含み、前記切換回路ブロッ
ク（１８）は、制御部（３４）と、及び、互いに直列接
続された２個のエンハンスメント形ＦＥＴ（３６，３８
）を有し、該２個のＦＥＴ（３６，３８）のゲート（３
６Ｇ、３８Ｇ）に前記制御部（３４）からの切換信号（
４０，４２）が供給されるようになっている切換部（４
４）と、を備え、前記切換部（４４）は、その２個のＦ
ＥＴ （３６，３８）のゲート（３６Ｇ、３８Ｇ）に供
給される切換信号（４０，４２）に基づいて、論理回路
ブロック（１６）を共通バス（１０）に対して接続状態
あるいは開放状態に切り換えるように構成されているこ
とを特徴とする。As shown in the principle diagram of FIG. The logic circuit block (16) is connected to the common bus (10
), the switching circuit block (18) is configured to switch between a control unit (34) and two enhancement types connected in series with each other. FET (36, 38
), and the gate (3
6G, 38G) from the control section (34).
40, 42) is adapted to be supplied with the switching part (40, 42).
4), and the switching section (44) is configured to switch between the two F
Based on the switching signals (40, 42) supplied to the gates (36G, 38G) of the ET (36, 38), the logic circuit block (16) is switched to a connected state or an open state with respect to the common bus (10). It is characterized by being configured as follows.
本発明の切換部４４において、その２個のＦＥＴ３６．
３８のゲート３６Ｇ、３８Ｇには、それぞれ、制御部３
４からの切換信号４０．４２が供給される。そして、切
換信号４０がｒＨＪレベルであり、切換信号４２がｒＬ
Ｊレヘルでアルと、ＦＥＴ３６がオン状態、ＦＥＴ３８
がオフ状態であるので、切換部４４からの出力信号２４
は、ｒＨＪレベルであり、また、切換信号４０がｒＬＪ
レベルであり、切換信号４２が「Ｈ」レベルであると、
ＦＥＴ３６がオフ状態、ＦＥＴ３８がオン状態であるの
で切換部４４からの出力信号２４は、ｒＬＪレベルであ
り、これら２つの場合には、論理回路ブロック１６は、
共通バス１０に対して接続されている。一方、両切換信
号４０．４２がともに「Ｌ」レベルであると、両ＦＥＴ
３６．３８がともにオフ状態であるので、切換部４４か
らの出力信号２４は、高インピーダンスであり、すなわ
ち、論理回路ブロック１６は、共通バス１０に対して開
放されている。In the switching section 44 of the present invention, the two FETs 36.
38 gates 36G and 38G each have a control unit 3
A switching signal 40.42 from 4 is supplied. Then, the switching signal 40 is at the rHJ level, and the switching signal 42 is at the rL level.
Al at J level, FET36 is on, FET38
is in the off state, the output signal 24 from the switching section 44
is at the rHJ level, and the switching signal 40 is at the rLJ level.
level, and the switching signal 42 is at "H" level,
Since the FET 36 is in the off state and the FET 38 is in the on state, the output signal 24 from the switching section 44 is at the rLJ level. In these two cases, the logic circuit block 16
It is connected to a common bus 10. On the other hand, when both switching signals 40 and 42 are both at "L" level, both FETs
36 and 38 are both in the off state, the output signal 24 from the switching section 44 is at high impedance, ie, the logic circuit block 16 is open to the common bus 10.
以下、図面に基づいて本発明の好適な実施例を説明する
。Hereinafter, preferred embodiments of the present invention will be described based on the drawings.
第２図には、本発明の実施例によるトライステート装置
が示されている。FIG. 2 shows a tristate device according to an embodiment of the invention.
第２図において、論理回路ブロック１６は、エンハンス
メント形ＦＥＴ２６及びデイプレッション形ＦＥ７２８
を含み、インバータ（否定回路）を構成している。論理
回路ブロック１６と共通バス１０との間には、切換回路
ブロック１８が配置され、該切換回路ブロック１８は、
制御部３４及び切換部４４を含む。In FIG. 2, the logic circuit block 16 includes an enhancement type FET 26 and a depletion type FE728.
, and constitutes an inverter (NOT circuit). A switching circuit block 18 is arranged between the logic circuit block 16 and the common bus 10, and the switching circuit block 18 has the following functions:
It includes a control section 34 and a switching section 44.
制御部３４は、エンハンスメント形ＦＥＴ４６．４８．
５０と、及び、デイプレッション形ＦＥＴ５２と、を含
む。ＦＥＴ４６．４８のゲート４６Ｇ、４８Ｇには、制
御信号２０が供給されており〜該ＦＥＴ４６．４８は、
それぞれ、制御用ＦＥＴを構成している。また、ＦＥＴ
５０．５２は、インバータ（否定回路）を構成している
。The control unit 34 includes enhancement type FETs 46, 48.
50 and a depletion type FET 52. The control signal 20 is supplied to the gates 46G and 48G of the FET 46.48.
Each of them constitutes a control FET. Also, FET
50 and 52 constitute an inverter (NOT circuit).
切換部４４は、２個のエンハンスメント形ＦＥ７３６．
３８を含む。ＦＥＴ３６．３８のゲート３６Ｇ、３８Ｇ
には、それぞれ、前記制御部３４からの切換信号４０．
４２が供給される。The switching unit 44 includes two enhancement type FE736.
Contains 38. FET36.38 gates 36G, 38G
are respectively provided with switching signals 40. from the control section 34.
42 is supplied.
上記の構成において、制御信号２０がｒＬＪレベルであ
るときには、論理回路ブロック１６は、共通バス１０に
対して接続状態になり、以下、この接続状態について説
明する。In the above configuration, when the control signal 20 is at the rLJ level, the logic circuit block 16 is connected to the common bus 10, and this connection state will be described below.
制御信号２０がｒＬＪレベルであると、制御部３４にお
いて、ＦＥＴ４６．４８のゲート４６Ｇ１４８Ｇは、と
もにｒＬＪレベルであるので、０
ＦＥＴ４６．４８は、ともにオフ状態である。When the control signal 20 is at the rLJ level, in the control unit 34, the gates 46G and 148G of the FETs 46 and 48 are both at the rLJ level, so the 0 FETs 46 and 48 are both off.
このとき、入力信号３２がｒＬＪレベルであると、論理
回路ブロック１６において、ＦＥＴ２６はオフ状態であ
るので、論理出力２２は、「Ｈ」レベルになり、このｒ
ＨＪレベルの論理出力２２は、制御部３４に供給される
。この場合、切換部４４において、ＦＥＴ３６のゲート
３６ＧはｒＬＪレベル、ＦＥＴ３８のゲート３８Ｇはｒ
ＨＪレベルであるので、ＦＥＴ３６はオフ状態、ＦＥＴ
３８はオン状態であり、この結果、切換部４４からの出
力信号２４は、「Ｌ」レベルである。At this time, when the input signal 32 is at the rLJ level, the FET 26 is in the off state in the logic circuit block 16, so the logic output 22 becomes the "H" level, and this r
The HJ level logic output 22 is supplied to the control section 34. In this case, in the switching unit 44, the gate 36G of the FET 36 is at the rLJ level, and the gate 38G of the FET 38 is at the rLJ level.
Since it is at HJ level, FET36 is in the off state, FET
38 is in the on state, and as a result, the output signal 24 from the switching section 44 is at the "L" level.
また、入力信号３２がｒＨＪレベルであると、論理回路
ブロック１６において、ＦＥＴ２６はオン状態であるの
で、論理出力２６は、「Ｌ」レベルになり、このｒＬＪ
レベルの論理出力２２は、制御部３４に供給される。こ
の場合、切換部４４において、ＦＥＴ３６のゲート３６
ＧはｒＨＪレベル、ＦＥＴ３８のゲート３８ＧはｒＬＪ
レベルであるので、ＦＥＴ３６はオン状態、ＦＥＴ３８
はオフ状態であり、この結果、切換部４４からの出力信
号２４は、「Ｈ」レベルである。Furthermore, when the input signal 32 is at the rHJ level, the FET 26 in the logic circuit block 16 is in the on state, so the logic output 26 becomes the "L" level, and this rLJ
The level logic output 22 is supplied to a control section 34 . In this case, in the switching section 44, the gate 36 of the FET 36
G is rHJ level, gate 38G of FET 38 is rLJ
level, so FET36 is in the on state and FET38 is in the on state.
is in the off state, and as a result, the output signal 24 from the switching section 44 is at the "H" level.
一方、制御信号２０がｒＨＪレベルであるときには、論
理回路ブロック１６は、共通バス１０に対して開放状態
になり、以下、この開放状態について説明する。On the other hand, when the control signal 20 is at the rHJ level, the logic circuit block 16 is in an open state with respect to the common bus 10, and this open state will be explained below.
制御信号２０がｒＨＪレベルであると、制御部３４にお
いて、ＦＥＴ４６．４８のゲート４６Ｇ１４８Ｇは、と
もにｒＨＪ レベルであるので、ＦＥＴ４６．４８は、
ともにオン状態である。それゆえ、切換部４４において
、ＦＥＴ３６のゲート３６Ｇ及びＦＥＴ３８のゲート３
８Ｇは、ともにｒＬＪレベルであるので、ＦＥＴ３６及
びＦＥＴ３８は、ともにオフ状態である。When the control signal 20 is at the rHJ level, in the control section 34, the gates 46G and 148G of the FETs 46 and 48 are both at the rHJ level, so the FETs 46 and 48 are
Both are on. Therefore, in the switching section 44, the gate 36G of the FET 36 and the gate 3 of the FET 38 are
Since both 8G are at the rLJ level, both FET36 and FET38 are in the off state.
従って、切換部４４からの出力信号２４は、高インピー
ダンスであり、すなわち、論理回路ブロック１６は、共
通バス１０に対して開放されている。Therefore, the output signal 24 from the switching section 44 is high impedance, ie, the logic circuit block 16 is open to the common bus 10.
以上説明したように、本発明によれば、切換部１
２
は、その２個のＦＥＴのゲートに供給される切換信号に
基づいて、論理回路ブロックを共通バスに対して接続状
態あるいは開放状態に切り換えており、それゆえ、切換
回路ブロックは、正確かつ安定に動作することができる
。As explained above, according to the present invention, the switching unit 1 2 connects or disconnects the logic circuit block to the common bus based on the switching signals supplied to the gates of the two FETs. The switching circuit block can therefore operate accurately and stably.
第１図は、本発明の原理によるトライステート装置のブ
ロック回路図、
第２図は、本発明の実施例によるトライステート装置の
回路図、
第３図は、ＩＣの内部構成の説明図、
第４図は、トライステート装置の構成説明図、及び、
第５図は、従来のトライステート装置の回路図である。
１０・・・共通バス
１６・・・論理回路ブロック
１８・・・切換回路ブロック
２０・・・制御信号
２２・・・論理出力
２４・・・出力信号
３４・・・制御部
３６．３８・・・エンハンスメント形ＦＥＴ３６Ｇ、３
８Ｇ・・・ゲート
４０．４２・・・切換信号
４４・・・切換部1 is a block circuit diagram of a tri-state device according to the principles of the present invention; FIG. 2 is a circuit diagram of a tri-state device according to an embodiment of the present invention; FIG. 3 is an explanatory diagram of the internal configuration of an IC; FIG. 4 is a configuration explanatory diagram of a tri-state device, and FIG. 5 is a circuit diagram of a conventional tri-state device. 10...Common bus 16...Logic circuit block 18...Switching circuit block 20...Control signal 22...Logic output 24...Output signal 34...Control unit 36.38... Enhancement type FET36G, 3
8G...Gate 40.42...Switching signal 44...Switching section
Claims (1)
び、前記論理回路ブロック（１６）と共通バス（１０）
との間に配置され、論理回路ブロック（１６）を共通バ
ス（１０）に対して接続状態あるいは開放状態に切り換
える切換回路ブロック（１８）と、を含み、前記切換回
路ブロック（１８）は、制御部（３４）と、及び、互い
に直列接続された２個のエンハンスメント形ＦＥＴ（３
６、３８）を有し、該２個のＦＥＴ（３６、３８）のゲ
ート（３６Ｇ、３８Ｇ）に前記制御部（３４）からの切
換信号（４０、４２）が供給されるようになっている切
換部（４４）と、を備え、 前記切換部（４４）は、その２個のＦＥＴ（３６、３８
）のゲート（３６Ｇ、３８Ｇ）に供給される切換信号（
４０、４２）に基づいて、論理回路ブロック（１６）を
共通バス（１０）に対して接続状態あるいは開放状態に
切り換えるように構成されていることを特徴とするトラ
イステート装置。[Claims] A logic circuit block (16), a common bus (10), and the logic circuit block (16) and the common bus (10).
a switching circuit block (18) disposed between the control circuit block (18) for switching the logic circuit block (16) into a connected state or an open state with respect to the common bus (10); (34), and two enhancement type FETs (34) connected in series with each other.
6, 38), and switching signals (40, 42) from the control section (34) are supplied to the gates (36G, 38G) of the two FETs (36, 38). A switching section (44), the switching section (44) is configured to switch between the two FETs (36, 38).
) is supplied to the gates (36G, 38G) of the switching signal (
40, 42), the tri-state device is configured to switch a logic circuit block (16) into a connected state or an open state with respect to a common bus (10).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290534A JPH03151717A (en) | 1989-11-08 | 1989-11-08 | Tri-state device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290534A JPH03151717A (en) | 1989-11-08 | 1989-11-08 | Tri-state device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03151717A true JPH03151717A (en) | 1991-06-27 |
Family
ID=17757271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290534A Pending JPH03151717A (en) | 1989-11-08 | 1989-11-08 | Tri-state device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03151717A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291638A (en) * | 1993-03-31 | 1994-10-18 | Nec Corp | Semiconductor unit |
-
1989
- 1989-11-08 JP JP1290534A patent/JPH03151717A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291638A (en) * | 1993-03-31 | 1994-10-18 | Nec Corp | Semiconductor unit |
| JP2565076B2 (en) * | 1993-03-31 | 1996-12-18 | 日本電気株式会社 | Semiconductor device |
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