JPH03147370A - Semiconductor device - Google Patents

Abstract

PURPOSE:To control the threshold voltage without channel doping and further without lowering drain breakdown voltage by making a diffusion part of the same type as a channel part, near the channel of a source part. CONSTITUTION:After a drain electric field relaxing region 20 is formed on an N-type substrate 200, it is capped with an oxide film 204, and then the oxide film is devoed, and through a photoetching process a nitride film mask 203 is formed. Next, with the resist 205 as a mask, the offsets 206 of a drain and a source are made by ion implantation. Next, with the resist 207 as a mask, a diffusion area 208 for threshold voltage adjustment is made. It is to be desired that this diffusion area should be formed in a channel region near a source, apart from a drain so that it may not hinder the extent of a depletion layer by the PN junction of a drain part. By this construction, the threshold voltage can be controlled without exerting influence on the drain breakdown voltage of a high breakdown strength MOS transistor and without channel dope.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置、特にＭＯ５型トランジスタに於い
て、ゲート絶縁膜が厚い、いわゆる高耐圧半導体装置に
関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a semiconductor device, particularly a so-called high voltage semiconductor device having a thick gate insulating film in an MO5 type transistor.

を従来の技術） 従来、ＭＯ５！−ランジスタのしきい値電圧をコントロ
ールするのに、基板濃度、ゲート酸化膜厚及び、チャネ
ルドープの３、の方法を組み合わせてしきい値の制御を
行ってきていた。Conventional technology) Conventionally, MO5! - In order to control the threshold voltage of a transistor, the threshold voltage has been controlled by combining three methods: substrate concentration, gate oxide film thickness, and channel doping.

〔発明が解決しようとする課題］ しかし、ＭＯＳ型半導体装置に要求される電圧が大きく
なってくると、基板濃度はドレイン耐圧で、ゲート膜厚
はゲート耐圧でそれぞれ制限されゲート膜厚が、５００
０人程度以上の厚さになってきた場合チャネルドープに
よるしきい値制御が非常に困難となる。[Problems to be Solved by the Invention] However, as the voltage required for a MOS type semiconductor device increases, the substrate concentration is limited by the drain breakdown voltage, and the gate film thickness is limited by the gate breakdown voltage, and the gate film thickness is reduced to 500 nm.
When the thickness becomes about 0 or more, it becomes very difficult to control the threshold value by channel doping.

そこで本発明は、以上の課題を解決するもので基板濃度
はドレイン耐圧でのみ決定し、ゲート膜厚はゲート耐圧
のみで決定することを可能としたまま、しきい値を制御
するのが目的である。Therefore, the present invention solves the above problems, and aims to control the threshold while allowing the substrate concentration to be determined only by the drain breakdown voltage and the gate film thickness to be determined only by the gate breakdown voltage. be.

〔課題を解決するための手段］ ゲート膜厚の厚い高耐圧のＭＯ５型半導体装置に於いて
、ソース部のチャネル近くに、チャネル部と同型の拡散
部を形成することを特徴とする。[Means for Solving the Problems] An MO5 type semiconductor device with a thick gate film thickness and high breakdown voltage is characterized in that a diffusion portion of the same type as the channel portion is formed near the channel of the source portion.

［実　施　例〕 第１図は、本発明の１実施例である耐圧１５０Ｖ、しき
い値電圧１０Ｖの高耐圧ＭＯ５型トランジスタの断面図
である。[Embodiment] FIG. 1 is a sectional view of a high voltage MO5 type transistor having a breakdown voltage of 150V and a threshold voltage of 10V, which is an embodiment of the present invention.

第２図（ａ）〜（ｅ）は、実施例の主要工程ごとの断面
図である。FIGS. 2(a) to 2(e) are cross-sectional views of each main process of the embodiment.

以下、第２図に従って、本発明の一実施例であるＰｃｈ
ＭＯ３）ランジスタ（耐圧１５０Ｖ）の構造について説
明する。Hereinafter, according to FIG. 2, Pch which is an embodiment of the present invention
The structure of MO3) transistor (withstand voltage 150V) will be explained.

はじめに、第２図（ａ）に示す様に今回用いるのは、Ｎ
型基板（比抵抗１０Ωｃｍ）（２００）で酸化後、フォ
ト・エツチング工程を経て、ボロンをドーズ量４Ｘ１０
”ｃｍ−”、加速電圧１２０ＫｅＶでイオン注入し、１
２００℃５ｈのマニルにより、トレイン電界緩和領域（
２０１）を形成する。First, as shown in Figure 2 (a), we will use N
After oxidation on a mold substrate (specific resistance 10Ωcm) (200), a photo-etching process is performed, and boron is added at a dose of 4X10.
"cm-", ion implantation was performed at an acceleration voltage of 120 KeV, and 1
Train electric field relaxation region (
201) is formed.

次に第２図（ｂ）に示す様に、酸化ＩＩＩ（２０４）で
キャップした後、窒化膜をデボし、フォト・エツチング
工程を経て窒化膜マスク（２０３）を形成する。Next, as shown in FIG. 2(b), after capping with III oxide (204), the nitride film is debossed, and a nitride film mask (203) is formed through a photo-etching process.

次に、第２図（Ｃ）に示す様に、レジスト（２０５）を
マスクにして、ドレイン及びソースのオフセット（２０
６）をボロンを用い、ドーズ量３Ｘ　１０　”ｃ　ｍ−
”加速電圧３５ＫｅＶの条件でイオン注入により形成す
る。Next, as shown in FIG. 2(C), the resist (205) is used as a mask to offset the drain and source (20
6) using boron at a dose of 3X 10"cm-
``It is formed by ion implantation at an acceleration voltage of 35 KeV.

次に、第２図（ｄ）に示す様に、レジスト（２０７）を
マスクにして、しきい値電圧調整用拡散領域（２０Ｂ）
を、リンを用い、ドーズ量２×１０”ｃｍ−”加速電圧
８０ＫｅＶの条件で形成する。ドレイン部ＰＮ接合によ
る空乏層の広がりをじゃまない様この拡散領域は、ドレ
インから離し、ソースに近いチャネル領域中に形成する
のが望ましい。Next, as shown in FIG. 2(d), using the resist (207) as a mask, the threshold voltage adjustment diffusion region (20B) is formed.
is formed using phosphorus at a dose of 2×10 cm − and an acceleration voltage of 80 KeV. This diffusion region is desirably formed in the channel region close to the source and away from the drain so as not to obstruct the spread of the depletion layer due to the drain region PN junction.

その後、第２図（ｅ）に示す様に、ゲート酸化膜（２０
９）を、５０００人形成し、ポリシリコンゲート（２１
０）を形成し、ドレインコンタクト（２１１）、ソース
コンタクト（２１２）をボロンのイオン打込により形成
する。After that, as shown in FIG. 2(e), a gate oxide film (20
9), 5,000 polysilicon gates (21
A drain contact (211) and a source contact (212) are formed by boron ion implantation.

以上の様にして得られた、構造により、高耐圧ＭＯＳト
ランジスタのドレイン耐圧に影響を与＾ず、チャネルド
ープなしで２しきい値電圧を制御できる様になった。The structure obtained as described above makes it possible to control two threshold voltages without affecting the drain breakdown voltage of a high voltage MOS transistor and without channel doping.

以上の方法によるしきい値電圧の制御はゲート膜の厚さ
に関係なく可能であることは言うまでもない。It goes without saying that the threshold voltage can be controlled by the above method regardless of the thickness of the gate film.

［発明の効果〕 以上の述べてきた構造により、ゲート膜厚の厚い半導体
装置において、基板濃度を上げることなくチャネルドー
プなしで、さらにドレイン耐圧を下げることなく、シき
い値電圧を制御することが可能となった。[Effects of the Invention] With the structure described above, it is possible to control the threshold voltage in a semiconductor device with a thick gate film without increasing the substrate concentration, without channel doping, and without lowering the drain breakdown voltage. It has become possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の１実施例である半導体装置の断面図
である。 また、第２図（ａ）〜（ｅ）は、実施例の半導体装置の
主要製造工程の断面図である。 １００　・　・ １０１　・　・ １０２　・　・ １０３　・　・ １．０４　　・　・ １０５　　・　・ １０６　・　・ １０７　・　・ ｌ　０８　・　・ ２００　・　・ ２０１　・　・ ２０３　・　・ ２０４　・　・ ２０５　・　・ ２０６　・　・ ２０７　・　・ ２０８　・　・ ２０９　・　・ ・Ｐ型シリコン基板 ・ドレイン電界緩和領域 ・ドレイン・オフセット領域 ・ソースオフセット領域 ・しきい値電圧制御領域 ・ゲート絶縁膜 ・ポリシリコンゲート ・ドレインコンタクト領域 ・ソースコンタクト領域 ・Ｐ型シリコン基板 ・ドレイン電界緩和領域 ・窒化膜マスク ・キャップ酸化膜 ・レジストマスク ・ソース・ドレインオフセット 領域 ・レジストマスク ・しきい値電圧制御領域 ・ゲート酸化膜 １０ ・ポリシリコンゲート ■ ドレインコンタクト領域 ン スコンタクト領域 以 上FIG. 1 is a sectional view of a semiconductor device that is an embodiment of the present invention. Moreover, FIGS. 2(a) to 2(e) are cross-sectional views of the main manufacturing steps of the semiconductor device of the example. 100... 207 ・・ 208 ・ ・ 209 ・ ・ ・P-type silicon substrate・drain electric field relaxation region・drain offset region・source offset region・threshold voltage control region・gate insulating film・polysilicon gate・drain contact region・source contact region・P-type silicon substrate, drain electric field relaxation region, nitride film mask, cap oxide film, resist mask, source, drain offset region, resist mask, threshold voltage control region, gate oxide film 10, polysilicon gate■ drain contact region Above the contact area

Claims (3)

【特許請求の範囲】[Claims] （１）ＭＯＳ型半導体装置に於いて、チャネルの中心よ
りソース側に基板と同じ導電型の基板より高濃度の領域
が形成されていることを特徴とする半導体装置。(1) A MOS semiconductor device characterized in that a region of higher concentration than the substrate of the same conductivity type as the substrate is formed on the source side from the center of the channel. （２）請求項１記載の半導体装置のうち、基板と同じ導
電型の高濃度領域がソース領域と接していることを特徴
とする半導体装置。(2) The semiconductor device according to claim 1, wherein a high concentration region of the same conductivity type as the substrate is in contact with the source region. （３）ゲート酸化膜が５０００Å以上のＭＯＳ型半導体
装置に於いて、請求項１の基板と同じ導電型の高濃度領
域がチャネルの中心よりソース側に形成されていること
を特徴とする半導体装置。(3) A MOS type semiconductor device having a gate oxide film of 5000 Å or more, characterized in that a high concentration region of the same conductivity type as the substrate according to claim 1 is formed on the source side from the center of the channel. .