JPH03145217A - Differential amplifier circuit - Google Patents
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- JPH03145217A JPH03145217A JP1283341A JP28334189A JPH03145217A JP H03145217 A JPH03145217 A JP H03145217A JP 1283341 A JP1283341 A JP 1283341A JP 28334189 A JP28334189 A JP 28334189A JP H03145217 A JPH03145217 A JP H03145217A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は差動増幅回路に関し、例えばADコンバータ
の出力段に設けられている差動増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a differential amplifier circuit, and, for example, to a differential amplifier circuit provided at the output stage of an AD converter.
第3図はADコンバータの出力段に設けられてバッファ
ーアンプの役目をする従来の差動増幅回路を示す回路図
である。図においてQlは入力段のPNP トランジス
タであり、ベースが入力端子1に接続され、エミッタが
トランジスタQ2のベースに接続されるとともに定電流
源11を介し電源vCCに接続され、コレクタがGND
に接続されている。Dlはダイオードであり、カソード
がトランジスタQlのエミッタに、アノードがトランジ
スタQlのベースに各々接続されている。入力端子1に
はADコンバータの出力が与えられている。FIG. 3 is a circuit diagram showing a conventional differential amplifier circuit that is provided at the output stage of an AD converter and serves as a buffer amplifier. In the figure, Ql is an input stage PNP transistor, whose base is connected to input terminal 1, emitter is connected to the base of transistor Q2, and is connected to power supply vCC via constant current source 11, and collector is connected to GND.
It is connected to the. Dl is a diode, and its cathode and anode are connected to the emitter and the base of the transistor Ql, respectively. The input terminal 1 is given the output of the AD converter.
Q2.Q3は差動対を構成するPNP )ランジスタで
ある。トランジスタQ、Q3のエミッタは共通接続され
、この共通接続点は定電流源I2を介し電源V。0に接
続されている。Q4は入力段のPNPトランジスタであ
り、ベースが入力端子2に接続され、エミッタがトラン
ジスタQ3のベースに接続されるとともに定電流源13
を介し電源vccに接続され、コレクタがGNDに接続
されている。D2はダイオードであり、カソードがトラ
ンジスタ04′のエミッタに、アノードが入力端子2に
各々接続されている。Q2. Q3 is a PNP transistor forming a differential pair. The emitters of transistors Q and Q3 are commonly connected, and this common connection point is connected to a power supply V via a constant current source I2. Connected to 0. Q4 is a PNP transistor in the input stage, the base of which is connected to the input terminal 2, the emitter of which is connected to the base of the transistor Q3, and the constant current source 13.
The collector is connected to the power supply VCC via the VCC, and the collector is connected to GND. D2 is a diode whose cathode and anode are connected to the emitter of the transistor 04' and the input terminal 2, respectively.
Q5.Q6はカレントミラー回路を構成するNPNトラ
ンジスタである。トランジスタQ 、QBのベースは
共通接続されている。トランジスタQ のコレクタはト
ランジスタQ2のコレクタに、エミッタがGNDに各々
接続されている。トランジスタQBは、コレクタがトラ
ンジスタQ3のコレクタに、エミッタがGNDに各々接
続されるとともに、ベースとコレクタが共通接続されて
いる。Q5. Q6 is an NPN transistor forming a current mirror circuit. The bases of transistors Q and QB are commonly connected. The collector of transistor Q2 is connected to the collector of transistor Q2, and the emitter is connected to GND. The transistor QB has its collector connected to the collector of the transistor Q3, its emitter connected to GND, and its base and collector connected in common.
3は出力バッファ回路、C1は発振防止用のコンデンサ
である。出力バッファ回路3は、NPNトランジスタQ
、Q 、Q 5PNPトランシフ 8 9
ゲタQ 抵抗R1ルベルシフト用のダイオ−O−
ドD 、D 及び定電流源I4より成る。トラン4
ジスタQ7は、ベースがトランジスタQ2のコレゲタに
、コレクタが電源vccに、エミッタが抵抗Rtを介し
GNDに各々接続されている。トランジスタQ8は、ベ
ースがトランジスタQ7のエミッタに、エミッタがGN
Dに、コレクタがダイオードD、D4の直列回路体と定
電流源、■ を介4
し電源V。Cに各々接続されている;発振防止用のコン
デンサCは、トランジスタQ7のベースとトランジスタ
Q8のコレクタとの間に接続されており、4トランジス
タQ7のベースを介して与えられるトランジスタQ2の
コレクタ出力中に含まれる雑音を除去し、出力端子4の
出力が発振するのを防止する。トランジスタQ9は出力
段のトランジスタであり、ベースがダイオードD3のア
ノードと定電流源I4との共通接続点に、コレクタが電
源vccに、エミッタが出力端子4に各々接続されてい
る。トランジスタQloも出力段のトランジスタであり
、ベースがトランジスタQ8のコレクタに、エミッタが
出力端子4に、コレクタがGNDに各々接続されている
。なお、入力端子2と出力端子4とは短絡されるか、フ
ィードバック回路を介して接続されており、入力端子2
の電圧は出力端子4の電圧に追従するものとする。3 is an output buffer circuit, and C1 is a capacitor for preventing oscillation. The output buffer circuit 3 is an NPN transistor Q
, Q , Q 5PNP transfer 8 9 Getter Q Resistor R1 Consists of diodes D, D for level shift, and constant current source I4. The transistor Q7 has a base connected to the collector of the transistor Q2, a collector connected to the power supply VCC, and an emitter connected to GND via the resistor Rt. Transistor Q8 has a base connected to the emitter of transistor Q7, and an emitter connected to GN.
D has a collector connected to a series circuit consisting of diodes D and D4, a constant current source, and a power source V. The capacitors C for oscillation prevention are connected between the base of the transistor Q7 and the collector of the transistor Q8, and the collector output of the transistor Q2 given through the base of the four transistors Q7 is connected to the capacitor C for preventing oscillation. , and prevents the output from the output terminal 4 from oscillating. The transistor Q9 is an output stage transistor, and has a base connected to a common connection point between the anode of the diode D3 and the constant current source I4, a collector connected to the power supply VCC, and an emitter connected to the output terminal 4. The transistor Qlo is also an output stage transistor, and has a base connected to the collector of the transistor Q8, an emitter connected to the output terminal 4, and a collector connected to GND. Note that the input terminal 2 and the output terminal 4 are short-circuited or connected via a feedback circuit, and the input terminal 2
It is assumed that the voltage follows the voltage at the output terminal 4.
次に動作について説明する。入力端子1.2の入力端子
が等しく安定状態にある場合、トランジスタQ のコレ
クタ電流’C2とトランジスタQ3のコレクタ電流I。Next, the operation will be explained. If the input terminals 1.2 and 2 are equally stable, the collector current 'C2 of the transistor Q and the collector current I of the transistor Q3.
3は等しくなる。一方、入力端子1,2の入力電圧が等
しくなくなると、トランジスタQ のベース・エミッタ
間電圧V とト2 B
62ランジスタQ3のベース・エミッタ間電圧v B1
0との間に電位差ΔvBE(−VBE2−vBE3)が
発生する。このような状態になるとトランジスタQ2.
Q3のコレクタ電流比I。2/IC3は次式で決定され
る。3 will be equal. On the other hand, when the input voltages at input terminals 1 and 2 are no longer equal, the base-emitter voltage V of transistor Q and T2 B
62 transistor Q3 base-emitter voltage v B1
0, a potential difference ΔvBE (-VBE2-vBE3) occurs. In such a state, transistor Q2.
Collector current ratio I of Q3. 2/IC3 is determined by the following formula.
IC2”V〜
一ε ・・・(1)C3
v :トランジスタのサーマルボルージ今、入力端子1
の電圧が入力端子2の電圧よりも低くなると V
>V となる。この場合、BF2 8E3
ΔVBEは正となり、ΔVBE/VT>oとなる。従っ
て、(1)式よりIC3”C2となる。トランジスタQ
、Q6はカレントミラー回路を構成しておす、トランジ
スタQ5のコレクタ電流■C5はトランジスタQ6のコ
レクタ電流■C6により決定される。また、’CB=I
C3となるため’ C5= ’ C3となり、コンデン
サCはIC2’C5の差電流、っます’C2’C3なる
差電流により充電される。コンデンサCIの充電により
、コンデンサc1の充電電圧がトランジスタQ7のベー
ス・エミッタ間電圧V とトランジスタQ8のベース
・エミッタE7
間電圧V の和よりも大きくなるとトランジスE8
夕Q 、Q がオンし、定電流源■4の電流はダ8
イオードD 、D 及びトランジスタQ8を通り4
GNDに抜ける。すると、トランジスQ9がオフする一
方、トランジスタQ1oはオンする。そのため、出力端
子4の電位は下がり、入力端子2の電位も下がるので入
力端子1.2の電位は等しくなる。IC2”V~1ε...(1)C3v: Transistor thermal voltage Now, input terminal 1
When the voltage of V becomes lower than the voltage of input terminal 2, V
>V. In this case, BF2 8E3 ΔVBE is positive, and ΔVBE/VT>o. Therefore, from equation (1), it becomes IC3''C2.Transistor Q
, Q6 constitute a current mirror circuit. The collector current 2C5 of the transistor Q5 is determined by the collector current 2C6 of the transistor Q6. Also, 'CB=I
Since C3 becomes 'C5='C3, the capacitor C is charged by the difference current of IC2'C5, 'C2' and C3. When the charging voltage of the capacitor c1 becomes larger than the sum of the base-emitter voltage V of the transistor Q7 and the base-emitter voltage V of the transistor Q8 due to charging of the capacitor CI, the transistors E8 and Q are turned on and a constant current is generated. The current from source 4 passes through diodes D, D and transistor Q8 and exits to GND. Then, transistor Q9 is turned off, while transistor Q1o is turned on. Therefore, the potential of the output terminal 4 decreases, and the potential of the input terminal 2 also decreases, so that the potentials of the input terminals 1 and 2 become equal.
一方、入力端子1の電圧が入力端子2の電圧よりも高く
なるとv くv となる。この場合、BF2 8
E3
ΔV は負となり、ΔvBE/vTく0となる。従E
って、 (1)式よりIc3〉Ic2となり、コンデン
サC1はI。3−IC2なる差電流により放電される。On the other hand, when the voltage at the input terminal 1 becomes higher than the voltage at the input terminal 2, v becomes smaller than v. In this case, BF2 8
E3 ΔV becomes negative, and ΔvBE/vT becomes 0. Therefore, from equation (1), Ic3>Ic2, and capacitor C1 is I. It is discharged by a differential current of 3-IC2.
コンデンサCの放電により、コンデンサC1の充電電圧
がV +V よりも小さくなるとトBE7 8E
8
ランジスタQ 、Q はオフし、定電流源■4の8
電流はトランジスタQ、Q1oのベースに流れ込む。す
ると、トランジスタQ9がオンする一方、トランジスタ
Q1oはオフする。そのため、出力端子4の電位は上が
り、入力端子2の電位も上がるので入力端子1.2の電
位は等しくなる。When the charging voltage of capacitor C1 becomes smaller than V + V due to discharge of capacitor C, BE7 8E
8 The transistors Q and Q are turned off, and the current of the constant current source 4 flows into the bases of the transistors Q and Q1o. Then, transistor Q9 is turned on, while transistor Q1o is turned off. Therefore, the potential of the output terminal 4 increases, and the potential of the input terminal 2 also increases, so that the potentials of the input terminals 1 and 2 become equal.
従来の差動増幅器は発振防止用のコンデンサC1の充放
電をトランジスタQ2のコレクタ電流!。2とトランジ
スタQ のコレクタ電流!。3の差電流でしか行えない
ため、トランジスタCIの充放電に時間がかかり、出力
の立上り、立下りが第4図に示すように遅くなるという
問題点がある。この問題点の解決法として定電流源■2
の電流量■ を多くしてコレクタ電流1゜2と’C3の
差分を大きくすることにより、コンデンサC1の充放電
の時間を短くして出力の立下り、立上りを早くすること
か考えられる。しかし、定電流源■2の電流量I2を大
きくすると回路全体に流れる電流(回路電流)が大きく
なったり、■ /2vTで与えられる伝達コンダクタン
スが大きくなり、発振が増加するという問題点があった
。In the conventional differential amplifier, the charging and discharging of the oscillation prevention capacitor C1 is done by the collector current of the transistor Q2! . 2 and the collector current of transistor Q! . Since this can be carried out only with a differential current of 3, it takes time to charge and discharge the transistor CI, and there is a problem that the rise and fall of the output are delayed as shown in FIG. As a solution to this problem, constant current source ■2
It may be possible to shorten the charging/discharging time of the capacitor C1 and make the fall and rise of the output faster by increasing the amount of current ■ to increase the difference between the collector current 1°2 and 'C3. However, if the current amount I2 of constant current source ■2 is increased, the current flowing through the entire circuit (circuit current) increases, and the transfer conductance given by ■/2vT increases, leading to an increase in oscillation. .
この発明は上記のような問題点を解決するためになされ
たもので、回路電流を増加させることなく出力の立下り
、立上りが早い差動増幅器を得ることを目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a differential amplifier whose output can quickly fall and rise without increasing the circuit current.
この発明に係る差動増幅器は、第1及び第2の入力端子
と、出力端子と、制御電極が第1の入力端子に、一方電
極が第1の電位に各々接続された第1導電型の第1のト
ランジスタと、制御電極が第2の入力端子に、一方電極
が第1のトランジスタの一方電極に接続され、第1のト
ランジスタとともに差動対を構成する第1導電型の第2
のトランジスタと、一方電極が第1のトランジスタの他
方電極に、他方電極が第2の電位に各々接続された第2
導電型の第3のトランジスタと、制御電極が第3のトラ
ンジスタの制御電極に接続され、方電極が自身の制御電
極に接続されるとともに第2のトランジスタの他方電極
にも接続され、他方電極が第2の電位に接続され、第3
のトランジスタとともにカレントミラー回路を構成する
第2導電型の第4のトランジスタと、制御電極が第1の
トランジスタの制御電極に、一方電極が第3のトランジ
スタの一方電極に、他方電極が第2のトランジスタの制
御電極に各々接続された第1導電型の第5のトランジス
タと、制御電極が第5のトランジスタの他方電極に、一
方電極が第4のトランジスタの一方電極に、他方電極が
第5のトランジスタの制御電極に各々接続された第1導
電型の第6のトランジスタと、第3のトランジスタの一
方電極に接続され、第1.第2の入力端子への入力信号
のレベル差に応じ充放電されるコンデンサと、制御電極
がコンデンサに、一方電極が第1の電位に、他方電極が
出力端子に各々接続され、コンデンサの充電電圧に応じ
てオン/オフする第2導電型の第7のトランジスタと、
制御W1極がコンデンサに、一方電極が前記出力端子に
、他方電極が第2の電位に各々接続され、コンデンサの
充電電圧に応じて第7のトランジスタのオン/オフとは
逆極性にオン/オフする第1導電型の第8のトランジス
タとを備えている。The differential amplifier according to the present invention has first and second input terminals, an output terminal, and a first conductivity type having a control electrode connected to the first input terminal and one electrode connected to a first potential. a first transistor, a second transistor of a first conductivity type whose control electrode is connected to a second input terminal and whose one electrode is connected to one electrode of the first transistor, and which constitutes a differential pair together with the first transistor;
a second transistor, one electrode of which is connected to the other electrode of the first transistor, and the other electrode of which is connected to a second potential.
a third transistor of conductivity type, a control electrode is connected to the control electrode of the third transistor, one electrode is connected to its own control electrode and also connected to the other electrode of the second transistor, and the other electrode is connected to the control electrode of the third transistor; connected to a second potential;
A fourth transistor of the second conductivity type constitutes a current mirror circuit together with the transistor; A fifth transistor of the first conductivity type is connected to the control electrode of the transistor, the control electrode is connected to the other electrode of the fifth transistor, one electrode is connected to one electrode of the fourth transistor, and the other electrode is connected to the fifth transistor. A sixth transistor of the first conductivity type is connected to the control electrode of the transistor, and a sixth transistor of the first conductivity type is connected to one electrode of the third transistor. A capacitor is charged and discharged according to the level difference of an input signal to a second input terminal, a control electrode is connected to the capacitor, one electrode is connected to the first potential, and the other electrode is connected to the output terminal, and the charging voltage of the capacitor is a seventh transistor of a second conductivity type that is turned on/off in accordance with the
The control W1 pole is connected to the capacitor, one electrode is connected to the output terminal, and the other electrode is connected to the second potential, and the seventh transistor is turned on/off with the opposite polarity to the on/off of the seventh transistor depending on the charging voltage of the capacitor. and an eighth transistor of the first conductivity type.
この発明における第5のトランジスタは、第2の入力端
子の電圧が第1の入力端子の電圧より所定値だけ高くな
るとオンし、第3のトランジスタのコレクタに電流を供
給する。第3のトランジスタのコレクタ電流はこの第3
のトランジスタとともにカレントミラーを構成する第4
のトランジスタのコレクタ電流により規制されているの
で、第5のトランジスタのオンによる電流はコンデンサ
の充電電流となり、それだけコンデンサの充電電流が増
大する。一方、第6のトランジスタは、第1の入力端子
の電圧が第2の入力端子の電圧より所定値だけ高くなる
とオンし、第4のトランジスタのコレクタに電流を供給
する。すると第4のトランジスタと−ともにカレントミ
ラー回路を構成する第3のトランジスタのコレクタ電流
が増加する。The fifth transistor in this invention turns on when the voltage at the second input terminal becomes higher than the voltage at the first input terminal by a predetermined value, and supplies current to the collector of the third transistor. The collector current of the third transistor is
The fourth transistor constitutes a current mirror together with the transistor
Since the fifth transistor is regulated by the collector current of the transistor, the current caused by turning on the fifth transistor becomes the charging current of the capacitor, and the charging current of the capacitor increases accordingly. On the other hand, the sixth transistor turns on when the voltage at the first input terminal becomes higher than the voltage at the second input terminal by a predetermined value, and supplies current to the collector of the fourth transistor. Then, the collector current of the third transistor, which together with the fourth transistor constitutes a current mirror circuit, increases.
この増加した電流はコンデンサの放電電流となり、それ
だけコンデンサの放電電流が増大する。This increased current becomes a discharge current of the capacitor, and the discharge current of the capacitor increases accordingly.
第1図はこの発明に係る差動増幅回路の一実施例を示す
回路図である。図において、第3図に示した従来例との
相違点は、発振防止用のコンデンサC1の充放電回路5
を新たに設けたことである。FIG. 1 is a circuit diagram showing an embodiment of a differential amplifier circuit according to the present invention. In the figure, the difference from the conventional example shown in FIG.
This is a new feature.
充放電回路5は、PNP )ランジスタQ1□、Q1□
より成る。トランジスタQllは、ベースがトランジス
タQ2のベースに、コレクタがトランジスタQ5のコレ
クタに、エミッタがトランジスタQ3のベースに各々接
続されている。トランジスタQ12は、ベースがトラン
ジスタQllのエミッタに、コレクタがトランジスタQ
Bのコレクタに、エミッタがトランジスタQ11のベー
スに各々接続されている。その他の構成は従来と同様で
ある。The charge/discharge circuit 5 includes PNP) transistors Q1□, Q1□
Consists of. The transistor Qll has a base connected to the base of the transistor Q2, a collector connected to the collector of the transistor Q5, and an emitter connected to the base of the transistor Q3. The transistor Q12 has a base connected to the emitter of the transistor Qll, and a collector connected to the emitter of the transistor Qll.
The collector and emitter of B are connected to the base of transistor Q11, respectively. Other configurations are the same as before.
次に動作について説明する。入力端子1.2の電圧が等
しい場合、トランジスタQ11”12の各々のベースと
エミッタとの電位は等しくなり、これらのトランジスタ
はオフする。従って、従来同様1 −1 となり、コ
ンデンサC1は充放電さC2C3
れず、出力端子4の電位も変化せず、入力端子1゜2の
電位も等しく安定状態のままである。Next, the operation will be explained. When the voltages at the input terminals 1.2 are equal, the potentials of the base and emitter of each transistor Q11''12 are equal, and these transistors are turned off.Therefore, as in the conventional case, the voltage is 1 -1, and the capacitor C1 is not charged or discharged. C2C3 does not change, the potential at the output terminal 4 does not change, and the potential at the input terminal 1°2 remains equally stable.
次に、安定状態がくずれ、第2図に示すように入力端子
1の電圧が入力端子2の電圧よりもステップ状に高くな
った場合について説明する。この場合、入力端子1と入
力端子2との電圧差は充放電回路5を構成するトランジ
スタQ1□のベース・エミッタ間電圧vBE12よりも
大きくなるのでトランジスタQ12がONする。トラン
ジスタQ12がONすると、カレントミラー回路を構成
するトランジスタQBのコレクタ電流lC6が増加する
。これにより、トランジスタQ5のコレクタ電流■C5
が増加する。つまり、コンデンサC1の放電電流は従来
よりも増加することになり、コンデンサC1の放電時間
が従来よりも短くなる。そのため、コンデンサC1の充
電電圧は従来よりも早<vBP、7+vBE8よりも小
さくなり、トランジスタQ7゜Q8がオフするのが早く
なる。そのため、第2図に示すように出力端子4の電圧
の立上りが早くなる。出力端子4の電圧の上昇に伴い゛
、入力端子2の電圧も上昇する。そして、入力端子1と
入力端子2の電圧差がトランジスタQ12のベース・エ
ミッタ間電圧V より小さくなるとトランジスタE1
2
Q1□はオフし、従来と同様の動作によりコンデンサC
1が放電される。そのため、出力端子4の電圧の立−上
りの変化は第2図に示すように傾きに段差がついたもの
になる。その後、入力端子2の電圧が上昇し、入力端子
1の電圧と等しくなるとコンデンサC1の放電はなくな
り、安定状態になる。Next, a case where the stable state is broken and the voltage at the input terminal 1 becomes higher than the voltage at the input terminal 2 in a stepwise manner as shown in FIG. 2 will be described. In this case, the voltage difference between the input terminal 1 and the input terminal 2 becomes larger than the base-emitter voltage vBE12 of the transistor Q1□ constituting the charge/discharge circuit 5, so the transistor Q12 is turned on. When the transistor Q12 is turned on, the collector current 1C6 of the transistor QB forming the current mirror circuit increases. As a result, the collector current of transistor Q5 C5
increases. In other words, the discharge current of the capacitor C1 increases compared to the conventional case, and the discharge time of the capacitor C1 becomes shorter than the conventional case. Therefore, the charging voltage of the capacitor C1 becomes smaller than 7+vBE8 earlier than in the conventional case, and the transistors Q7 and Q8 are turned off earlier. Therefore, as shown in FIG. 2, the voltage at the output terminal 4 rises quickly. As the voltage at the output terminal 4 increases, the voltage at the input terminal 2 also increases. When the voltage difference between input terminal 1 and input terminal 2 becomes smaller than the base-emitter voltage V of transistor Q12, transistor E1
2 Q1□ is turned off and the capacitor C is
1 is discharged. Therefore, the change in the rise of the voltage at the output terminal 4 has a slope with steps as shown in FIG. Thereafter, the voltage at the input terminal 2 increases and when it becomes equal to the voltage at the input terminal 1, the capacitor C1 no longer discharges and a stable state is reached.
次に、安定状態がくずれ、第2図に示すように入力端子
1の電圧が入力端子2の電圧よりもステップ状に低くな
った場合について説明する。この場合入力端子1を入力
端子2の電圧差は、充放電回路5を構成するトランジス
タQ1.のベース・エミッタ間電圧V よりも大きく
なるのでトランEII
ジスタQ がONする。トランジスタQllがON1
すると、カレントミラー回路を構成するトランジスタQ
5のコレクタに供給される電流が増加する。Next, a case where the stable state is broken and the voltage at input terminal 1 becomes lower than the voltage at input terminal 2 in a stepwise manner as shown in FIG. 2 will be described. In this case, the voltage difference between input terminal 1 and input terminal 2 is determined by the voltage difference between transistor Q1. Since the voltage V between the base and emitter of the transformer EII becomes larger than the voltage V, the transistor Q turns on. When transistor Qll turns ON1, transistor Q which constitutes a current mirror circuit
The current supplied to the collector of 5 increases.
一方、トランジスタQ5のコレクタ電流IC5はトラン
ジスタQ のコレクタ電流l。6に等しくなるよう規制
される。従って、トランジスタQ11がONすることに
より増加した電流は、充電電流としてコンデンサCIに
与えられる。その結果、コンデンサC1の充電時間が短
くなる。そのため、コンデンサCの充電電圧は従来より
も早<■BE7+V よりも大きくなり、トランジス
タQ7゜E8
Q8がオンするのが早くなる。そのため、第2図に示す
ように、出力端子4の電圧の立下りが早くなる。出力端
子4の電圧の下降に伴い、入力端子2の電圧も下降する
。そして、入力端子1と入力端子2の電圧差がトランジ
スタQllのベース・エミッタ間電圧V より小さく
なるとトランジスEII
夕Q1□はオフし、従来と同様の動作によりコンデンサ
C1に充電が行われる。そのため、出力端子4の電圧の
立下りの変化は第2図に示すように傾きに段差がついた
ものとなる。その後、入力端子2の電圧が下降し入力端
子1の電圧と等しくなるとコンデンサC1の充電はなく
なり、安定状態になる。以上のように入力端子1,2の
差電圧が、トランジスタQQ のベース・エミッタ間
型11’ 12
圧V あるいはV よりも大きくなると、トBEI
I BE12
ランジスタQ あるいはQ12がオンし、コンチン1
すC1の充放電を早くするようにしたので、出力端子4
の立上り、立上りが早くなる。On the other hand, the collector current IC5 of the transistor Q5 is the collector current l of the transistor Q. is regulated to be equal to 6. Therefore, the current increased by turning on the transistor Q11 is applied to the capacitor CI as a charging current. As a result, the charging time for capacitor C1 becomes shorter. Therefore, the charging voltage of the capacitor C becomes larger than <■BE7+V earlier than before, and the transistors Q7°E8 and Q8 turn on earlier. Therefore, as shown in FIG. 2, the voltage at the output terminal 4 falls quickly. As the voltage at the output terminal 4 decreases, the voltage at the input terminal 2 also decreases. Then, when the voltage difference between the input terminals 1 and 2 becomes smaller than the base-emitter voltage V of the transistor Qll, the transistor EII Q1□ is turned off, and the capacitor C1 is charged by the same operation as the conventional one. Therefore, the fall of the voltage at the output terminal 4 has a slope with steps as shown in FIG. Thereafter, when the voltage at the input terminal 2 decreases and becomes equal to the voltage at the input terminal 1, the capacitor C1 is no longer charged and a stable state is reached. As described above, when the differential voltage between input terminals 1 and 2 becomes larger than the base-emitter type 11' 12 voltage V or V of the transistor QQ, the BEI
I BE12 Transistor Q or Q12 is turned on to speed up the charging and discharging of C1, so the output terminal 4
rises faster.
なお、上記実施例で示したレベルシフト用のダイオード
D 、D は必ずしも設ける必要はない。Note that the level shifting diodes D 1 and D 2 shown in the above embodiments are not necessarily provided.
4
また、上記実施例で示したトランジスタ、ダイオードを
逆の導電型にして同様の回路を構成することも可能であ
り、この場合にも上記実施例と同様の効果が得られる。4. It is also possible to construct a similar circuit by using the transistors and diodes shown in the above embodiments with opposite conductivity types, and in this case also, the same effects as in the above embodiments can be obtained.
以上のように、この発明によれば、制御電極が第1のト
ランジスタの制御電極に、一方電極が第3のトランジス
タの一方電極に、他方電極が第2のトランジスタの制御
電極に各々接続された第1導電型の第5のトランジスタ
と、制御電極が第5のトランジスタの他方電極に、一方
電極が第4のトランジスタの一方電極に、他方電極が第
5のトランジスタの制御電極に各々接続された第1導電
型の第6のトランジスタとを設け、第2の入力端子の電
圧が第1の入力端子の電圧より所定値だけ高くなると第
5のトランジスタがオンし、第1のトランジスタのコレ
クタ電流に加算して第3のトランジスタのコレクタに電
流を供給し、一方、第1の入力端子の電圧が第2の入力
端子の電圧より所定値だけ高くなると第6のトランジス
タがオンし、第2のトランジスタのコレクタ電流に加算
して第4のトランジスタのコレクタに電流を供給するよ
うにしたので、第5のトランジスタがオンした場合には
、コンデンサの充電電流が増大し、第6のトランジスタ
がオンした場合にはコンデンサの放電電流が増大する。As described above, according to the present invention, the control electrode is connected to the control electrode of the first transistor, the one electrode is connected to one electrode of the third transistor, and the other electrode is connected to the control electrode of the second transistor. a fifth transistor of the first conductivity type, a control electrode connected to the other electrode of the fifth transistor, one electrode connected to one electrode of the fourth transistor, and the other electrode connected to the control electrode of the fifth transistor. A sixth transistor of the first conductivity type is provided, and when the voltage at the second input terminal becomes higher than the voltage at the first input terminal by a predetermined value, the fifth transistor is turned on, and the collector current of the first transistor is turned on. When the voltage at the first input terminal is higher than the voltage at the second input terminal by a predetermined value, the sixth transistor is turned on and the current is supplied to the collector of the third transistor. Since the current is supplied to the collector of the fourth transistor by adding it to the collector current of The discharge current of the capacitor increases.
その結果、コンデンサの充放電時間が早くなり、出力の
立上り、立下りが早くなるという効果がある。As a result, the charging and discharging time of the capacitor becomes faster, and the output rises and falls faster.
第1図はこの発明に係る差動増幅回路の一実施例を示す
回路図、第2図は第1図に示した回路の動作を説明する
ための図、第3図は従来の差動増幅回路を示す回路図、
第4図は第3図に示した回路の動作を説明するための図
である。
図において、1及び2は入力端子、4は出力端子、Q、
Q、Q Q 及びQ12はPNPト2 3
10’ 11
ランジスタ、Q 、Q 及びQ9はNPNトラン6
ジスタである。
なお、各図中同一符号は同一または相当部分を示す。
第
1
図
4:出力端子
Q2.Q3.Q+o、Qn書Q12:PNPトランジス
タQs、Qs、Qs: NPNhランジスタ第
図
第
図FIG. 1 is a circuit diagram showing an embodiment of the differential amplifier circuit according to the present invention, FIG. 2 is a diagram for explaining the operation of the circuit shown in FIG. 1, and FIG. 3 is a circuit diagram of a conventional differential amplifier circuit. a circuit diagram showing the circuit;
FIG. 4 is a diagram for explaining the operation of the circuit shown in FIG. 3. In the figure, 1 and 2 are input terminals, 4 is an output terminal, Q,
Q, Q Q and Q12 are PNP 2 3
10' 11 transistors, Q, Q and Q9 are NPN transistors. Note that the same reference numerals in each figure indicate the same or corresponding parts. 1st Figure 4: Output terminal Q2. Q3. Q+o, Qn Q12: PNP transistor Qs, Qs, Qs: NPNh transistor diagram
Claims (1)
位に各々接続された第1導電型の第1のトランジスタと
、 制御電極が前記第2の入力端子に、一方電極が前記第1
のトランジスタの一方電極に接続され、前記第1のトラ
ンジスタとともに差動対を構成する第1導電型の第2の
トランジスタと、 一方電極が前記第1のトランジスタの他方電極に、他方
電極が第2の電位に各々接続された第2導電型の第3の
トランジスタと、 制御電極が前記第3のトランジスタの制御電極に接続さ
れ、一方電極が自身の制御電極に接続されるとともに前
記第2のトランジスタの他方電極に接続され、他方電極
が前記第2の電位に接続され、前記第3のトランジスタ
とともにカレントミラー回路を構成する第2導電型の第
4のトランジスタと、 制御電極が前記第1のトランジスタの制御電極に、一方
電極が前記第3のトランジスタの一方電極に、他方電極
が前記第2のトランジスタの制御電極に各々接続された
第1導電型の第5のトランジスタと、 制御電極が前記第5のトランジスタの他方電極に、一方
電極が前記第4のトランジスタの一方電極に、他方電極
が前記第5のトランジスタの制御電極に各々接続された
第1導電型の第6のトランジスタと、 前記第3のトランジスタの一方電極に接続され、前記第
1、第2の入力端子への入力信号のレベル差に応じ充放
電されるコンデンサと、 制御電極が前記コンデンサに、一方電極が前記第1の電
位に、他方電極が前記出力端子に各々接続され、前記コ
ンデンサの充電電圧に応じてオン/オフする第2導電型
の第7のトランジスタと、制御電極が前記コンデンサに
、一方電極が前記出力端子に、他方電極が前記第2の電
位に各々接続され、前記コンデンサの充電電圧に応じて
前記第7のトランジスタのオン/オフとは逆極性にオン
/オフする第1導電型の第8のトランジスタとを備えた
差動増幅回路。(1) first and second input terminals, an output terminal, and a first transistor of a first conductivity type, each of which has a control electrode connected to the first input terminal and one electrode connected to a first potential. , a control electrode is connected to the second input terminal, and one electrode is connected to the first input terminal.
a second transistor of a first conductivity type connected to one electrode of the transistor and forming a differential pair together with the first transistor; one electrode connected to the other electrode of the first transistor, and the other electrode connected to the second transistor; a third transistor of a second conductivity type, each of which has a control electrode connected to the control electrode of the third transistor, and one electrode of which is connected to the control electrode of the second transistor; a fourth transistor of a second conductivity type, the other electrode of which is connected to the second potential, and which constitutes a current mirror circuit together with the third transistor; and a control electrode of which is connected to the first transistor. a fifth transistor of a first conductivity type, with one electrode connected to one electrode of the third transistor and the other electrode connected to the control electrode of the second transistor; a sixth transistor of a first conductivity type, one electrode of which is connected to the other electrode of the fifth transistor, one electrode of which is connected to one electrode of the fourth transistor, and the other electrode of which is connected to the control electrode of the fifth transistor; a capacitor connected to one electrode of the transistor No. 3 and charged and discharged according to the level difference between input signals to the first and second input terminals; a control electrode connected to the capacitor, and one electrode connected to the first potential; a seventh transistor of a second conductivity type, the other electrode of which is connected to the output terminal, and which is turned on/off depending on the charging voltage of the capacitor; a control electrode of which is connected to the capacitor; and one electrode of which is connected to the output terminal. , an eighth transistor of a first conductivity type, the other electrode of which is connected to the second potential, and which is turned on/off in a polarity opposite to that of the seventh transistor in accordance with the charging voltage of the capacitor; A differential amplifier circuit with
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1283341A JPH0728187B2 (en) | 1989-10-30 | 1989-10-30 | Differential amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1283341A JPH0728187B2 (en) | 1989-10-30 | 1989-10-30 | Differential amplifier circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03145217A true JPH03145217A (en) | 1991-06-20 |
JPH0728187B2 JPH0728187B2 (en) | 1995-03-29 |
Family
ID=17664232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1283341A Expired - Lifetime JPH0728187B2 (en) | 1989-10-30 | 1989-10-30 | Differential amplifier circuit |
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Country | Link |
---|---|
JP (1) | JPH0728187B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015210193A (en) * | 2014-04-25 | 2015-11-24 | 株式会社ジェイテクト | Torque detection system and electrically-driven power steering device having the same |
-
1989
- 1989-10-30 JP JP1283341A patent/JPH0728187B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015210193A (en) * | 2014-04-25 | 2015-11-24 | 株式会社ジェイテクト | Torque detection system and electrically-driven power steering device having the same |
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Publication number | Publication date |
---|---|
JPH0728187B2 (en) | 1995-03-29 |
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