JPH03144725A - Remainder arithmetic unit - Google Patents

Abstract

PURPOSE:To rapidly execute remainder operation by executing the adding operation of two values and the subtraction of a remainder base from the added result of two values in parallel. CONSTITUTION:An adder 16 adds the values, i.e. the output value of an up counter and an offset value N (0<=N<=M-1) applied from the external and inputs the added value to a multiplexer 18. In parallel with the addition, a subtractor 17 subtracts the output value of a down counter from an offset value N and inputs the subtracted value to the multiplexer 18. A control means for detecting the positive/negative of the output value of the subtractor 17 and instructing selection to the multiplexer 18 instructs the multiplexer 18 to select and output the output of the adder 16 when the output of the subtractor 17 is negative or select and output the subtractor output when the subtractor output is positive or '0' as the remainder computing result of the added value of two values, i.e. the output value of the up counter and the offset value N applied from the external. Thus, the operation rapidly is executed.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は　加算値の剰余演算を行なう剰余演算装置に関
する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a remainder arithmetic device that performs remainder arithmetic on addition values.

従来の技術 ２つの数の加算値の剰余計算を行なう従来の剰余演算装
置として（よ　例えば　特開昭６１−２２３９４６号公
報に示されていも 第２図はこの従来の剰余演算装置の構成図を示すもので
あり、２１は２つの数Ａ及びＢを入カレ加算値Ｓと中間
桁上げビットＣを出力する加算器である。２２は加算器
２１の加算値出力Ｓと剰余基数Ｍを入力Ｌ　　Ｓ−Ｍを
求める減算器であ瓜２２は加算器２１の出力Ｓと減算器
２２の出力ＳＭのいずれか一方を出力するマルチプレク
サ、２４は制御論理回路であり、その出力はマルチプレ
クサ２３に接続されている。BACKGROUND OF THE INVENTION A conventional remainder arithmetic device for calculating the remainder of the sum of two numbers (for example, as shown in Japanese Patent Laid-Open No. 61-223946, FIG. 2 shows a block diagram of this conventional remainder arithmetic device). 21 is an adder that inputs two numbers A and B and outputs an added value S and an intermediate carry bit C. 22 is an adder that inputs two numbers A and B and outputs an added value S and an intermediate carry bit C. It is a subtracter for calculating SM, and 22 is a multiplexer that outputs either the output S of the adder 21 or the output SM of the subtracter 22, and 24 is a control logic circuit whose output is connected to the multiplexer 23. ing.

以上の様に構成された従来の剰余演算装置において（よ
　２数の和Ａ＋Ｂの剰余基数Ｍに対する剰余をＹ（０≦
Ｙ≦Ｍ−１）とすると、剰余Ｙの演算を Ａ＋Ｂ＜Ｍ　　の場合、Ｙ＝Ａ＋Ｂ Ａ十Ｂ≧Ｍ　の場合、Ｙ＝Ａ十Ｂ−Ｍ の値をそれぞれ採用することで実現している。即板　加
算器２１が２つの数Ａ及びＢの加算値Ａ十Ｂを出力し　
減算器２２が（Ａ十Ｂ）−Ｍの値を出力する。更に　制
御論理回路２４が加算器２１の中間桁上げビットを用い
て、Ａ＋Ｂの値が剰余の上限を越えたかどうかを検出し
てマルチプレクサ２３を制′ａＬ、　　マルチプレクサ
２３からＡ＋Ｂ＜Ｍ　　の場合に（よ　加算器２１の出
力を、Ａ十Ｂ≧Ｍ　の場合に（友　減算器２２の出力を
出力すも 発明が解決しようとする課題 しかしながら上記のような構成で（よ　先ず、２つの数
の加算を加算器２１で行な（＼　然る後にその加算結果
を減算器２２に入力し　剰余基数値との減算を行なって
いるので、剰余演算速度がこの２つの演算器の演算速度
の合計で決定されも　それ故、特に演算を行なう２つの
数のビット数が増加する毘　剰余演算速度が低下すると
いう問題点を有していた 本発明の目的ｊｉ　　Ａ、　　Ｂいずれか一方の数が連
続的に変化する２つの数の加算値の剰余計算を行なう際
に　演算回数を減少し　演算の高速化を実現できる剰余
演算装置を提供することにある。In the conventional remainder arithmetic device configured as described above, the remainder of the sum of two numbers A+B with respect to the remainder base M is calculated by
When Y≦M-1), the calculation of the remainder Y is realized by adopting the following values: When A+B<M, Y=A+B; When A0B≧M, Y=A0B-M. . Adder 21 outputs the sum of two numbers A and B, A and B.
The subtracter 22 outputs the value (A+B)-M. Furthermore, the control logic circuit 24 uses the intermediate carry bit of the adder 21 to detect whether the value of A+B exceeds the upper limit of the remainder and controls the multiplexer 23. The output of the adder 21 is output when A0B≧M.The problem to be solved by the invention is, however, when the output of the subtractor 22 is is performed by the adder 21 (＼ After that, the addition result is input to the subtracter 22 and subtracted from the remainder base value, so the remainder calculation speed is determined by the sum of the calculation speeds of these two calculation units. Therefore, the object of the present invention has the problem that the speed of remainder calculation decreases especially when the number of bits of the two numbers to be operated on increases. It is an object of the present invention to provide a remainder arithmetic device capable of reducing the number of operations and realizing faster arithmetic operations when performing a remainder calculation of an added value of two changing numbers.

課題を解決するための手段 本発明（上　外部から与えられるクロック信号を、０を
初期値とし　周期Ｍでカウントするアップカウンタと、
前記クロック信号を、Ｍを初期値とし前記アップカウン
タと同期する周期Ｍでカウントするダウンカウンタと、
前記アップカウンタ出力と外部から与えられるオフセッ
ト値Ｎ（０≦Ｎ≦Ｍ−１）の加算を行なう加算器と、前
記オフセット値Ｎから前記ダウンカウンタ出力を減算す
る減算器と、前記加算器記山分　前記減算器出力のどち
らか一方を出力するマルチプレクサと、前記減算器出力
が負数の場合は前記加算器出力を選択することを、前記
減算器出力が正数もしくは０の場合は前記減算器出力を
選択することを、前記マルチプレクサに指示する制御手
段とを備えた剰余演算装置 作　　　用 本発明は前記した構成により、アップカウンタ出力値と
外部から与えられるオフセット値Ｎ（０≦Ｎ≦Ｍ−１）
との２値の加算を加算器が行ない加算値をマルチプレク
サに人力する。これと並列に　オフセット値Ｎからのダ
ウンカウンタ出力値の減算を減算器が行ない減算値をマ
ルチプレクサに入力する。減算器出力値の正負を検出し
マルチプレクサに選択を指示する制御手段（よ　減算器
出力が負数の場合は加算器出力を、減算器出力が正数も
しくは０の場合は減算器出力を、アップカウンタ出力値
と外部から与えられるオフセット値Ｎとの２値の加算値
の剰余演算結果として選択、出力することをマルチプレ
クサに指示する。Means for Solving the Problems The present invention (Part 1) An up counter that counts a clock signal applied from the outside at a period M with an initial value of 0;
a down counter that counts the clock signal at a period M synchronized with the up counter, with M as an initial value;
an adder for adding the up-counter output and an externally given offset value N (0≦N≦M-1); a subtracter for subtracting the down-counter output from the offset value N; and the adder recorder. a multiplexer that outputs either one of the subtracter outputs, and selects the adder output when the subtracter output is a negative number; and selects the adder output when the subtracter output is a positive number or 0; The present invention has the above-described configuration, so that the up-counter output value and the offset value N (0≦N≦M-1 )
The adder performs the addition of the two values, and the added value is manually input to the multiplexer. In parallel with this, a subtracter subtracts the down counter output value from the offset value N, and inputs the subtracted value to the multiplexer. A control means that detects whether the subtracter output value is positive or negative and instructs the multiplexer to select it. The multiplexer is instructed to select and output the remainder calculation result of the binary addition value of the output value and the offset value N given from the outside.

実施例 第１図は本発明の実施例における剰余演算装置のブロッ
ク図を示すものである。Embodiment FIG. 1 shows a block diagram of a remainder calculation device in an embodiment of the present invention.

第１図において、　！■は外部から与えられるクロック
信号。　１２は同じく外部から与えられるリセット信号
　１３はリセット信号１２人力時にその内容を０とし　
リセット信号１２が解除されるとクロック信号］１を周
期Ｍでカウントレ　その内容を ０、　１．　２．　　　・・、　　Ｍ−２，Ｍ−１，０
，１゜２、　・・・ とするアップカラン久　１４はリセット信号１２人力時
にその内容をＭとし　リセット信号１２が解除されると
クロック信号１１をアップカウンタ１３と同期する周期
Ｍでカウントし　その内容をＭ、　　Ｍ−１，Ｍ−２，
・　、　　２．　１．　　Ｍ。In Figure 1, ! ■ is a clock signal given externally. 12 is a reset signal that is also given from the outside. 13 is a reset signal whose contents are set to 0 when 12 is manually operated.
When the reset signal 12 is released, the clock signal]1 is counted with a period M and its contents are set to 0, 1. 2. ..., M-2, M-1,0
, 1゜2, . . . When the reset signal 12 is manually operated, the content is M. When the reset signal 12 is released, the clock signal 11 is counted at a period M that is synchronized with the up counter 13. M, M-1, M-2,
・ , 2. 1. M.

Ｍ−１，Ｍ−２，・・ とするダウンカラン久　１５は外部から与えられるオフ
セット値Ｎ　（０≦Ｎ≦Ｍ−１）、　１６はアップカウ
ンタ１３出力とオフセット値Ｉ５を人力ヒ　その加算値
を出力する加算器　１７はダウンカウンタ１４出力とオ
フセット値１５を入カレオフセット値１５からダウンカ
ウンタ１４出力値を引いた値を出力する減算器　１８は
加算器１６出力及び減算器１７出力のいずれか一方を出
力するマルチプレクサ、　１９は減算器１７出力の符号
ビットを人力し　その正負を判定　マルチプレクサ１８
に制御信号を出力する正負判定回路である。15 is the offset value N (0≦N≦M-1) given from the outside, and 16 is the sum of the output of the up counter 13 and the offset value I5 manually. An adder 17 outputs the output of the down counter 14 and an offset value 15. A subtractor outputs the value obtained by subtracting the output value of the down counter 14 from the offset value 15. 18 is either the output of the adder 16 or the output of the subtracter 17. A multiplexer 19 outputs one of the subtracters 17 and 19 manually inputs the sign bit of the subtracter 17 output and determines whether it is positive or negative. Multiplexer 18
This is a positive/negative determination circuit that outputs a control signal to the

以上の様に構成された本実施例の剰余演算装置について
、以下その動作を説明する。The operation of the remainder arithmetic device of this embodiment configured as described above will be explained below.

アップカウンタ１３及びダウンカウンタ１４がリセット
信号１２の解除後、クロック信号１１のカウントをはじ
ム　アップカウンタ１１の内容がｍとなるとダウンカウ
ンタ１２の内容ははＭ−ｍとなっていも　これに伴ない
加算器１６はＮ＋ｍを出力し　同時に減算器１４はＮ−
（Ｍ−ｍ）＝Ｎ＋ｍ−Ｍを出力する。After the reset signal 12 is released, the up counter 13 and the down counter 14 start counting the clock signal 11. When the content of the up counter 11 becomes m, even though the content of the down counter 12 becomes M-m. Adder 16 outputs N+m, and at the same time subtracter 14 outputs N-
(M-m)=N+m-M is output.

従って、剰余演算結果として（よ Ｎ　＋　ｍ　＜　Ｍ　　の場合に（よ　加算器１６の出
力値Ｎ＋ｍを、 Ｎ十ｍ≧Ｍ　の場合に（よ　減算器１７の出力値Ｎ＋ｍ
−Ｍを 選択すれば良し１ そこで正負判定回路１９１戴　　減算器１７の出力値Ｎ
十ｍ−Ｍの正負を判定よ　マルチプレクサ１６において
、 Ｎ＋ｍ−Ｍ＜　０　　即ｔｓｈＮ＋ｍ＜Ｍの場合には加
算器１６の出力値を Ｎ＋ｍ−Ｍ≧０　節板　Ｎ十ｍ≧Ｍの場合に（戴減算器
１７の出力値を 剰余演算結果として出力するようにマルチプレクサ１８
に制御信号を出力する。Therefore, as the result of the remainder operation, if N + m < M, then the output value N+m of the adder 16, and if N0m≧M, then the output value N+m of the subtracter 17,
-M should be selected 1 Therefore, the positive/negative judgment circuit 191 The output value N of the subtracter 17
Determine whether 10m-M is positive or negative.In the multiplexer 16, if N+m-M<0, that is, tshN+m<M, the output value of the adder 16 is changed to N+m-M≧0. A multiplexer 18 outputs the output value of the subtracter 17 as a remainder calculation result.
Outputs a control signal to.

以上のように　本実施例によれ（′Ｌ　２つの数Ｎ及び
ｍの加算値力丈　剰余の上限を越えない場合の演算結果
を加算器１６において、剰余の上限を越えた場合の演算
結果を減算器１７において、それぞれ並列に演算するこ
とにより、剰余演算の高速化を可能としている。As described above, according to the present embodiment, the adder 16 uses the calculation result when the upper limit of the remainder is not exceeded, and the calculation result when the upper limit of the remainder is exceeded. In the subtracter 17, by performing each calculation in parallel, it is possible to speed up the remainder calculation.

発明の詳細 な説明したように　本発明によれば　２つの数の加算値
の演算と、　２つの数の加算値からの剰余基数の減算を
並列に行なうことによって剰余演算を高速化することが
でき、その実用的効果は大き鶏As described in detail, according to the present invention, it is possible to speed up the remainder calculation by performing the calculation of the sum of two numbers and the subtraction of the number of remainder bases from the sum of the two numbers in parallel. , its practical effect is great

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に於ける一実施例の剰余演算装置のブロ
ックは　第２図は従来の剰余演算装置のブロック図であ
る。 １３・・・アップカラン久　１４・・・ダウンカラン久
１６・・・加算５．　１７・・・減算器１９・・・正負
判定回１％　　１８・・・マルチプレクサ。FIG. 1 is a block diagram of a remainder calculation device according to an embodiment of the present invention. FIG. 2 is a block diagram of a conventional remainder calculation device. 13...up callan kyu 14...down callan kyu16...addition 5. 17... Subtractor 19... Positive/negative judgment times 1% 18... Multiplexer.

Claims (1)

【特許請求の範囲】[Claims] 外部から与えられるクロック信号を、０を初期値とし、
周期Ｍでカウントするアップカウンタと、前記クロック
信号を、Ｍを初期値とし前記アップカウンタと同期する
周期Ｍでカウントするダウンカウンタと、前記アップカ
ウンタ出力と外部から与えられるオフセット値Ｎ（０≦
Ｎ≦Ｍ−１）の加算を行なう加算器と、前記オフセット
値Ｎから前記ダウンカウンタ出力を減算する減算器と、
前記加算器記出力、前記減算器出力のどちらか一方を出
力するマルチプレクサと、前記減算器出力が負数の場合
は前記加算器出力を選択することを、前記減算器出力が
正数もしくは０の場合は前記減算器出力を選択すること
を、前記マルチプレクサに指示する制御手段とを備えた
ことを特徴とする剰余演算装置。The clock signal given from the outside is set to 0 as an initial value,
an up counter that counts with a cycle M; a down counter that counts the clock signal with a cycle M that synchronizes with the up counter with M as an initial value; and an offset value N (0≦
an adder that performs addition (N≦M-1); a subtracter that subtracts the down counter output from the offset value N;
A multiplexer that outputs either the adder output or the subtracter output, and selects the adder output when the subtracter output is a negative number, and when the subtracter output is a positive number or 0. and control means for instructing the multiplexer to select the output of the subtracter.