JPH03143188A - Image signal storage device - Google Patents
Image signal storage deviceInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、輝度信号およびこの輝度信号より画素数が
少なくされた色差信号をメモリに書き込み読み出す映像
信号記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a video signal storage device that writes and reads out a luminance signal and a color difference signal having a smaller number of pixels than the luminance signal in a memory.
［従来の技術］
カラー映像信号をメモリに記憶する方法として、以下の
方法が提案されている。[Prior Art] The following methods have been proposed as methods for storing color video signals in memory.
■ カラー映像信号の状態のままでディジタル信号に変
換してメモリに書き込む。■ Convert the color video signal to a digital signal and write it to memory.
■ カラー映像信号を輝度信号Ｙと搬送色信号Ｃに分離
し、２系統でディジタル信号に変換してメモリに書き込
む。(2) Separate the color video signal into a luminance signal Y and a carrier color signal C, convert them into digital signals in two systems, and write them into memory.
■ カラー映像信号を輝度信号Ｙと搬送色信号Ｃに分離
し、さらに、搬送色信号Ｃより赤色差信号Ｒ−Ｙおよび
青色差信号Ｂ−Ｙを復調し、３系統でディジタル信号に
変換してメモリに書き込む。■ The color video signal is separated into a luminance signal Y and a carrier color signal C, and then a red difference signal R-Y and a blue difference signal B-Y are demodulated from the carrier color signal C and converted into digital signals using three systems. write to memory.
■ カラー映像信号を輝度信号Ｙと搬送色信号Ｃに分離
し、搬送色信号Ｃより赤色差信号Ｒ−Ｙおよび青色差信
号Ｂ−Ｙを復調し、さらに、これらの信号をマトリック
スして赤、緑、青の原色信号Ｒ，Ｇ、 Ｂを得、３系
統でディジタル信号に変換してメモリに書き込む。■ Separates the color video signal into a luminance signal Y and a carrier color signal C, demodulates a red difference signal R-Y and a blue difference signal B-Y from the carrier color signal C, and further matrixes these signals to generate red, It obtains the green and blue primary color signals R, G, and B, converts them into digital signals using three systems, and writes them into memory.
■の方法は、■〜■の方法のようなコンポーネント化の
ための装置を省くことができる。しかし、周波数成分が
高くなることからサンプリングクロックを高く設定しな
ければならない。したがって、メモリ容量が大きくなる
ため、あまり使用されない。Method (1) can omit the device for componentization as in methods (2) to (2). However, since the frequency component becomes high, the sampling clock must be set high. Therefore, it is not often used because the memory capacity is large.
■の方法は、ＶＴＲ等で使用され、その際搬送色信号Ｃ
を低域変換してディジタル処理をする手法等でメモリの
低容量化を図っているが、画像のサイズ圧縮等の特殊再
生処理をする際には不向きである。Method (2) is used in VTRs, etc., in which the carrier color signal C
Attempts are being made to reduce memory capacity by low-frequency conversion and digital processing, but this is not suitable for special reproduction processing such as image size compression.
■の方法は、もつともよく使用される方法である。Method (2) is one that is often used.
■の方法は、パーソナルコンピュータの画像入力装置等
で使用される。パーソナルコンピュータ側の画面構成（
原色信号Ｒ，Ｇ、 Ｂ）に合わせるため、カラー映像
信号も原色信号Ｒ，Ｇ、 Ｂで入力処理されるケース
が多い。Method (2) is used in image input devices of personal computers and the like. Screen configuration on the personal computer side (
In order to match the primary color signals (R, G, B), color video signals are often input processed using the primary color signals (R, G, B).
ところで、■の方法の場合、通常のシステムにおいては
、色差信号Ｒ−Ｙ、 Ｂ −Ｙが輝度信号Ｙと比べて
周波数成分が低いことから、色差信号Ｒ−Ｙ、Ｂ−Ｙの
サンプリングクロックの周波数を輝度信号Ｙのそれより
低く設定し、色差信号Ｒ−Ｙ、Ｂ−Ｙを書き込むメモリ
の低容量化を図っている。By the way, in the case of method (2), in a normal system, the color difference signals R-Y and B-Y have lower frequency components than the luminance signal Y, so the sampling clock of the color difference signals R-Y and B-Y is The frequency is set lower than that of the luminance signal Y to reduce the capacity of the memory in which the color difference signals RY and BY are written.
例えば、輝度信号Ｙに対して２５６Ｘ２５６のドツト構
成（解像度）が採られる場合、色差信号Ｒ−Ｙ、 Ｂ
−Ｙに対しては、６４Ｘ６４のドツト構成、または垂
直方向の解像度は輝度信号Ｙと同しくするため６４Ｘ２
５６のドツト構成が採られる。For example, when a dot configuration (resolution) of 256 x 256 is adopted for the luminance signal Y, the color difference signals RY, B
- For Y, the dot configuration is 64x64, or 64x2 to make the vertical resolution the same as the luminance signal Y.
56 dot configurations are adopted.
なお、画面の水平方向が２５６ドツトの場合、ＮＴＳＣ
信号において画面有効ライン数の関係から、垂直方向は
２４０トツＩ・を採るのが普通である。In addition, if the horizontal direction of the screen is 256 dots, NTSC
In terms of the number of effective lines on the screen for signals, it is common to use 240 totu I· in the vertical direction.
したがって、上述の２５６Ｘ２５６のドツト構成、 ６
４Ｘ６４のドツト構成、 ６４Ｘ２５６のドツト構成は
、実際には、それぞれ２５６Ｘ２４０のドツト構成、６
４Ｘ６０のドツト構成、６４×２４０のドツト構成とな
る。Therefore, the above 256×256 dot configuration, 6
The 4X64 dot configuration and 64X256 dot configuration are actually 256X240 dot configuration and 64X256 dot configuration, respectively.
The dot configuration is 4×60 and 64×240.
さらに、階調（深さの方向）に関しても、輝度信号Ｙが
６ビツトであれば、色差信号Ｒ−Ｙ、Ｂ−Ｙは５ビツト
にするということも少なくない。Furthermore, regarding the gradation (in the direction of depth), if the luminance signal Y is 6 bits, the color difference signals RY and BY are often 5 bits.
第６図は、輝度信号Ｙに対しては２５６Ｘ２４０ドツト
で５ビツト、色差信号Ｒ−Ｙ、 Ｂ −Ｙに対しては
６４Ｘ２４０ドツトで４ビツトとした場合の記憶装置の
一例である。FIG. 6 shows an example of a storage device in which the luminance signal Y is 256×240 dots and 5 bits, and the color difference signals RY and B-Y are 64×240 dots and 4 bits.
同図において、２１〜２３はメモリであり、例えば２５
６にビット（６４ＫＸ４ビツト）のビデオＲＡＭが使用
される。In the figure, 21 to 23 are memories, for example 25
A 6 bit (64K x 4 bit) video RAM is used.
そして、例えばＡ／Ｄ変換器からの５ビツトの輝度信号
Ｙのうち４ビツトはメモリ２１の１〜４ビツト目に書き
込まれ、残りの１ビツトはメモリ２２の１ビツト目に書
き込まれる。For example, 4 bits of the 5-bit luminance signal Y from the A/D converter are written to the 1st to 4th bits of the memory 21, and the remaining 1 bit is written to the 1st bit of the memory 22.
また、例えばＡ／Ｄ変換器からの４ビツトの色差１言号
Ｒ−Ｙ、 Ｂ −Ｙはスイッチ回路２４に供給され、
このスイッチ回路２４からは切換制御信号ＳＷＩによっ
て輝度信号Ｙの２ドツトごとに色差信号Ｒ−ＹおよびＢ
−Ｙが交互に出力される。そして、スイッチ回路２４よ
り出力される４ビツトの色差信号うち３ビツトはメモリ
２２の２〜４ビツト目に書き込まれ、残りの１ビツトは
メモリ２３の１ビツト目に書き込まれる。Further, for example, the 4-bit color difference one word R-Y, B-Y from the A/D converter is supplied to the switch circuit 24,
The switch circuit 24 outputs color difference signals R-Y and B for every two dots of the luminance signal Y by the switching control signal SWI.
-Y is output alternately. Of the 4-bit color difference signal output from the switch circuit 24, 3 bits are written to the 2nd to 4th bits of the memory 22, and the remaining 1 bit is written to the 1st bit of the memory 23.
第７図Ａは、メモリ２１および２２内の輝度信号Ｙ （
Ｙｌ〜Ｙ２５６の画素データ）のデータ配列を示すもの
である。同図Ｂは、メモリ２２および２３内の色差信号
Ｒ−Ｙ、 Ｂ−Ｙ （Ｒ−ＹＯＩ〜Ｒ−ＹＯ２の画素
データ、 Ｂ−ＹＯＩ−Ｂ−ＹＯ２の画素データ）の
データ配列を示すものである。FIG. 7A shows the luminance signal Y (
This shows a data array of pixel data (Y1 to Y256). Figure B shows the data arrangement of the color difference signals R-Y and B-Y (pixel data of R-YOI to R-YO2, pixel data of B-YOI-B-YO2) in the memories 22 and 23. be.
メモリ２１および２２より読み出される５ビツトの輝度
信号Ｙは、例えばＤ／Ａ変換器に供給される。The 5-bit luminance signal Y read out from the memories 21 and 22 is supplied to, for example, a D/A converter.
また、メモリ２２および２３より読み出される４ビツト
の色差信号はスイッチ回路２５に供給され、このスイッ
チ回路２５からは切換制御信号ＳＷ２によって輝度信号
Ｙの２ドツトことに色差１３号Ｒ−ＹおよびＢ−Ｙが交
互に出力される。そして、スイッチ回路２５より出力さ
れる４ビツトの色差信号Ｒ−ＹおよびＢ−Ｙは、それぞ
れ例えばＤ／Ａ変換器に供給される。Further, the 4-bit color difference signals read out from the memories 22 and 23 are supplied to a switch circuit 25, and from this switch circuit 25, the 2 dots of the luminance signal Y and the color difference numbers 13 R-Y and B- Y is output alternately. The 4-bit color difference signals RY and BY outputted from the switch circuit 25 are each supplied to, for example, a D/A converter.
［発明が解決しようとする課Ｂ］
この第６図例によれば、メモリ２３の１ビツト目には色
差信号が書き込まれるが、残りの２〜４ビツト目には何
等書き込まれず、無駄となっている。つまり、メモリを
効率よく使用することができない。第６図例におけるド
ツト構成、ビット構成は一例であって、他の構成を採る
場合にも、同様にメモリの効率的な使用性が問題となる
。[Problem B to be Solved by the Invention] According to the example in FIG. 6, a color difference signal is written to the first bit of the memory 23, but nothing is written to the remaining 2nd to 4th bits, which are wasted. ing. In other words, memory cannot be used efficiently. The dot configuration and bit configuration in the example of FIG. 6 are just examples, and even when other configurations are adopted, efficient use of the memory is similarly a problem.
ところで、モデム等を用いて一般電話回線を用いてデー
タを伝送する場合、ＣＰＵ処理の関係上、バイト（８ビ
ツト）単位で送出するのが一般的である。By the way, when transmitting data using a modem or the like over a general telephone line, data is generally transmitted in units of bytes (8 bits) due to CPU processing.
しかし、第６図例によれば、メモリ２１〜２３の出力信
号は合計９ビツトとなり、１ビツトは後で送出する必要
がある。ところが、一般のモデムでは振幅変調、位相変
調、周波数変調、または、これらを複合したＡＭ−ＰＭ
変調にしても階調を振幅等に割り当てるものであるため
、１バイトでも１ビツトでも伝送スピードとしては同じ
となる。However, according to the example of FIG. 6, the output signals of the memories 21-23 are 9 bits in total, and 1 bit needs to be sent out later. However, general modems use amplitude modulation, phase modulation, frequency modulation, or AM-PM, which is a combination of these modulations.
Since modulation involves assigning gradations to amplitudes, etc., the transmission speed is the same whether it is 1 byte or 1 bit.
つまり、第６図例においては、メモリ２１〜２３の出力
信号が合計９ビツトとなり１バイトを１ビツトだけ越え
たことて、２倍の伝送時間がかかることになる。In other words, in the example shown in FIG. 6, the output signals of the memories 21 to 23 have a total of 9 bits, which exceeds one byte by one bit, which means that the transmission time is twice as long.
そこで、この発明では、特にメモリの使用効率の向上を
図ることを目的とするものである。Therefore, it is an object of the present invention to particularly improve the efficiency of memory use.
［課題を解決するための手段］
この発明は、輝度信号およびこの輝度信号より画素数が
少なくされた色差信号をメモリに書き込み読み出す映像
信号記憶装置である。[Means for Solving the Problems] The present invention is a video signal storage device that writes and reads out a luminance signal and a color difference signal whose number of pixels is smaller than the luminance signal in a memory.
そして、輝度信号はパラレルデータのままでメモリに入
力され、色差信号はパラレル／シリアル変換手段でシリ
アルデータとされたのちメモリに入力され、メモリより
出力される色差信号はシリアル／パラレル変換手段でパ
ラレルデータとされたのちラッチ手段によって輝度信号
および色差信号の画素数比に応じて保持され、メモリよ
り出力される輝度信号は遅延手段によって色差信号との
時間調整が行なわれるものである。The luminance signal is input to the memory as parallel data, the color difference signal is converted into serial data by a parallel/serial conversion means and then input to the memory, and the color difference signal output from the memory is converted into parallel data by a serial/parallel conversion means. After being converted into data, the luminance signal is held by the latch means according to the pixel number ratio of the luminance signal and the color difference signal, and the luminance signal output from the memory is time-adjusted with the color difference signal by the delay means.
［作 用］
上述構成においては、輝度信号Ｙより画素数が少なくさ
れた色差信号Ｒ−Ｙ、 Ｂ −Ｙがシリアルデータと
されたのちメモリに入力されて書き込まれ、この色差信
号Ｒ−Ｙ、 Ｂ −Ｙがメモリより読み出されたのち
にパラレルデータに戻される。そのため、メモリを効率
よく使用するこが可能となる。[Function] In the above configuration, the color difference signals R-Y, B-Y, which have a smaller number of pixels than the luminance signal Y, are converted into serial data and then input and written into the memory, and the color difference signals R-Y, B-Y are inputted into the memory and written. After B - Y is read from the memory, it is returned to parallel data. Therefore, memory can be used efficiently.
例えば、輝度信号Ｙに対しては２５６Ｘ２４０ドツトて
５ビツト、色差信号Ｒ−Ｙ、 Ｂ −Ｙに対しては６
４Ｘ２４０ドツトで４ビツトとした場合、５ビツトの輝
度信号Ｙのうち４ビツトは第１のメモリ（２５６に＝６
４ＫＸ４ビット）１に書き込まれ、残りの１ビツトは第
２のメモリ（２５６に＝６４ＫＸ４ビット）２に書き込
まれる。また、４ビツトの色差信号Ｒ−ＹおよびＢ−Ｙ
のシリアルデータは、それぞれ第２のメモリ２の第２ビ
ツトおよび第３ビツト目に書き込まれる。したがって、
従来３個のメモリを必要としていたものが、２個でン斉
むようになる。For example, 256 x 240 dots = 5 bits for the luminance signal Y, and 6 bits for the color difference signals R-Y and B-Y.
In the case of 4x240 dots and 4 bits, 4 bits of the 5-bit luminance signal Y are stored in the first memory (256 = 6
4K x 4 bits) 1 and the remaining 1 bit is written to the second memory (256 = 64K x 4 bits) 2. In addition, 4-bit color difference signals R-Y and B-Y
The serial data are written to the second and third bits of the second memory 2, respectively. therefore,
What previously required three memories now requires two.
［実 施 例］
以下、第１図を参照しながら、この発明の一実施例につ
いて説明する。本例は、輝度信号Ｙに対しては２５６Ｘ
２４０ドツトで５ビツト、色差信号Ｒ−Ｙ、 Ｂ −
Ｙに対しては６４Ｘ２４０ドツトて４ビツトとしたもの
である。[Embodiment] An embodiment of the present invention will be described below with reference to FIG. In this example, for the luminance signal Y, 256X
240 dots, 5 bits, color difference signals R-Y, B-
For Y, 64×240 dots equals 4 bits.
同図において、１および２はメモリであり、例えば２５
６にビット（６４に８４ビツト）のビデオＲＡＭが使用
される。In the figure, 1 and 2 are memories, for example 25
A 6 to 84 bit (64 to 84 bit) video RAM is used.
また、輝度信号Ｙ ！、ｔ Ａ ／ Ｄ変換器３に供給
され、クロックＣＫＩ （第３図Ａに図示）によって
２５６Ｘ２４０のドツト構成となるよにサンプリングさ
れ、 ｌサンプル５ビツトのディジタル信号に変換され
る。このＡ／Ｄ変換器からの５ビツトの輝度信号Ｙのう
ち４ビツトはメモリ１の１〜４ビツト目に書き込まれ、
残りの１ビツトはメモリ２の１ビツト目に書き込まれる
。第３図Ｂは、Ａ／Ｄ変換器３の出力信号を示しており
、Ｙ ００． Ｙ ０１゜・・・はそれぞれ画素デー
タである。Also, the luminance signal Y! , t are supplied to the A/D converter 3, sampled into a 256×240 dot configuration by the clock CKI (shown in FIG. 3A), and converted into a 5-bit digital signal. Of the 5-bit luminance signal Y from this A/D converter, 4 bits are written to the 1st to 4th bits of memory 1,
The remaining 1 bit is written to the 1st bit of memory 2. FIG. 3B shows the output signal of the A/D converter 3, with Y 00. Y01°... is pixel data.
また、例えば色復調回路より供給される赤色差信号Ｒ−
ＹはＡ／Ｄ変換器４に供給され、クロックＣＫＩによっ
て２５６Ｘ２４０のドツト構成となるようにサンプリン
グされ、１サンプル４ビツトのディジタル信号に変換さ
れる。このＡ／Ｄ変換器４からの４ビツトの色差信号Ｒ
−Ｙはパラレル／シリアル変換器（Ｐ／Ｓ変換器）５に
供給される。第３図Ｃは、Ａ／Ｄ変換器４の出力信号を
示しており、Ｒ−Ｙ ００． Ｒ−Ｙ ０１． ・
・・はそれぞれ画素データであり、Ｒ−Ｙｌ−Ｒ−Ｙ４
は各画素データを構成するビットデータである。Also, for example, a red difference signal R- supplied from a color demodulation circuit may be used.
Y is supplied to the A/D converter 4, sampled in a 256×240 dot configuration by the clock CKI, and converted into a digital signal of 4 bits per sample. The 4-bit color difference signal R from this A/D converter 4
-Y is supplied to a parallel/serial converter (P/S converter) 5. FIG. 3C shows the output signal of the A/D converter 4, R-Y 00. R-Y 01.・
... are pixel data, R-Yl-R-Y4
is bit data that constitutes each pixel data.
Ｐ／Ｓ変換器５のレジスタ（図示せず）には、画素デー
タＲ−ＹＯＯ，Ｒ−ＹＯＩ、 ・・・のうち、４個ご
との画素データＲ−Ｙ ００． Ｒ−Ｙ ０４．
・・・が取り込まれる。そして、クロックＣｔ＜ ｔに
よって各ビットデータが順次出力され、シリアルデータ
に変換される（第３図りに図示）。このように、Ｐ／Ｓ
変換器５では４個ごとの画素データが取り込まれるので
、色差信号Ｒ−Ｙのドツト構成は実質的に６４Ｘ２４０
となる。A register (not shown) of the P/S converter 5 stores pixel data R-Y 00 . . . every fourth pixel data among the pixel data R-YOO, R-YOI, . . . . R-Y 04.
...is taken in. Then, each bit data is sequentially output by a clock Ct<t and converted into serial data (as shown in the third diagram). In this way, P/S
Since the converter 5 captures pixel data for every fourth pixel, the dot configuration of the color difference signal R-Y is substantially 64x240.
becomes.
Ｐ／Ｓ変換器５より出力されるシリアルデータはメモリ
２に供給されて２ビツト目に書き込まれる。The serial data output from the P/S converter 5 is supplied to the memory 2 and written to the second bit.
また、例えば色復調回路より供給される青色差信号Ｂ−
ＹはＡ／Ｄ変換器６に供給され、クロックＣＫＩによっ
て２５６Ｘ２４０のドツト構成となるようにサンプリン
グされ、１サンプル４ビツトのディジタル信号に変換さ
れる。このＡ／Ｄ変換器６からの４ビツトの色差信号Ｂ
−Ｙ ！、ｔＰ ／ Ｓ変換器７に供給される。第３
図Ｅは、Ａ／Ｄ変換器６の出力信号を示しており、Ｂ−
ＹＯＯ，Ｂ−Ｙｏｌ、 ・・・はそれぞれ画素データ
であり、Ｂ−Ｙ１〜Ｂ−Ｙ４は各画素データを構成する
ビットデータである。Also, for example, a blue difference signal B- supplied from a color demodulation circuit
Y is supplied to the A/D converter 6, sampled in a 256×240 dot configuration by the clock CKI, and converted into a digital signal of 4 bits per sample. The 4-bit color difference signal B from this A/D converter 6
-Y! , tP/S converter 7. Third
Figure E shows the output signal of the A/D converter 6, and B-
YOO, B-Yol, . . . are pixel data, and B-Y1 to B-Y4 are bit data constituting each pixel data.
Ｐ／Ｓ変換器７のレジスタ（図示せず）には、画素デー
タＢ −Ｙ ００． Ｂ −Ｙ ０１． ・・・の
うち、４個ごとの画素データＢ −Ｙ ００． Ｂ
−Ｙ ０４． ・・・が取り込まれる。そして、クロ
ックＣＫＩによって各ビットデータが同次出力され、シ
リアルデータに変換される（第３図Ｆに図示）。このよ
うに、Ｐ／Ｓ変換器７では４個ごとの画素データが取り
込まれるので、色差信号Ｂ−Ｙのドツト構成は実質的に
６４Ｘ２４０となる。The register (not shown) of the P/S converter 7 contains pixel data B -Y 00. B-Y 01. . . , pixel data of every four pieces B -Y 00. B
-Y 04. ...is taken in. Then, each bit data is outputted simultaneously by the clock CKI and converted into serial data (as shown in FIG. 3F). In this way, since the P/S converter 7 takes in data for every fourth pixel, the dot configuration of the color difference signal B-Y becomes substantially 64x240.
Ｐ／Ｓ変換器７より出力されるシリアルデータはメモリ
２に供給されて３ビツト目に書き込まれる。The serial data output from the P/S converter 7 is supplied to the memory 2 and written to the third bit.
上述せずも、メモリ１および２には、クロックＣＫＩが
書き込みクロックとして供給される。Although not mentioned above, the clock CKI is supplied to the memories 1 and 2 as a write clock.
第２図は、メモリ１および２内のデータ配列を示すもの
である。この図からも明らかなように、輝度信号Ｙにつ
いては一般的であるが、色差信号Ｒ−Ｙ、 Ｂ −Ｙ
については、輝度信号Ｙの４ドツト分に対し、４ビツト
の深さ方向が展開される配列となる。FIG. 2 shows the data arrangement in memories 1 and 2. As is clear from this figure, the luminance signal Y is common, but the color difference signals R-Y, B-Y
For 4 dots of the luminance signal Y, 4 bits are expanded in the depth direction.
第１図に戻って、メモリｌおよび２よりクロックＣＫ２
（第４図Ａに図示）をもって読み出される輝度信号
Ｙ（同図Ｂに図示）はＭ延回路８に供給される。Returning to FIG. 1, clock CK2 is input from memories l and 2.
The luminance signal Y (shown in FIG. 4B) read out with the brightness signal Y (shown in FIG. 4A) is supplied to the M extension circuit 8.
また、メモリ２よりクロックＣＫ２をもって読み出され
る赤色差信号Ｒ−Ｙのシリアルデータ（同図りに図示）
はシリアル／パラレル変換器（Ｓ／Ｐ変換器〉９に供給
されて、クロックＣＫ２をもってレジスタ（図示せず）
に順次取り込まれる。Also, serial data of the red difference signal R-Y read out from memory 2 with clock CK2 (shown in the same figure)
is supplied to a serial/parallel converter (S/P converter) 9, and a register (not shown) is supplied with clock CK2.
will be imported sequentially.
このＳ／Ｐ変換器９の出力側からは４ビツトのパラレル
データが出力され、このパラレルデータはラッチ回路１
０に供給される。4-bit parallel data is output from the output side of this S/P converter 9, and this parallel data is sent to the latch circuit 1.
0.
第４図Ｅに示すように、Ｓ／Ｐ変換器９の出力信号は４
クロツクごとに色差信号Ｒ−Ｙの画素データを構成する
ビットデータＲ−Ｙｌ −Ｒ−Ｙ４となる。ラッチ回路
ｌＯではラッチパルスＬＡ（第４図Ｆに図示）をもって
、この画素データがラッチされ、４クロツク後に次の画
素データがラッチされるまで保持される（同図Ｇに図示
）。As shown in FIG. 4E, the output signal of the S/P converter 9 is 4
Bit data R-Yl-R-Y4 forming the pixel data of the color difference signal R-Y are generated every clock. In the latch circuit IO, this pixel data is latched by a latch pulse LA (shown in FIG. 4F) and held until the next pixel data is latched four clocks later (shown in FIG. 4G).
ラッチ回路１０より出力される色差信号Ｒ−ＹはＤ／Ａ
変換器１１でアナログ信号に変換されて出力される。The color difference signal R-Y output from the latch circuit 10 is a D/A
The converter 11 converts it into an analog signal and outputs it.
また、メモリ２よりクロックＣＫ２をもって読み出され
る青色差信号Ｂ−Ｙのシリアルデータ（同図Ｈに図示）
Ｓ／Ｐ変換器１２に供給されて、クロックＣＫ２をもっ
てレジスタ（図示せず）に順次取り込まれる。このＳ／
Ｐ変換器１２の出力側からは４ビツトのパラレルデータ
が出力され、このパラレルデータはラッチ回路１３に供
給される。In addition, the serial data of the blue difference signal B-Y read out from the memory 2 with the clock CK2 (shown in H in the same figure)
The signals are supplied to the S/P converter 12 and sequentially taken into a register (not shown) with a clock CK2. This S/
4-bit parallel data is output from the output side of the P converter 12, and this parallel data is supplied to the latch circuit 13.
第４図Ｉに示すように、Ｓ／Ｐ変換器１２の出力信号は
４クロツクごとに色差信号Ｂ−Ｙの画素データを構成す
るビットデータＢ−Ｙｌ −Ｂ−Ｙ４となる。ラッチ回
路１３ではラッチパルスＬＡ（第４図Ｆに図示）をもっ
て、この画素データがラッチされ、４クロツク後に次の
画素データがラッチされるまで保持される（同図Ｊに図
示）。As shown in FIG. 4I, the output signal of the S/P converter 12 becomes bit data B-Yl-B-Y4 constituting pixel data of the color difference signal B-Y every four clocks. In the latch circuit 13, this pixel data is latched by a latch pulse LA (shown in FIG. 4F) and held until the next pixel data is latched four clocks later (shown in FIG. 4J).
ラッチ回路１３より出力される色差信号Ｂ−ＹはＤ／Ａ
変換器１４でアナログ信号に変換されて出力される。The color difference signal B-Y output from the latch circuit 13 is a D/A
The converter 14 converts it into an analog signal and outputs it.
上述したようにＳ／Ｐ変換Ｗ９．１２の処理によって色
差信号Ｒ−Ｙ、 Ｂ −Ｙは、輝度信号Ｙに対して略
４クロック分遅れるので、輝度信号Ｙと色差信号Ｒ−Ｙ
、 Ｂ −Ｙの時間調整のために、遅延回路８ては輝
度信号Ｙが４クロツク分だけ遅延される（第４図Ｃに図
示）。As mentioned above, due to the processing of S/P conversion W9.12, the color difference signals R-Y and B-Y are delayed by about 4 clocks with respect to the luminance signal Y, so the luminance signal Y and the color difference signal R-Y
, B-Y, the luminance signal Y is delayed by four clocks in the delay circuit 8 (as shown in FIG. 4C).
遅延回路８より出力される輝度信号ＹはＤ／Ａ変換器１
５でアナログ信号に変換されて出力される。The luminance signal Y output from the delay circuit 8 is sent to the D/A converter 1
5, it is converted into an analog signal and output.
本例は以上のように構成され、色差信号Ｒ−ＹおよびＢ
−Ｙがそれぞれシリアルデータとされてメモリ２に書き
込まれると共に、この色差信号Ｒ−ＹおよびＢ−Ｙがメ
モリ２より読み出されたのちにパラレルデータに戻され
るようにしたことにより、従来３個のメモリを必要とし
ていたものが（第６図参照）、２個で済むようになる。This example is configured as described above, and the color difference signals R-Y and B
-Y is written into the memory 2 as serial data, and the color difference signals R-Y and B-Y are read out from the memory 2 and then returned to parallel data. What used to require 2 memories (see Figure 6) can now be reduced to just 2 memories.
つまり、本例によればメモリを効率よく使用することが
できる。In other words, according to this example, memory can be used efficiently.
また、本例によれば、メモリ１および２の出力信号は合
計７ビツトとなり、１バイトより少なくてき、バイト単
位の伝送を行なうことができる。Further, according to this example, the output signals of memories 1 and 2 have a total of 7 bits, which is less than 1 byte, and can be transmitted in units of bytes.
つまり、従来に比べて伝送スピードを２倍とすることが
できる。In other words, the transmission speed can be doubled compared to the conventional method.
上述せずも、メモリ２で使用されていない残りの１ビツ
トを制御ビット（例えば、パリティビット）等に利用す
ることができ、データ伝送向きの構成とすることができ
る。Although not mentioned above, the remaining 1 bit that is not used in the memory 2 can be used as a control bit (for example, a parity bit), and a configuration suitable for data transmission can be achieved.
なお、上述実施例においては、輝度信号Ｙに対しては２
５６Ｘ２４０ドツトで、色差信号Ｒ−Ｙ。Note that in the above embodiment, for the luminance signal Y, 2
56x240 dots, color difference signal R-Y.
Ｂ−Ｙに対しては６４Ｘ２４０ドツトの画面構成のもの
を示したが、この半分の画面構成になったとしても、１
ライン分のデータの送出数が２５６回から１２８回に変
わるのみであり、送出アルゴノズムを特段変更する必要
もなく、データ退出をすることができる利益がある。For B-Y, a screen configuration of 64 x 240 dots is shown, but even if the screen configuration is half this, 1
The number of data transmissions for a line only changes from 256 times to 128 times, and there is no need to particularly change the transmission algorithm, and there is an advantage that data can be exited.
また、上述実施例におけるドツト構成、ビット構成は一
例であって、これに限定されるものではない。Further, the dot configuration and bit configuration in the above-described embodiments are merely examples, and the present invention is not limited thereto.
例えば、輝度信号Ｙに対しては２５６Ｘ２４０ドツトで
５ビツト、色差信号Ｒ−Ｙ、 Ｂ −Ｙに対しては６
４Ｘ６０ドツトで６ビツトのときには、色差信号Ｒ−Ｙ
、 Ｂ −Ｙの上位３ビツトが輝度信号Ｙの１ドツト
目に、下位３ビツトが輝度信号Ｙの２ドツト目に対応さ
せ、輝度信号Ｙの４ビツト分に色差信号Ｒ−Ｙ、 Ｂ
−Ｙの６ビツトを割り当てろことができる。第５図Ｂ
は、この場合のメモリｌおよび２内のデータ配列を示し
ている。この場合、色差信号Ｒ−Ｙ、 Ｂ −Ｙは、
上位３ビツトと下位３ビツトとの間でシリアルデータと
されてメモリに入力されることになる。またこの場合、
メモリｌおよび２内の８ビツトが全て使用されるので、
第１図例のように制御ビットを作ることはできない。For example, for the luminance signal Y, 256 x 240 dots are 5 bits, and for the color difference signals R-Y and B-Y, it is 6 bits.
When it is 4x60 dots and 6 bits, the color difference signal R-Y
, B-Y, the upper three bits correspond to the first dot of the luminance signal Y, the lower three bits correspond to the second dot of the luminance signal Y, and the four bits of the luminance signal Y are used as the color difference signals R-Y, B.
-Y can be assigned 6 bits. Figure 5B
shows the data arrangement in memories 1 and 2 in this case. In this case, the color difference signals R-Y, B-Y are
The upper 3 bits and lower 3 bits are converted into serial data and input to the memory. Also in this case,
Since all 8 bits in memories l and 2 are used,
It is not possible to create control bits as in the example of FIG.
第５図Ａには第１図例のデータ配列を示している。第５
図において、ＣＩ、 Ｃ２，・・◆は制御ビットであ
り、Ｙｌ−Ｙ５は輝度信号Ｙの各画素データＹ ００．
Ｙ ０１．、 ・・・を構成するビットデータで
あり、Ｒ−Ｙｌ〜Ｒ−Ｙ６およびＢ−Ｙｌ〜Ｂ−Ｙ６は
色差信号Ｒ−ＹおよびＢ−Ｙの各画素データＲ−ＹＯＯ
，Ｒ−ＹＯｌ、 ・・・およびＢ−Ｙｏｏ、 Ｂ
−Ｙ ０１． ・・・を構成するビットデータである
。なお上述せずも、輝度信号Ｙ９色差信号Ｒ−Ｙ、Ｂ−
Ｙのビットデータの順番は任意に変更できることは勿論
である。FIG. 5A shows the data array of the example shown in FIG. Fifth
In the figure, CI, C2, . . . ◆ are control bits, and Yl-Y5 are each pixel data Y 00 .
Y 01. , ..., and R-Yl to R-Y6 and B-Yl to B-Y6 are each pixel data R-YOO of the color difference signals R-Y and B-Y.
, R-YOl, ... and B-Yoo, B
-Y 01. This is bit data that constitutes... Although not mentioned above, the luminance signal Y9 color difference signals R-Y, B-
Of course, the order of the bit data of Y can be changed arbitrarily.
［発明の効果］
以上説明したように、この発明によれば、輝度信号より
画素数が少なくされた色差信号がシリアルデータとされ
たのちメモリに入力されて書き込まれ、この色差信号が
メモリより読み出されたのちにパラレルデータに戻され
るので、メモリを効率よく使用することができる。[Effects of the Invention] As explained above, according to the present invention, a color difference signal having a smaller number of pixels than a luminance signal is converted into serial data and then input and written into a memory, and this color difference signal is read from the memory. Since the data is returned to parallel data after being output, memory can be used efficiently.
第１ｒｇＪはこの発明の一実施例を示す構成図、第２図
〜第４図はその説明のための図、第５図はこの発明の他
の実施例の説明のための図、第６図は従来例の構成図、
第７図はその説明のための図である。
１、 ２ ・
３、 ４． ６ ・
５、 ７ ◆
８ ・
９、 １２ ・
１０．１３ ・
１１．１４゜
・メモリ
・Ａ／Ｄ変換器
・パラレル／シリアル変換器
・遅延回路
・シリアル／パラレル変換器
・ラッチ回路
Ｄ／Ａ変換器1rgJ is a configuration diagram showing one embodiment of this invention, FIGS. 2 to 4 are diagrams for explaining the same, FIG. 5 is a diagram for explaining another embodiment of this invention, and FIG. is the configuration diagram of the conventional example,
FIG. 7 is a diagram for explaining this. 1, 2 ・3, 4. 6 ・ 5, 7 ◆ 8 ・ 9, 12 ・ 10.13 ・ 11.14°・Memory・A/D converter・Parallel/serial converter・Delay circuit・Serial/parallel converter・Latch circuit D/A conversion vessel
Claims (1)
された色差信号をメモリに書き込み読み出す映像信号記
憶装置において、 上記輝度信号はパラレルデータのままで上記メモリに入
力され、 上記色差信号はパラレル／シリアル変換手段でシリアル
データとされたのち上記メモリに入力され、 上記メモリより出力される色差信号はシリアル／パラレ
ル変換手段でパラレルデータとされたのちラッチ手段に
よって上記輝度信号および色差信号の画素数比に応じて
保持され、上記メモリより出力される輝度信号は遅延手
段によって上記色差信号との時間調整が行なわれること
を特徴とする映像信号記憶装置。(1) In a video signal storage device that writes and reads out a luminance signal and a color difference signal with a smaller number of pixels than the luminance signal in a memory, the luminance signal is input to the memory as parallel data, and the color difference signal is input in parallel/ The color difference signal is converted into serial data by the serial conversion means and then input to the memory, and the color difference signal output from the memory is converted into parallel data by the serial/parallel conversion means, and then the pixel number ratio of the luminance signal and color difference signal is determined by the latch means. A video signal storage device, wherein the luminance signal held in accordance with the color difference signal and output from the memory is time-adjusted with the color difference signal by a delay means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282695A JP2619075B2 (en) | 1989-10-30 | 1989-10-30 | Video signal storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282695A JP2619075B2 (en) | 1989-10-30 | 1989-10-30 | Video signal storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03143188A true JPH03143188A (en) | 1991-06-18 |
| JP2619075B2 JP2619075B2 (en) | 1997-06-11 |
Family
ID=17655855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282695A Expired - Fee Related JP2619075B2 (en) | 1989-10-30 | 1989-10-30 | Video signal storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619075B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07236117A (en) * | 1994-02-24 | 1995-09-05 | Nec Corp | Picture processor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848591A (en) * | 1981-09-18 | 1983-03-22 | Matsushita Electric Ind Co Ltd | Picture memory controller |
-
1989
- 1989-10-30 JP JP1282695A patent/JP2619075B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848591A (en) * | 1981-09-18 | 1983-03-22 | Matsushita Electric Ind Co Ltd | Picture memory controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07236117A (en) * | 1994-02-24 | 1995-09-05 | Nec Corp | Picture processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2619075B2 (en) | 1997-06-11 |
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