JPH03142871A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH03142871A JPH03142871A JP1281046A JP28104689A JPH03142871A JP H03142871 A JPH03142871 A JP H03142871A JP 1281046 A JP1281046 A JP 1281046A JP 28104689 A JP28104689 A JP 28104689A JP H03142871 A JPH03142871 A JP H03142871A
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- JP
- Japan
- Prior art keywords
- transistor
- control signal
- output
- output buffer
- transistors
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に係り、特にデジル信号を扱
う半導体集積回路からなる出力バタ ファ回路に関する。
う半導体集積回路からなる出力バタ ファ回路に関する。
従来の出力バッファ回路は、第５図に示す様に、電源（
ＶＤＤ）に接続されたＰチャネルＭＯ８）ランジスタｐ
０と接地（ＧＮＤ）に接続されたＮチャネルＭＯＳトラ
ンジスタｎ０、及びその制御回路１０から成り、入力信
号りとコントロール信号Ｃによって、出力Ｏに“Ｈ″レ
ベルたは“Ｌ″レベル出力している。
ＶＤＤ）に接続されたＰチャネルＭＯ８）ランジスタｐ
０と接地（ＧＮＤ）に接続されたＮチャネルＭＯＳトラ
ンジスタｎ０、及びその制御回路１０から成り、入力信
号りとコントロール信号Ｃによって、出力Ｏに“Ｈ″レ
ベルたは“Ｌ″レベル出力している。
この出力バッファ回路で、出力Ｏが“Ｈ”レベルから“
Ｌルベルへ変わる時、トランジスタｎ０がＯＮＬ、出力
Ｏの端子とＧＮＤとの間に蓄えられた電荷が、ＧＮＤに
流れ込む。この時、ＧＮＤにはインダクタンスＬ２があ
るため、逆起電力が起こり、ノイズが発生する。第５図
のトランジスタｎ、に流れる電流なｉとすれば、逆起電
力は、単に比例して大きくなる。
Ｌルベルへ変わる時、トランジスタｎ０がＯＮＬ、出力
Ｏの端子とＧＮＤとの間に蓄えられた電荷が、ＧＮＤに
流れ込む。この時、ＧＮＤにはインダクタンスＬ２があ
るため、逆起電力が起こり、ノイズが発生する。第５図
のトランジスタｎ、に流れる電流なｉとすれば、逆起電
力は、単に比例して大きくなる。
第６図は第５図のＮチャネルトランジスタｎ０を流れる
電流ｉの時間変化の波形図であり、逆起電力は−に比例
するから、第６図の電流の最大ｄｔ 値Ａに達するまでの時間Ｔ０が短かいほどＧＮＤノイズ
は大きくなる。また、出力Ｏが“Ｌ”レベルから“Ｈ″
レベル変わる時には、電源ｖＤＩ）より出力端子Ｏに電
流が流れ、ＶＤＤ側にＧＮＤ側と同様なノイズが発生す
る。ここで、−は出力バラｔ ファ回路のスイッチングスピードに依存しており、スイ
ッチングスピードはトランジスタのデイメンジョン（ゲ
ート幅／ゲート長）によって決まるので、トランジスタ
のデイメンジョンを小さくしてやれば、ノイズを小さく
出来る。
電流ｉの時間変化の波形図であり、逆起電力は−に比例
するから、第６図の電流の最大ｄｔ 値Ａに達するまでの時間Ｔ０が短かいほどＧＮＤノイズ
は大きくなる。また、出力Ｏが“Ｌ”レベルから“Ｈ″
レベル変わる時には、電源ｖＤＩ）より出力端子Ｏに電
流が流れ、ＶＤＤ側にＧＮＤ側と同様なノイズが発生す
る。ここで、−は出力バラｔ ファ回路のスイッチングスピードに依存しており、スイ
ッチングスピードはトランジスタのデイメンジョン（ゲ
ート幅／ゲート長）によって決まるので、トランジスタ
のデイメンジョンを小さくしてやれば、ノイズを小さく
出来る。
ところで、出力バッファ回路のデイメンジョンは、外部
へ信号を出力するのに必要な駆動能力を大きくするため
大きな値となっている。
へ信号を出力するのに必要な駆動能力を大きくするため
大きな値となっている。
前述した従来の出力バッフ７回路は、今日の半導体集積
回路装置の高集積度化、多ビン化に伴ない、同時にＯＮ
するピンの本数が増加し、ＧＮＤ（又は電源）ノイズが
ますます増大している。しかし、ノイズを低減させるた
めに、出力バッファのデイメンジョンを下げること駆動
能力を低下させることになる。
回路装置の高集積度化、多ビン化に伴ない、同時にＯＮ
するピンの本数が増加し、ＧＮＤ（又は電源）ノイズが
ますます増大している。しかし、ノイズを低減させるた
めに、出力バッファのデイメンジョンを下げること駆動
能力を低下させることになる。
本発明の目的は、前記問題点が解決され、バッファの駆
動能力を低下させずに、ＧＮＤ （又は電源）ノイズを
低減させる出力バッファ回路を提供することにある。
動能力を低下させずに、ＧＮＤ （又は電源）ノイズを
低減させる出力バッファ回路を提供することにある。
本発明の出力バッファ回路の構成は、入力信号とコント
ロール信号とが入力される制御回路と、前記制御回路か
らの制御信号が直接入力される一対のトランジスタと、
前記制御信号を入力とし互いに異なった遅延時間を有す
る複数の遅延回路と、これら複数の遅延回路の出力信号
をそれぞれゲート入力とするトランジスタを持ち、前記
トランジスタを出力端子と接地又は電源との間にそれぞ
れ接続していることを特徴とする。
ロール信号とが入力される制御回路と、前記制御回路か
らの制御信号が直接入力される一対のトランジスタと、
前記制御信号を入力とし互いに異なった遅延時間を有す
る複数の遅延回路と、これら複数の遅延回路の出力信号
をそれぞれゲート入力とするトランジスタを持ち、前記
トランジスタを出力端子と接地又は電源との間にそれぞ
れ接続していることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の出力バッファ回路を示
す回路図である。第１図において、本実施例の出力バッ
ファ回路は、入力信号りとコントロール信号Ｃ，とが入
力する制御回路と、電源ＶＤＤに接続され制御信号ｌが
ゲート入力されるＰチャネルＭＯ８）ランジスタｐ、と
を持つことは、第５図の従来と同じである。ここで、本
実施例においては、接地（ＧＮＤ）に接続し、出力Ｏの
端子に接続するＮチャネルＭＯ８）ランジスタｎ１゜ｎ
２ ＊ ｎ ２を持ち、これらＮチャネルＭＯ３）ラ
ンジスタｎ＋＋ ｎｔ＋ ｎｓでは、それぞれゲート入
力として、トランジスタｎｔには制御信号２が入力され
、トランジスタｎ２には制御信号２が２個のインバータ
からなる遅延回路３を介して入力され、トランジスタｎ
３には制御信号２が４個のインバータからなる遅延回路
４を介して入力される。
す回路図である。第１図において、本実施例の出力バッ
ファ回路は、入力信号りとコントロール信号Ｃ，とが入
力する制御回路と、電源ＶＤＤに接続され制御信号ｌが
ゲート入力されるＰチャネルＭＯ８）ランジスタｐ、と
を持つことは、第５図の従来と同じである。ここで、本
実施例においては、接地（ＧＮＤ）に接続し、出力Ｏの
端子に接続するＮチャネルＭＯ８）ランジスタｎ１゜ｎ
２ ＊ ｎ ２を持ち、これらＮチャネルＭＯ３）ラ
ンジスタｎ＋＋ ｎｔ＋ ｎｓでは、それぞれゲート入
力として、トランジスタｎｔには制御信号２が入力され
、トランジスタｎ２には制御信号２が２個のインバータ
からなる遅延回路３を介して入力され、トランジスタｎ
３には制御信号２が４個のインバータからなる遅延回路
４を介して入力される。
ここで、従来の第５図の出力バッファとデイメンジョン
を比較すると、トランジスタｎｕ ｎｌ＋ ｎ２＋ｎ、
のデイメンジョンをそれぞれＷｅ、ｗｌ、 Ｗ、。
を比較すると、トランジスタｎｕ ｎｌ＋ ｎ２＋ｎ、
のデイメンジョンをそれぞれＷｅ、ｗｌ、 Ｗ、。
Ｗ、とすれば（Ｗｅ”Ｗｌ＋Ｗ！＋Ｗ３）という関係に
１．る。
１．る。
出力Ｏの端子は、外部端子へ導かれ、ＧＮＤとの間に負
荷容ｊｉｉ： ＣＬがあり、さらにインダクタンスＬ２
がＧＮＤに介在する。
荷容ｊｉｉ： ＣＬがあり、さらにインダクタンスＬ２
がＧＮＤに介在する。
本実施例において、出力Ｏの端子の信号が“Ｈ”レベル
から“Ｌ″レベル変化する時をまず考えると、制御信号
２によってトランジスタｎ１がＯＮＬ、電流が流れはじ
める。その後遅延回路３により、時間Ｔ１だけ遅れてト
ランジスタｎ２がＯＮし、電流の変化量が大きくなり、
さらに遅延回路４により、時間Ｔ２だけ遅れてトランジ
スタｎ、がＯＮＬ、電流の変化量はさらに大きくなった
後、電流値は最大値Ａ点に達する。この様な電流の変化
と時間との関係を表わしたのが第２図である。
から“Ｌ″レベル変化する時をまず考えると、制御信号
２によってトランジスタｎ１がＯＮＬ、電流が流れはじ
める。その後遅延回路３により、時間Ｔ１だけ遅れてト
ランジスタｎ２がＯＮし、電流の変化量が大きくなり、
さらに遅延回路４により、時間Ｔ２だけ遅れてトランジ
スタｎ、がＯＮＬ、電流の変化量はさらに大きくなった
後、電流値は最大値Ａ点に達する。この様な電流の変化
と時間との関係を表わしたのが第２図である。
第２図と従来の出力バッファの波形図を比較してみると
、’ｌ’ １ ＞ Ｔ ｏであり、（従来の出力バッフ
ァう関係が成り立ち、ＧＮＤノイズを低減出来る。
、’ｌ’ １ ＞ Ｔ ｏであり、（従来の出力バッフ
ァう関係が成り立ち、ＧＮＤノイズを低減出来る。
このとき［Ｗｏ＝Ｗ＋ ＋Ｗ２＋Ｗｓ）であるから、出
力バッファの駆動能力が低下することはない。
力バッファの駆動能力が低下することはない。
ここで本実施例において、Ｎチャネルトランジスタを並
列に３個接続したが、３個に限定することはなく、複数
個であれば本発明の効果は変わらない。
列に３個接続したが、３個に限定することはなく、複数
個であれば本発明の効果は変わらない。
第３図は本発明の第２の実施例の出力バッファ回路を示
す回路図である。第３図において、本実施例の出力バッ
ファ回路は、第１図のｎチャネルトランジスタｎ ２
＋ ｎ ２のかわりに、ｐチャネルトランジスタル２１
ｐｌを用いており、遅延回路３゜４の他端は制御信号
ｌに接続されている。その立の部分は第１図と同様であ
る。
す回路図である。第３図において、本実施例の出力バッ
ファ回路は、第１図のｎチャネルトランジスタｎ ２
＋ ｎ ２のかわりに、ｐチャネルトランジスタル２１
ｐｌを用いており、遅延回路３゜４の他端は制御信号
ｌに接続されている。その立の部分は第１図と同様であ
る。
前記第１の本実施例では、出力Ｏが“Ｈ”レベルから“
Ｌ”レベルに変化する時のＧＮＤノイズについて述べた
が、本実施例では出力Ｏが“Ｌ”レベルから“Ｈ″レベ
ル変化する時のＶＤＤノイズについても、第４図にも示
すようにＰチャネルトランジスタを並列に接続し遅延回
路３，４をもうけることで、第２図と同様の動作をする
。
Ｌ”レベルに変化する時のＧＮＤノイズについて述べた
が、本実施例では出力Ｏが“Ｌ”レベルから“Ｈ″レベ
ル変化する時のＶＤＤノイズについても、第４図にも示
すようにＰチャネルトランジスタを並列に接続し遅延回
路３，４をもうけることで、第２図と同様の動作をする
。
以上説明した様に、本発明の出力バッファ回路は、複数
個のトランジスタを順次遅らせてＯＮさせることにより
、単位時間当たりの電流量を小さくし、ＧＮＤ又は電源
ノイズを低減させることが出来る効果がある。
個のトランジスタを順次遅らせてＯＮさせることにより
、単位時間当たりの電流量を小さくし、ＧＮＤ又は電源
ノイズを低減させることが出来る効果がある。
第１図は本発明の第１の実施例の出力バッファ回路を示
すブロック図、第２図は第１図の動作を示す波形図、第
３図は本発明の第２の実施例の出力バッファ回路を示す
ブロック図、第４図は第３図の回路の動作を示す波形図
、第５図は従来の出力バッファ回路を示すブロック図、
第６図は第５図の動作を示す波形図である。 Ｄ・・・・・・入力信号、Ｃ・・・・・・コントロール
信号、Ｏ・・・・・・出力、１．２・・・・・・制御信
号、３，４・・・・・・遅延回路、Ｌ、、Ｌｔ・・・・
・・インダクタンス、ｉ・・・・・・電流、Ｃｔ、、Ｃ
ｕ’・・・・・容量、ｐａｌ ｐＨｐｌ・・・・・Ｐチ
ャネルトランジスタ、ｎｉ ｎ２＋ ｎ３・・・・・
・Ｎチャネルトランジスタ、Ａ、Ｂ・・・・・・電流の
最大値、Ｔ１゜Ｔｚ、Ｔｓ、 Ｔ１・・・・・遅延時間
、Ｔ ｏ 、 Ｔ ３−Ｔ ｓ・・・・・・電流の最大
値に達するまでの時間。
すブロック図、第２図は第１図の動作を示す波形図、第
３図は本発明の第２の実施例の出力バッファ回路を示す
ブロック図、第４図は第３図の回路の動作を示す波形図
、第５図は従来の出力バッファ回路を示すブロック図、
第６図は第５図の動作を示す波形図である。 Ｄ・・・・・・入力信号、Ｃ・・・・・・コントロール
信号、Ｏ・・・・・・出力、１．２・・・・・・制御信
号、３，４・・・・・・遅延回路、Ｌ、、Ｌｔ・・・・
・・インダクタンス、ｉ・・・・・・電流、Ｃｔ、、Ｃ
ｕ’・・・・・容量、ｐａｌ ｐＨｐｌ・・・・・Ｐチ
ャネルトランジスタ、ｎｉ ｎ２＋ ｎ３・・・・・
・Ｎチャネルトランジスタ、Ａ、Ｂ・・・・・・電流の
最大値、Ｔ１゜Ｔｚ、Ｔｓ、 Ｔ１・・・・・遅延時間
、Ｔ ｏ 、 Ｔ ３−Ｔ ｓ・・・・・・電流の最大
値に達するまでの時間。
Claims (1)
- 入力信号とコントロール信号とが入力される制御回路
と、前記制御回路からの制御信号が直接入力される一対
のトランジスタと、前記制御信号を入力とし互いに異な
った遅延時間を有する複数の遅延回路と、これら複数の
遅延回路の出力信号をそれぞれゲート入力とするトラン
ジスタを持ち、前記トランジスタを出力端子と接地又は
電源との間にそれぞれ接続していることを特徴とする出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281046A JPH03142871A (ja) | 1989-10-27 | 1989-10-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281046A JPH03142871A (ja) | 1989-10-27 | 1989-10-27 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142871A true JPH03142871A (ja) | 1991-06-18 |
Family
ID=17633548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281046A Pending JPH03142871A (ja) | 1989-10-27 | 1989-10-27 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142871A (ja) |
-
1989
- 1989-10-27 JP JP1281046A patent/JPH03142871A/ja active Pending
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