JPH03142777A - Semiconductor memory - Google Patents
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- JPH03142777A JPH03142777A JP1281273A JP28127389A JPH03142777A JP H03142777 A JPH03142777 A JP H03142777A JP 1281273 A JP1281273 A JP 1281273A JP 28127389 A JP28127389 A JP 28127389A JP H03142777 A JPH03142777 A JP H03142777A
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Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はコンピュータやワードプロセッサ等に使用する
半導体メモリに関し、特にグラフィックス表示装置や画
像処理装置においてフレームバッファを構成するための
半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory used in computers, word processors, etc., and particularly to a semiconductor memory for configuring a frame buffer in a graphics display device or an image processing device.
[従来の技術]
半導体メモリに関する技術は急速に発展していて、記憶
容量の大規模化、アクセス速度の高速化が推し進められ
ている。しかし、それ以上に更に記憶容量が大きく、か
つアクセス速度の速い半導体メモリへの要求が高まって
いる。ところが、半導体メモリは、一般に記憶容量の大
きさとアクセス速度の速さが背反する性質があり、両方
の要求を同時に満たすことは困難である。具体的には、
通常用いられる代表的な半導体メモリとして、D−RA
M (Dynamic Random Access
Memory) 、 S−RAM (Static
Random Access Memory)およびR
OM (Read 0nly Memory)が存在す
るが、同じレベルの製造技術で比較した場合、D−RA
MとROMは5−RAMと比へ記憶容量は大きいがアク
セス速度は遅いという特徴がある。[Background Art] Technology related to semiconductor memory is rapidly developing, and efforts are being made to increase storage capacity and access speed. However, there is an increasing demand for semiconductor memories with even larger storage capacities and faster access speeds. However, semiconductor memories generally have contradictory characteristics in terms of storage capacity and access speed, and it is difficult to satisfy both requirements at the same time. in particular,
D-RA is a typical semiconductor memory commonly used.
M (Dynamic Random Access
Memory), S-RAM (Static
Random Access Memory) and R
OM (Read Only Memory) exists, but when compared with the same level of manufacturing technology, D-RA
Compared to 5-RAM, M and ROM have larger storage capacity but slower access speed.
そこで、従来はこの記憶容量とアクセス速度という相反
する要求を同時に満たそうとして、高速アクセスモード
付D−RAMと呼ばれる半導体メモリおよびキャッシュ
・メモリ方式と呼ばれるメモリ制御方式が用いられてき
た。Therefore, conventionally, in an attempt to satisfy the conflicting demands of storage capacity and access speed at the same time, a semiconductor memory called a D-RAM with high-speed access mode and a memory control method called a cache memory method have been used.
高速アクセスモード付D−RAMは、一般的なり−RA
Mに制御回路を負荷し、特別な高速アクセス・モードを
持たせたものである。この高速アクセスモードには代表
的なものとして、ニブルモード、高速ベージモード、ス
タティックカラムモードの3種類がある。これらは、い
ずれもアクセスの方法に若干の違いはあるが、原理的に
は似通っている。通常のD−RAMでは、各メモリ・ア
クセス毎に2次元状に配置されたメモリ・セル・プレイ
に対して、最初に行方向の選択かを行い、ついで列方向
の選択を行うことによって、指定されたアドレスに対応
するメモリ・セルを選び出す。D-RAM with high-speed access mode is a general R-RA
M is loaded with control circuitry and has a special high-speed access mode. There are three typical types of high-speed access modes: nibble mode, high-speed page mode, and static column mode. Although there are some differences in the access methods, they are similar in principle. In a normal D-RAM, for each memory access, a selection is first made in the row direction, and then a selection is made in the column direction for memory cells arranged in a two-dimensional manner. The memory cell corresponding to the specified address is selected.
これに対して、高速アクセスモード付D−RAMでは、
現在のメモリ・アクセスが前回のメモリ・アクセスで選
択された行と同じ行を選択することがあらかじめわかっ
ている場合、行方向の選択は既になされているので省略
して列方向の選択のみを行う。このようにすることによ
り、アクセス速度の改善を狙ったものである。On the other hand, in D-RAM with high-speed access mode,
If it is known in advance that the current memory access will select the same row as the one selected in the previous memory access, the selection in the row direction has already been made, so the selection in the column direction is omitted and only the selection in the column direction is performed. . By doing this, the aim is to improve access speed.
一方、キャッシュ・メモリ方式によるメモリ制御は、大
容量メモリによって構成されるメイン・メモリと高速メ
モリによって構成されるキャッシュ・メモリを、階層化
して使用することにより双方の利点を活用しようとする
方法である。このキャッシュ・メモリにはメイン・メモ
リの中のアクセス頻度の高いデータを記憶することで、
そのデータに対するアクセス時間を短縮する。On the other hand, memory control using the cache memory method is a method that attempts to take advantage of the advantages of both main memory, which consists of large-capacity memory, and cache memory, which consists of high-speed memory, in a hierarchical manner. be. By storing frequently accessed data in main memory in this cache memory,
Reduce access time to that data.
キャッシュ・メモリの構成方法には、セット・アソシア
ティブ方式やダイレクト・アソシアティブ方式などがあ
るが、ここではフル・アソシアティブ方式のキャッシュ
・メモリについて第5a図と第5b図を用いて簡単に説
明する。キャッシュ・メモリは、複数ワードのデータを
格納するデータ・メモリ部51と、メイン・メモリ内の
どこにそのデータがあるかを示すアドレスを格納するア
ドレス・タグ部52の2つの部分からなる。ここでアド
レス・タグ部52は連想メモリとして構成されていて、
人力されたアドレスとアドレス・タグの値を比較回路5
4で比較して一致した場合−致信号を出力する°ように
なっている。アドレス・タグとデータ・メモリは1対で
1エントリとよび、通常エントリから百数十エントリで
構成される。Cache memory configuration methods include a set associative method and a direct associative method, but here a fully associative method cache memory will be briefly explained using FIGS. 5a and 5b. The cache memory consists of two parts: a data memory section 51 that stores multiple words of data, and an address tag section 52 that stores an address indicating where the data is located in main memory. Here, the address tag section 52 is configured as an associative memory,
Comparison circuit 5 for manually entered address and address tag value
4, and if they match, a match signal is output. A pair of address tag and data memory is called one entry, and usually consists of one hundred or more entries.
また、各エントリでのデータ・メモリの大きさは一般に
十数バイト以下である。Further, the size of the data memory in each entry is generally less than ten bytes.
プロセッサがキャッシュ・メモリにリード・アクセスす
ると、人力されたアドレス53はタグ部とインデックス
部に分けられ、タグ部がアドレス・タグ部52に人力さ
れる。ここでいずれかのアドレス・タグが一致信号を出
力した場合は、そのエントリ内のデータ・メモリからイ
ンデックス部によって選択されるデータを読み出し、デ
ータ・バスに出力する。もし、アドレス・タグがいずれ
も一致しなかった場合は、そのアドレスに対するデータ
はキャッシュ内に存在しないので、改めてメイン・メモ
リにアクセスしデータを読み出す。When the processor makes a read access to the cache memory, the entered address 53 is divided into a tag part and an index part, and the tag part is entered into the address tag part 52. If any address tag outputs a match signal here, the data selected by the index section is read from the data memory in that entry and output to the data bus. If none of the address tags match, the data for that address does not exist in the cache, so the main memory is accessed again and the data is read.
このデータはデータ・バスを通じてプロセッサに人力さ
れると共に、キャッシュ・メモリにも入力されてその内
容を更新する。This data is input to the processor via the data bus and is also input to the cache memory to update its contents.
ライト・アクセスの場合は、一般にライト・スル一方式
かコピー・バック方式が用いられる。ライト・スル一方
式ではライト・アクセスの度にキャッシュ・メモリとメ
イン・メモリを同時に更新する。コピー・バック方式で
は、ライト・アクセス時にはキャッシュ・メモリのみを
更新し、必要が生じたときにのみメイン・メモリを更新
する。In the case of write access, a write-through method or a copy-back method is generally used. In the write-through method, the cache memory and main memory are simultaneously updated each time a write access is made. In the copy-back method, only the cache memory is updated during write access, and the main memory is updated only when necessary.
このような2通りの書き込み方式が用いられるのは、デ
ータ同一性という問題があるからである。The reason why these two writing methods are used is because of the problem of data identity.
マルチプロセッサ構成のシステムの場合、各プロセッサ
毎のキャッシュ・メモリと共通メモリとしてのメイン・
メモリという構成が一般的である。In the case of a system with a multiprocessor configuration, there is a cache memory for each processor and a main memory as a common memory.
A common configuration is memory.
このようなシステムにおいてライト・アクセスを行った
場合、キャッシュ・メモリのみをデータ更新したのでは
、同一アドレスに対してキャッシュ・メモリとメイン・
メモリの内容が異−なってしまい、不都合が生ずる。そ
こで、ライトアクセス毎にメイン・メモリも更新するの
がライト・スルー方式で、通常はキャッシュ・メモリの
みを更新し、更新のあったアドレスに対して他のプロセ
ッサからアクセスがあった場合にのみメイン・メモリを
更新するのがコピー・バック方式である。When a write access is performed in such a system, if only the cache memory is updated, the cache memory and main memory will be updated to the same address.
The contents of the memory will be different, causing an inconvenience. Therefore, the write-through method updates the main memory every time a write access is made. Normally, only the cache memory is updated, and the main memory is updated only when the updated address is accessed from another processor.・The copy-back method updates the memory.
ところで、キャッシュ・メモリの性能に影響を与える要
素として、ヒツト率とミス・ペナルティ時間がある。ヒ
ツトとは、アクセスがキャッシュ・メモリ内で完了し、
メイン・メモリへのアクセスが不用であった場合のこと
で、ヒツトしなかった場合はミス・ヒツトという。ヒツ
ト率とは、全アクセス回数に対してキャッシュがヒツト
したアクセスの回数の割合のことである。ミス・ペナル
ティ時間とは、ミス・ヒツトの場合にメイン・メモリに
アクセスし、キャッシュのデータを更新するために必要
な時間である。キャッシュ・メモリの性能を上げるため
には、ヒツト率を上げてミス・ペナルティ時間を減らす
ことが必要である。By the way, hit rate and miss penalty time are factors that affect the performance of cache memory. A hit is an access completed in cache memory,
This is when the access to main memory is unnecessary, and if it is not hit, it is called a miss hit. The hit rate is the ratio of the number of accesses in which the cache is hit to the total number of accesses. The miss penalty time is the time required to access the main memory and update data in the cache in the event of a miss hit. In order to improve the performance of cache memory, it is necessary to increase the hit rate and reduce the miss penalty time.
[発明が解決しようとする課題]
上述した従来の高速アクセスモード付D−RAMは、同
一の行に対して連続してアクセスする場合しか、その高
速アクセスモードが活用できない。[Problems to be Solved by the Invention] The above-described conventional D-RAM with a high-speed access mode can utilize the high-speed access mode only when accessing the same row continuously.
例えば画像処理における近傍演算では、数行針データを
交互にアクセスする必要があるが、このような用途に対
してはなんら速度改善の効果は得られないという欠点が
ある。また、連続するアクセスが同一の行に対してのも
のかどうかという判断は、その半導体メモリをアクセス
する側の装置の方で行う必要があるが、そのような機能
を備えた装置は一般的ではない。For example, in neighborhood calculations in image processing, it is necessary to access several rows of needle data alternately, but there is a drawback that no speed improvement effect can be obtained for such applications. Additionally, the device accessing the semiconductor memory must determine whether consecutive accesses are to the same row, but devices with such a function are not common. do not have.
上述したキャッシュ・メモリ方式によるメモリ・システ
ムは、メイン・メモリとキャッシュ・メモリが別々に存
在するため、データの同一性という問題が生ずる。すな
わち、ライト・スル一方式ではデータの同一性を保つた
めにライト・アクセスの度にメイン・メモリをアクセス
しなければ成らず、ヒツト率は低くなる。またコピー・
バック方式では、データの同一性を保つための回路は非
常に複雑なものとなり、ミス・ペナルティ時間も増加す
る傾向にある。In the memory system using the cache memory method described above, the main memory and the cache memory exist separately, so a problem of data identity occurs. That is, in the write-through type, the main memory must be accessed each time a write access is made in order to maintain data identity, resulting in a low hit rate. Also copy/
In the back method, the circuit for maintaining data identity becomes extremely complex, and the error penalty time also tends to increase.
また、一般にキャッシュ・メモリの記憶容量を一定とし
た場合、ヒツト率を上げるためには1エントリ当りのデ
ータ・メモリの大きさを大きくした方がよい。しかし、
データ・メモリが大きく成るとそれにともない、データ
転送によるミス・ペナルティ時間も増加するという矛盾
が生ずる。Furthermore, in general, when the storage capacity of the cache memory is fixed, it is better to increase the size of the data memory per entry in order to increase the hit rate. but,
A paradox arises in that as the data memory becomes larger, the miss penalty time due to data transfer also increases.
さらに画像処理においては、画像データを順番に読みだ
して簡単な演算を施した後、再び書き込むという処理が
多い。このような場合、画像データはキャッシュ・メモ
リには入りきらないので、ある時点でみたキャッシュ・
メモリの内容は、処理を終えたデータばかりで、これか
ら処理すべきデータはキャッシュされていない、という
状況がおこりやすい。すなわち、画像処理にキャッシュ
・メモリ方式を適用してもヒツト率が上がらず、逆にミ
ス・ペナルティによってキャッシュ・メモリを使用しな
い場合よりも遅くなる可能性が高いのである。Furthermore, in image processing, image data is often read in order, subjected to simple calculations, and then written again. In such a case, the image data cannot fit into the cache memory, so the cache memory at a certain point
It is easy to get into a situation where the contents of memory are only data that has been processed, and data that is to be processed from now on is not cached. In other words, even if a cache memory method is applied to image processing, the hit rate will not increase, and on the contrary, there is a high possibility that the speed will be slower than when no cache memory is used due to the miss penalty.
[発明の従来技術に対する相違点]
さて、上述した従来技術の課題は、高速アクセスモード
付D−RAMにおいてはその能力がメモリ・セル・アレ
イの1行分にしか及ばないことと、高速アクセスモード
の使用可否をアクセスする側が判定しなければならない
ことに起因する。また、キャッシュ・メモリ方式の課題
は、キャッシュ・メモリとメイン・メモリが分離してい
て、その間を外部バスを用いてデータ転送を行わなけれ
ばならないことに起因する。[Differences between the invention and the prior art] The problem with the prior art described above is that in a D-RAM with a high-speed access mode, its capability only extends to one row of the memory cell array, and that the high-speed access mode This is due to the fact that the accessing side must determine whether or not it can be used. Another problem with the cache memory method is that the cache memory and main memory are separate, and data must be transferred between them using an external bus.
そこで本発明は半導体メモリのメモリ・セル・アレイと
列データ・セレクタの間に行レジスタ・ファイルを設け
、その制御をキャッシュ・メモリの制御と同様に行うこ
とにした。また、これらをすべて1つのチップ上に集積
することにより、外部バスを用いるよりはるかに多くの
情報を相互に短時間で転送することができる。これによ
り、外部には特別な制御回路が不用で、なおかつ平均ア
クセスタイムが従来より高速の大記憶容量半導体メモリ
が実現できるようになる。Therefore, in the present invention, a row register file is provided between the memory cell array of the semiconductor memory and the column data selector, and the row register file is controlled in the same manner as the cache memory. Furthermore, by integrating all of these on one chip, much more information can be transferred to each other in a shorter time than using an external bus. This makes it possible to realize a large storage capacity semiconductor memory that does not require any special external control circuit and has an average access time faster than conventional ones.
この結果、画像処理のように従来の高速アクセス技術を
利用しにくかった分野にも、高速・大容量の半導体メモ
リが使用できるようになる。As a result, high-speed, large-capacity semiconductor memory can now be used in fields such as image processing, where conventional high-speed access technology has been difficult to use.
[課題を解決するための手段]
以上のように、外部に特別な制御回路など設けず、かつ
平均アクセス速度を改善するために、本発明の半導体メ
モリは、2次元の行列状に配置されたメモリ・セル・ア
レイと、該メモリ・セル・アレイの中から行アドレスに
より指定された特定の行ブロックを選択するための行デ
コーダと、該ブロックの中から列アドレスにより指定さ
れた特定のメモリ・セルを選択するための列データセレ
クタとを有する半導体メモリにおいて、前記メモリ・セ
ル・アレイと列データセレクタの間に、任意の行アドレ
スと該行アドレスによって指定される行ブロックのデー
タとを一組として記憶するように構成した行レジスタを
複数庫組み合わせて構成する行レジスタ・ファイルと、
該行レジスタ・ファイルの中からどの行レジスタを使用
するかを決定し前記メモリ・セル・アレイと行レジスタ
および行レジスタと列データ・セレクタの間のデータ転
送を制御する制御回路とを有している。[Means for Solving the Problems] As described above, in order to improve the average access speed without providing an external special control circuit, the semiconductor memory of the present invention is arranged in a two-dimensional matrix. a memory cell array; a row decoder for selecting a specific row block designated by a row address from within the memory cell array; and a row decoder for selecting a particular row block designated by a column address from within the block. In a semiconductor memory having a column data selector for selecting cells, a set of an arbitrary row address and data of a row block specified by the row address is arranged between the memory cell array and the column data selector. A line register file configured by combining multiple line registers configured to store data as
a control circuit that determines which row register to use from the row register file and controls data transfer between the memory cell array, the row register, and the row register and the column data selector; There is.
[実施例コ
次に本発明の第1の実施例について図面を参照して詳細
に説明する。第1の実施例はメモリ・セル・アレイにR
OMを、行レジスタ・ファイルに5−RAMを用いた半
導体メモリの構成例である。[Embodiment] Next, a first embodiment of the present invention will be described in detail with reference to the drawings. The first embodiment has a memory cell array with R
This is an example of the configuration of a semiconductor memory using OM and 5-RAM for the row register file.
第1図は第1の実施例のブロック図、第2図は第1図に
おける制御回路の詳細なブロック図である。FIG. 1 is a block diagram of the first embodiment, and FIG. 2 is a detailed block diagram of the control circuit in FIG. 1.
第1図と第2図において、1は行アドレスバス、2は列
アドレスバス、3はチップセレクタ入力(C3)、5は
バリッド出力、6は行デコーダ、7はメモリ・セル・ア
レイ、8は行レジスタ・ファイル、9は列データ・セレ
クタ、10は列デコーダ、11は制御回路、12はデー
タ出力バッフ7.15.16はATD回路、17はタイ
ミング発生回路、18はLRU回路、20・・・21は
メイン・ワード線、22・・・23はメイン・ビット線
、24・・・25は行ワード線、26・・・27は行ビ
ット線、28・・・29は列デコード線、30は連想出
力バス、31はデータバス、32は行うロック信号、3
3は列クロツク信号である。In Figures 1 and 2, 1 is a row address bus, 2 is a column address bus, 3 is a chip selector input (C3), 5 is a valid output, 6 is a row decoder, 7 is a memory cell array, and 8 is a Row register file, 9 is a column data selector, 10 is a column decoder, 11 is a control circuit, 12 is a data output buffer 7.15.16 is an ATD circuit, 17 is a timing generation circuit, 18 is an LRU circuit, 20...・21 is a main word line, 22...23 is a main bit line, 24...25 is a row word line, 26...27 is a row bit line, 28...29 is a column decode line, 30 3 is an associative output bus, 31 is a data bus, 32 is a lock signal to be executed, 3
3 is a column clock signal.
本発明の半導体メモリにおける動作原理について説明す
る。The operating principle of the semiconductor memory of the present invention will be explained.
この第1の実施例では、メモリ・セル・アレイ7として
64キロビツトのROMを、行レジスタ・ファイル8と
して1キロビツトのS −RAMを使用している。In this first embodiment, a 64 kilobit ROM is used as the memory cell array 7, and a 1 kilobit S-RAM is used as the row register file 8.
外部より入力される16ビツトのアドレスバスは、内部
で8ビツトの行アドレスバス1と8ビツトの列アドレス
バス2の2つに分割され、行アドレスは行デコーダ6と
行レジスタ・ファイル8の行アドレス・フィールドおよ
び制御回路11へ、列アドレスは列デコーダ10と制御
回路11へ人力される。メモリ・アクセス動作はこの2
種類のアドレスに対応して2段階に行う。The 16-bit address bus input from the outside is internally divided into two, an 8-bit row address bus 1 and an 8-bit column address bus 2, and row addresses are sent to the rows of the row decoder 6 and the row register file 8. To the address field and control circuit 11, the column address is input to the column decoder 10 and control circuit 11. Memory access operation is like this 2
This is done in two stages depending on the type of address.
第1段階のメモリ・アクセス動作は、チップセレクト人
力3の立ち上がり、およびチップセレクトされた状態で
行アドレスの変化をATD(Address Tran
sition Detection)回路15が検出す
ることによって開始される。この検出結果はタイミング
発生回路17に入力され、行うロック32゜列クロック
33として回路全体に伝えられる。全ての回路はこれら
のクロックにしたがって動作する。In the first stage of memory access operation, the chip select signal 3 rises and changes in the row address are detected as ATD (Address Tran) in the chip selected state.
The detection is started by the location detection circuit 15. This detection result is input to the timing generation circuit 17 and transmitted to the entire circuit as a lock 32° column clock 33. All circuits operate according to these clocks.
先ず、行デコーダ6は入力された8ビツトの行アドレス
に対応して256本のメイン・ワード線20・・・21
01つをアクティブにする。メモリ・セル◆アレイ7は
メイン・ワード線20・・・21がアクティブにされる
と対応する行ブロックを活性状態にして、その行ブロッ
クのデータを読み出すための動作を開始する。First, the row decoder 6 selects 256 main word lines 20...21 corresponding to the input 8-bit row address.
Activate one. Memory Cell ♦ When the main word lines 20...21 are activated, the array 7 activates the corresponding row block and starts an operation for reading data in that row block.
それと同時に、タイミング発生回路17は行レジスタ・
ファイル8の行アドレス・フィールドに対して、連想比
較の開始を指示する。すなわち行アドレス人力を各行レ
ジスタの中の行アドレス・フィールドの値と比較し、ヒ
ツトするかどうかの判定を行う。比較結果は、ヒツトし
た場合の行レジスタの番号とともに、連想出力バス30
を介してLRU回路18とタイミング発生回路17に人
力される。At the same time, the timing generation circuit 17
Instructs the row address field of file 8 to start associative comparison. That is, the row address input is compared with the value of the row address field in each row register to determine if there is a hit. The comparison result is sent to the associative output bus 30 along with the row register number in case of a hit.
The signal is manually input to the LRU circuit 18 and the timing generation circuit 17 via the LRU circuit 18 and the timing generation circuit 17.
L RU (Least Recently Used
)回路18とは、各アクセスにおける行アドレスを参考
に、行レジスタ・ファイル8全体の中からまだデータが
格納されていない空の行レジスタや、最も過去にアクセ
スされ必要性が小さくなっていると思われる行レジスタ
を捜し出すためのLRUアルゴリズムを実行し、その行
レジスタに対応して4本の行ワード線24・・・250
1つをアクティブにする回路である。LRU (Least Recently Used
) The circuit 18 refers to the row address in each access, and selects empty row registers in which no data has been stored yet from the entire row register file 8, or registers that have been accessed in the past and have become less necessary. Execute the LRU algorithm to find a possible row register, and four row word lines 24...250 corresponding to that row register are executed.
This is a circuit that activates one.
行レジスタ・ファイル8に入力された行アドレスがヒツ
トした場合は、行レジスタ自身の機能により、ヒツトし
た行レジスタに対応する行ワード線24・・・2501
つをアクティブにし、次の第2段階のメモリ・アクセス
動作に移行する。前述の行デコーダ6とメモリ・セル・
アレイ7における動作は強制終了する。When a row address input to the row register file 8 is hit, the row word line 24...2501 corresponding to the hit row register is activated by the function of the row register itself.
One is made active, and the process moves to the next second stage of memory access operation. The aforementioned row decoder 6 and memory cell
The operation in array 7 is forcibly terminated.
人力された行アドレスがミス・ヒツトした場合は、LR
U回路18が4本の行ワード線24・・・25の1つを
アクティブにすることで、行レジスタ・ファイル8の中
から1つの行レジスタを選択する。そして、その行レジ
スタのデータ・フィールドへ、メモリ・セル・アレイの
256本のメイン・ビット線22・・・23を介して先
に活性化された行ブロックのデータを転送・格納し、行
アドレス・フィールドへは行アドレスを格納する。If the manually entered line address is a mistake or hit, LR
U circuit 18 selects one row register from row register file 8 by activating one of four row word lines 24 . . . 25 . Then, the data of the previously activated row block is transferred and stored into the data field of that row register via the 256 main bit lines 22...23 of the memory cell array, and the row address is - Store the row address in the field.
第1段階の終わりでは、指定された行アドレスに対応す
る行ブロックのデータは、行ワード線24・・・25が
アクティブになっている行レジスタの中に記憶されてい
る。At the end of the first phase, the data of the row block corresponding to the specified row address is stored in the row register whose row word lines 24...25 are active.
第2段階のメモリ・アクセス動作は、第1段階に引き続
いて行われるか、あるいは列アドレスの変化をATD回
路16が検出することによって開始される。まず、行レ
ジスタ・ファイル8は行ワード線24・・・25によっ
て選択された行レジスタのデータ・フィールドの内容を
、256本の行ビット線26・・・27を介して列デー
タセレクタ9へ出力する。同時に、列デコーダ10は人
力された8ビツトの列アドレスに対応して、256本の
列デコード線28・・・29の1つをアクティブにする
。The second stage memory access operation may be performed subsequent to the first stage, or may be initiated by ATD circuit 16 detecting a change in column address. First, the row register file 8 outputs the contents of the data field of the row register selected by the row word lines 24...25 to the column data selector 9 via 256 row bit lines 26...27. do. At the same time, column decoder 10 activates one of 256 column decode lines 28 . . . 29 in response to the manually entered 8-bit column address.
最後に、列データ・セレクタ9はアクティブになった列
デコード線28・・・29に対応する行ビット線26・
・・27上のデータをデータ出力バッファ12を介して
データバス31上に出力する。この行レジスタに対する
アクセスは、一般の5−RAMに対するアクセスと同様
のものである。Finally, the column data selector 9 selects the row bit lines 26 and 29 corresponding to the activated column decode lines 28 and 29.
. . 27 is outputted onto the data bus 31 via the data output buffer 12. Access to this row register is similar to access to general 5-RAM.
上記のそれぞれのタイミングを第6図に示す。The respective timings mentioned above are shown in FIG.
第6図においてtdtは行デコーダ6に行アドレスを人
力してから、メモリ・セル・アレイ7のデータが行レジ
スタ・ファイル8に格納されるまでの時間を表す。td
2は行レジスタ・ファイル8のデータがデータ出力バッ
ファ12から出力されるまての時間を表す。1++は行
レジスタ・ファイル8の行アドレス・フィールドに行ア
ドレスを入力してから、連想比較を行いヒツト/ミス・
ヒツトの判定が終了するまでの時間を表す。それぞれは
taH< t a2<< t dtの関係にある。また
ヒツト信号は行レジスタがヒツトしてることを示す信号
、バリッド出力5はデータ出力が有効なものであること
を示す信号である。In FIG. 6, tdt represents the time from inputting a row address to the row decoder 6 until the data in the memory cell array 7 is stored in the row register file 8. td
2 represents the time it takes for the data in the row register file 8 to be output from the data output buffer 12. 1++ inputs a row address into the row address field of row register file 8, then performs an associative comparison to identify hits/misses.
Represents the time until human judgment is completed. Each has a relationship of taH<t a2<<t dt. The hit signal is a signal indicating that the row register is hit, and the valid output 5 is a signal indicating that the data output is valid.
アクセス速度の遅い順に説明する。ミス・ヒツトの場合
、行アドレスの変化からメモリ・セル・アレイ7のデー
タを行レジスタ・ファイル8に転送するためにtds、
行レジスタ・ファイル8のデータをデータ・バス31に
出力するためにtd2の時間を要するので、アクセス時
間はt(11+t(12と成る。このアクセス時間は、
通常のD−RAMのアクセス時間とほぼ等しい。ヒツト
の場合は、ヒツトの判定を行うためにtdn、ヒツトし
た行レジスタからデータをデータ・バス31に出力する
ためにtd2の時間を要するので、アクセス時間はta
s+td2となる。行アドレスを変えずに列アドレスの
み変えた場合は、ヒツトの判定も不用となるので、アク
セス時間はtd2となる。td2は通常の5−RAMの
アクセス時間とほぼ等しい。The explanation will be given in descending order of access speed. In case of a miss hit, tds, in order to transfer the data of the memory cell array 7 to the row register file 8 from the change in row address.
Since it takes a time of td2 to output the data of the row register file 8 to the data bus 31, the access time becomes t(11+t(12). This access time is
This is approximately the same as the access time of a normal D-RAM. In the case of a hit, it takes time tdn to determine the hit, and time td2 to output data from the hit row register to the data bus 31, so the access time is ta.
It becomes s+td2. If only the column address is changed without changing the row address, the hit determination is also unnecessary, so the access time is td2. td2 is approximately equal to the access time of a normal 5-RAM.
第1表
次に第1表を用いて具体的な行レジスタ・ファイルの動
作を説明する。第1表の行レジスタの項目で、ハイフン
(−)はその行レジスタが空であることを示し、四角枠
(ロ)はその時点てアクセス中の行レジスタを示す。現
在の状態は、第0行レジスタには第1ブロツクのデータ
が、第1行レジスタには第2行ブロックのデータが格納
され、第2,3行レジスタは空である( T O)。T
1からT4はその状態において、行アドレスを3. 1
. 4゜5と変化させてアクセスを行った場合の行アド
レス・フィールドの変化を示したものである。空の行レ
ジスタが存在する間は、そこに現アクセスによる行ブロ
ックのデータが格納されて行< (TLT3)。行アド
レス・フィールドの値とアクセスする行アドレスが一致
した場合はヒツトであり、そのままヒツトした行レジス
タにアクセスする(T2)。行レジスタに空きがなく、
かつミス・ヒツトの場合は、LRU出力が示す行レジス
タの内容を、現アクセスによる行ブロックのデータと置
き換える(T4)。Table 1 Next, the specific operation of the row register file will be explained using Table 1. In the row register entry in Table 1, a hyphen (-) indicates that the row register is empty, and a square frame (b) indicates the row register currently being accessed. In the current state, the data of the first block is stored in the zeroth row register, the data of the second row block is stored in the first row register, and the second and third row registers are empty (TO). T
1 to T4 in that state, the row address is set to 3. 1
.. This figure shows the change in the row address field when access is performed with a change of 4.5. While an empty row register exists, the data of the row block by the current access is stored there and row < (TLT3). If the value of the row address field matches the row address to be accessed, it is a hit, and the hit row register is directly accessed (T2). There is no space in the row register,
In the case of a miss hit, the contents of the row register indicated by the LRU output are replaced with the data of the row block by the current access (T4).
この第1の実施例では、アクセスがヒツトするかミス・
ヒツトするかによって、外部からみたメモリのアクセス
速度が変化する。このアクセス速度は、バリッド出力5
が出力データの有効な期間を示すことによって知ること
ができる。通常はこのバリッド出力をプロセッサのウェ
イト制御回路へ接続することで、アクセス速度の変化に
自動的にかつ適切に対応するシステムを構成することが
できる。In this first example, if the access is a hit or a miss,
Depending on whether the hit occurs, the memory access speed seen from the outside will change. This access speed is valid output 5
can be known by indicating the valid period of output data. Normally, by connecting this valid output to the wait control circuit of the processor, it is possible to configure a system that automatically and appropriately responds to changes in access speed.
次に本発明の第2の実施例について図面を参照して説明
する。Next, a second embodiment of the present invention will be described with reference to the drawings.
第3図は第2の実施例のブロック図であり、第4図は第
3図における制御回路の詳細なブロック図であるが、第
3図は第1の実施例における第1図に対応し、第4図は
第2図に対応している。3 is a block diagram of the second embodiment, and FIG. 4 is a detailed block diagram of the control circuit in FIG. 3, but FIG. 3 corresponds to FIG. 1 in the first embodiment. , FIG. 4 corresponds to FIG.
第3図と第4図において、第1図、第2図との相違点を
示すと、4はリード/ライト人力、13はデータ人出力
バッファ、14はマルチプレクサ、19はリフレッシュ
制御回路、34はリフレッシュ・アドレスバス、35は
書き戻しアドレスバス、36はアドレス・セレクト信号
、37は制御フィールド信号である。3 and 4, the differences from FIGS. 1 and 2 are as follows: 4 is a read/write manual, 13 is a data output buffer, 14 is a multiplexer, 19 is a refresh control circuit, and 34 is a data output buffer. A refresh address bus, 35 a write-back address bus, 36 an address select signal, and 37 a control field signal.
第2の実施例は、メモリ・セル・アレイ7にD/RAM
を、行レジスタ・ファイル8に5−RAMを用いた半導
体メモリの構成例である。第1の実施例では、メモリ・
セル・アレイにROMを用いたためにリード・アクセス
しか必要なかった。The second embodiment includes D/RAM in the memory cell array 7.
is an example of the configuration of a semiconductor memory using a 5-RAM in the row register file 8. In the first embodiment, the memory
Since ROM was used for the cell array, only read access was required.
この第2の実施例では、メモリ・セル・アレイにリード
/ライト可能なり−RAMを用いたことにより、ライト
アクセスとリフレッシュ動作が新たに必要となる。従っ
て説明もこの点を中心に述べる。In this second embodiment, by using a readable/writable RAM in the memory cell array, write access and refresh operations are newly required. Therefore, the explanation will also focus on this point.
まず、メモリ・アクセス動作は3段階に行う。First, the memory access operation is performed in three stages.
はじめの2段階は第1の実施例と類似している。The first two steps are similar to the first embodiment.
すなわち、第1段階はメモリ・セル・アレイ7から行レ
ジスタ・ファイル8へのデータ転送、または行アドレス
のヒツト判定である。第2段階は行レジスタのデータ・
フィールドに対するリード/ライトアクセスである。4
本の行ワード線24・・・2501つによって選択され
た行レジスタ内の256本の列デコード線28・・・2
901つによって示されるメモリ・セルに対してリード
/ライトアクセスを行う。このアクセスは、一般の5−
RAMに対するアクセスと同様と考えてよい。この時点
では、ライト・データは行レジスタに対して書き込まれ
ただけで、メモリ・セル・アレイ7への書き込みは行わ
れていない。That is, the first stage is data transfer from the memory cell array 7 to the row register file 8, or row address hit determination. The second stage is the data in the row register.
This is read/write access to the field. 4
256 column decode lines 28...2 in the row register selected by one row word line 24...250 of the book
90 Read/write access is performed to the memory cell indicated by one. This access is limited to the general 5-
It can be considered to be similar to accessing RAM. At this point, the write data has only been written to the row register and has not been written to the memory cell array 7.
第3段階は書き戻しサイクルである。行レジスタ・ファ
イル8に空きがない場合で、かつミス・ヒツトした場合
、いずれかの行レジスタを現在のアクセスにおける行ア
ドレスと置き換える必要がある。この時、置き換えられ
る行レジスタに対して過去に書き込みが行われていた場
合、その行レジスタの内容をメモリ・セル・アレイ7に
書き戻しておく必要がある。書き込みがなかった場合は
、その行レジスタの内容は破棄してしまってよい。The third stage is the write-back cycle. If there is no space in the row register file 8 and there is a miss hit, it is necessary to replace one of the row registers with the row address in the current access. At this time, if writing has been performed in the past to the row register to be replaced, it is necessary to write back the contents of the row register to the memory cell array 7. If there is no write, the contents of that row register can be discarded.
書き戻しを行う必要があるかどうかの判断を行うために
、行レジスタ内に制御フィールドを設けた。A control field is provided in the row register to determine whether a writeback needs to occur.
この制御フィールドには、その行レジスタに対しライト
・アクセスがあったかどうかを示す情報を記憶しておく
。This control field stores information indicating whether there has been a write access to the row register.
(以下、余白)
第2表
具体的な書き戻しサイクルを第2表を参考にして説明す
る。第2表の行レジスタの項目で、ハイフン(−)はそ
の行レジスタが空であることを、四角枠(ロ)はその時
点でアクセス中の行レジスタ和、Wはその行レジスタに
対してライト・アクセスがあったことを示す。まず、空
き行レジスタがある場合のミス・ヒツト・アクセスを考
える。(Hereinafter, blank space) Table 2 A specific write-back cycle will be explained with reference to Table 2. In the row register items in Table 2, a hyphen (-) indicates that the row register is empty, a square frame (b) indicates the sum of the row registers that are being accessed at that time, and W indicates that the row register is being written. - Indicates that there has been access. First, consider miss-hit access when there is an empty row register.
この時、第1段階のメモリ・アクセス動作でアクセスさ
れた行ブロックのデータがその空き行レジスタへ格納さ
れる(TI、 72a、 T3)。次にLRU回路
18は残りの空き行レジスタの数を調べる。At this time, the data of the row block accessed in the first stage memory access operation is stored in the empty row register (TI, 72a, T3). The LRU circuit 18 then checks the number of remaining empty row registers.
まだ空き行レジスタが残っていれば、書き戻しサイクル
を行う必要はないので、このメモリ・アクセスを終了す
る(TI)。空き行レジスタがなくなっていれば、次の
ミス・ヒツト・アクセスに備えて行レジスタを1つ空け
るように制御を行う。つまり、LRU回路18が指示す
る行レジスタの制御フィールドを調べ、過去にライト・
アクセスがなかったことが示されていれば、その行レジ
スタの内容を破棄して空き行レジスタを作る( T 2
b)。If there are still free row registers, there is no need to perform a write-back cycle, so this memory access is terminated (TI). If there are no more free row registers, control is performed to make one row register free in preparation for the next miss-hit access. In other words, the control field of the row register specified by the LRU circuit 18 is checked, and the
If it indicates that there has been no access, the contents of that row register are discarded and a free row register is created (T 2
b).
この破棄の手続きはLRU回路18の中で行われるので
、タイミングとしてはT2aとT2bは同時に行われる
。過去にライト・アクセスがあった場合には、その行レ
ジスタの行アドレス・フィールドの値を書き戻しアドレ
スバス35に出力する。これをマルチプレクサ14を通
して行デコーダ6に入力し、書き戻しのための行ブロッ
クを選択することによって、行レジスタの内容をメモリ
・セル・アレイに書き戻す(T4)。Since this discard procedure is performed in the LRU circuit 18, timings T2a and T2b are performed at the same time. If there was a write access in the past, the value of the row address field of that row register is output to the write-back address bus 35. By inputting this to the row decoder 6 through the multiplexer 14 and selecting a row block for writing back, the contents of the row register are written back to the memory cell array (T4).
上記の制御は、メモリ・アクセスの開始時点において、
最低1つの行レジスタは空けであることを保証し、ミス
・ヒツト時のペナルティを少なくするためである。The above control is performed at the beginning of memory access.
This is to ensure that at least one row register is free and to reduce the penalty in the event of a miss hit.
ところで、D−RAMセルは通常アクセス以外にリフレ
ッシュ動作が必要である。これは、メモリ・セル・アレ
イ7に対して256本のメイン・ワード線20・・・2
1を一定時間毎に順番にアクティブにすることで行うこ
とができる。まず、リフレッシュ制御回路19は、内蔵
のタイマによってリフレッシュが必要になるタイミング
を知る。そして、リフレッシュが必要になるとタイミン
グ発生回路17にそのことを知らせる。タイミング発生
回路17は、このリフレッシュ要求とメモリ・アクセス
の調停を行い、リフレッシュが可能であれば、リフレッ
シュ制御回路19からリフレッシュ・アドレスをマルチ
プレクサ14を通して行デコーグ10に入力し、リフレ
ッシュを行う。リフレッシュが不可能であれば可能にな
るまで待つ。By the way, D-RAM cells require refresh operations in addition to normal access. This means that there are 256 main word lines 20...2 for the memory cell array 7.
This can be done by activating 1 in turn at regular intervals. First, the refresh control circuit 19 uses a built-in timer to know when refresh is required. Then, when refresh becomes necessary, the timing generation circuit 17 is notified of this fact. The timing generation circuit 17 arbitrates between this refresh request and memory access, and if refresh is possible, inputs the refresh address from the refresh control circuit 19 to the row decoder 10 through the multiplexer 14 to perform refresh. If refreshing is not possible, wait until it becomes possible.
リフレッシュ不可能なタイミングとは、ミス・ヒツトに
よってメモリ・セル・アレイ7と行レジスタ・ファイル
8の間にデータ転送が行われている期間である。The non-refreshable timing is a period during which data is transferred between the memory cell array 7 and the row register file 8 due to a miss hit.
逆に、リフレッシュ期間中にメモリ・アクセスがあった
場合は、そのアクセスが行レジスタ・ファイル8にヒツ
トしていれば普通にアクセスすることができる。ミス・
ヒツトであれば、タイミング発生回路17はリフレッシ
ュが終了するまで、メモリ・セル・アレイ7に対するア
クセスを遅らせる。Conversely, if there is a memory access during the refresh period, if the access hits the row register file 8, the access can be made normally. Miss
If it is a hit, timing generation circuit 17 delays access to memory cell array 7 until refresh is completed.
この第2の実施例では、ヒツト、ミス・ヒツト。In this second example, hits, misses.
リフレッシュとの競合などによって、外部から見たメモ
リのアクセス速度が変化する。このアクセス速度はバリ
ッド出力5がリード・アクセスの場合は出力データの有
効な期間を、またはライトアクセスの場合はライト・デ
ータを有効に保たなければならない期間を示すことによ
って、知ることができる。通常はこのバリッド出力5を
プロセッサのウェイト制御回路へ接続することで、アク
セス速度の変化に自動的にかつ適切に対応するシステム
を構成することができる。The memory access speed seen from the outside changes due to competition with refresh. This access speed can be known by valid output 5 indicating the valid period of output data in the case of read access, or the period during which write data must be kept valid in the case of write access. Normally, by connecting this valid output 5 to the wait control circuit of the processor, it is possible to configure a system that automatically and appropriately responds to changes in access speed.
[発明の効果コ
以上説明したように本発明によれば、記憶容量はD−R
AMやROMと同等で、平均アクセス速度は5−RAM
に近い性能を持ち、外部制御回路を必要としない半導体
メモリを実現することができた。すなわち、アクセスが
行レジスタ・ファイルにヒツトする場合は5−RAM並
みの速度でアクセスでき、ミス・ヒツトの場合もD−R
AM並みの速度でアクセスできる。[Effects of the Invention] As explained above, according to the present invention, the storage capacity is
Equivalent to AM and ROM, average access speed is 5-RAM
We were able to create a semiconductor memory that has performance close to that of 2000 and does not require an external control circuit. In other words, if the access hits the row register file, it can be accessed at the same speed as 5-RAM, and even if it misses, the D-R
It can be accessed at speeds comparable to AM.
本発明を従来技術である高速アクセスモード付D−RA
Mと比較すると、次のような利点が生ずる。The present invention can be applied to a conventional D-RA with high-speed access mode.
Compared with M, the following advantages arise.
(1)複数の行アドレスにまたがってアクセスする場合
も、高速アクセスが行える。(1) High-speed access is possible even when accessing across multiple row addresses.
(2)行アドレスの比較を内部で自動的に行うため、ア
クセスする側では行アドレスに関する判断が不用となる
。(2) Since comparison of row addresses is automatically performed internally, there is no need for judgment regarding row addresses on the accessing side.
また、従来技術であるキャッシュ・メモリ方式と比較す
ると、次のような利点が生ずる。Furthermore, compared to the conventional cache memory method, the following advantages arise.
(3)メモリ・セル・アレイと行レジスタ・ファイルが
1つのチップ上に存在するため、内部バスを用いて1行
ブロック分のデータを一括して転送できる。そのため、
データ転送によるバス・ネックの問題が生じない。(3) Since the memory cell array and row register file exist on one chip, data for one row block can be transferred at once using the internal bus. Therefore,
No bus neck problems occur due to data transfer.
(4)回路全体が1チツプになっているためキャッシュ
・メモリのようにメイン・メモリとのデータの同一性を
考える必要がない。(4) Since the entire circuit is on one chip, there is no need to consider data identity with main memory, unlike cache memory.
(5)ある行に対して1度アクセスが行われれば、その
行全体が行レジスタ・ファイルに格納されるので、以後
当該行に対するアクセスはすべてヒツトする。従って、
局所性のあるアクセスの場合、ヒツト率は非常に高くな
る。(5) Once a row is accessed, the entire row is stored in the row register file, so all subsequent accesses to the row will be hits. Therefore,
In the case of accesses with locality, the hit rate becomes very high.
更に、第2の実施例のようにメモリ・セル・アレイにD
−RAMを用いた場合には、
(6)行レジスタ・ファイルがヒツトしている間は、メ
モリ・セル・アレイに対するアクセスが行われないため
、リフレッシュ動作に対するタイミングに余裕が生ずる
。Furthermore, as in the second embodiment, D is added to the memory cell array.
- When a RAM is used: (6) While the row register file is hit, access to the memory cell array is not performed, so there is a margin in the timing for the refresh operation.
これらのことから、アドレスを連続してアクセスする確
率の高いプログラム格納用のメモリや、複数の行を交互
にアクセスしたり大量のデータを順次リード/ライトす
る処理が必要とされる画像用のメモリにおいて、本発明
はアクセス速度の改善に非常に効果がある。For these reasons, memory for storing programs that has a high probability of accessing addresses continuously, and memory for images that require alternating access to multiple rows or sequential read/write processing of large amounts of data. The present invention is very effective in improving access speed.
尚、実施例においては、メモリ・セル・アレイを256
行×256列とし、行レジスタ・ファイルを4行として
説明を行ってきたが、発明の主旨から明らかなように、
メモリ・セル・アレイをm行×n列、行レジスタ・ファ
イルをに行と一般化しても良いことは明らかである。ま
た、行レジスタ・ファイルの制御でLRUアルゴリズム
を用いたが、他のアルゴリズムを用いることもてきる。In the embodiment, the memory cell array is 256.
Although the explanation has been given assuming that the number of rows and columns is 256 and the row register file is 4 rows, as is clear from the gist of the invention,
It is clear that the memory cell array may be generalized to m rows by n columns and the row register file to be two rows. Also, although the LRU algorithm is used to control the row register file, other algorithms may also be used.
要は、複数の行ブロックが行レジスタ・ファイルに格納
されているときに、破棄あるいは書き戻しのために特定
の行レジスタを指定できれば良いのである。The point is that when multiple row blocks are stored in a row register file, it is sufficient to be able to specify a particular row register for discarding or writing back.
第1図は本発明に係る第1の実施例の回路構成を示すブ
ロック図、第2図は第1図における制御回路の詳細なブ
ロック図、第3図は本発明に係る第2の実施例の回路構
成を示すブロック図、第4図は第3図における制御回路
の詳細なブロック図、第5a図はフル・アソシアティブ
方式のキャッシュメモリの原理を示す構成図、第5b図
はアドレス・タグ部の構成図、第6図は本発明の詳細な
説明するタイミング図である。
1・・・・・・・・・行アドレスバス、2・・・・・・
・・・列アドレスバス、6・・・・・・・・・行デコー
ダ、
7・・・・・・・・・メモリ・セル・アレイ、8・・・
・・・・・・行レジスタ・ファイル、9・・・・・・・
・・列データ・セレクタ、10・・・・・・・・列デコ
ーダ、
11・・・・・・・・制御回路、
15.16・・・・・ATD回路、
17・・・・・・・・タイミング発生回路、18・・・
・ ・・・・LRU回路、
20・・・21・・・・メイン・ワード線、22・・・
23・・・・メイン・ビット線、24・・・25・・・
・行ワード線、
26・・・27・・・・行ビット線。FIG. 1 is a block diagram showing a circuit configuration of a first embodiment of the present invention, FIG. 2 is a detailed block diagram of the control circuit in FIG. 1, and FIG. 3 is a block diagram of a second embodiment of the present invention. 4 is a detailed block diagram of the control circuit in FIG. 3, FIG. 5a is a block diagram showing the principle of a fully associative cache memory, and FIG. 5b is an address tag section. FIG. 6 is a timing chart for explaining the present invention in detail. 1...... Row address bus, 2......
. . . Column address bus, 6 . . . Row decoder, 7 . . . Memory cell array, 8 .
・・・・・・Row register file, 9・・・・・・・
...Column data selector, 10...Column decoder, 11...Control circuit, 15.16...ATD circuit, 17......・Timing generation circuit, 18...
・ ...LRU circuit, 20...21... Main word line, 22...
23... Main bit line, 24...25...
- Row word line, 26...27... row bit line.
Claims (1)
、該メモリ・セル・アレイの中から行アドレスにより指
定された特定の行ブロックを選択するための行デコーダ
と、該行ブロックの中から列アドレスにより指定された
特定のメモリ・セルを選択するための列データセレクタ
とを有する半導体メモリにおいて、前記メモリ・セル・
アレイと列データセレクタの間に、任意の行アドレスと
該行アドレスによって指定される行ブロックのデータと
を一組として記憶するように構成した行レジスタを複数
個組み合わせて構成する行レジスタ・ファイルと、該行
レジスタ・ファイルの中からどの行レジスタを使用する
かを決定し前記メモリ・セル・アレイと行レジスタおよ
び行レジスタと列データ・セレクタの間のデータ転送を
制御する制御回路とを有することを特徴とする半導体メ
モリ。A memory cell array arranged in a two-dimensional matrix, a row decoder for selecting a specific row block specified by a row address from the memory cell array, and a row decoder for selecting a specific row block specified by a row address from among the row blocks. A semiconductor memory having a column data selector for selecting a specific memory cell specified by a column address.
A row register file configured by combining a plurality of row registers configured to store an arbitrary row address and data of a row block specified by the row address as a set, between the array and the column data selector. , a control circuit that determines which row register from the row register file to use and controls data transfer between the memory cell array, the row register, and the row register and the column data selector. A semiconductor memory characterized by
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1281273A JPH03142777A (en) | 1989-10-27 | 1989-10-27 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1281273A JPH03142777A (en) | 1989-10-27 | 1989-10-27 | Semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03142777A true JPH03142777A (en) | 1991-06-18 |
Family
ID=17636775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1281273A Pending JPH03142777A (en) | 1989-10-27 | 1989-10-27 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03142777A (en) |
-
1989
- 1989-10-27 JP JP1281273A patent/JPH03142777A/en active Pending
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