JPH0314270A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はショットキーバリアダイオードをバイポーラト
ランジスタと共に基板上に形成する半導体装置に関し、
特にそれら各素子の電極構造の改〔発明の概要〕
本発明は、基板上にショットキーバリアダイオードとバ
イポーラトランジスタを形成してなる半導体装置におい
て、ショットキーバリアダイオード、ベース及びコレク
タの各電極構造を白金シリサイド層、バリヤメタル層及
びアルミニウム系配線層を積層した構造とし、エミッタ
の電極構造をバリヤメタルとアルミニウム系配線層を積
層した構造とすることにより、エミッタ電極におけるア
フターコロ−ジョンの防止や微細化を実現するものであ
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor device in which a Schottky barrier diode is formed on a substrate together with a bipolar transistor.
In particular, improvements to the electrode structure of each of these elements [Summary of the Invention] The present invention relates to a semiconductor device in which a Schottky barrier diode and a bipolar transistor are formed on a substrate. By using a structure in which a platinum silicide layer, a barrier metal layer, and an aluminum-based wiring layer are laminated, and by making the emitter electrode structure a structure in which a barrier metal and an aluminum-based wiring layer are laminated, after-corrosion and miniaturization of the emitter electrode can be prevented. It is something that will be realized.
ショットキーバリアダイオードは、ショットキーＴＴＬ
等の回路に不可欠な素子であり、高速なスイッチングを
行うために例えばバイポーラトランジスタと共に基板上
に形成される。Schottky barrier diode is Schottky TTL
It is an essential element in circuits such as, for example, and is formed on a substrate together with bipolar transistors to perform high-speed switching.
このシヨ・ン１〜キーバリアダイオードのシ三１ソ１キ
ーメタルとしては、その倍額性の面から白金シリサイド
層が広く用いられ、また、現在の配線技術からは、配線
層としてアルミニウム系配線層が広く用いられている。A platinum silicide layer is widely used as the key metal of this key barrier diode due to its multiplicity. is widely used.
また、アルミニウム系配線層の合金化反応を防止する目
的で、アルミニウム系配線層のコンタクト部の底部には
バリヤメタルを設けることが広く行われている（例えば
、１月−ｌ’ｌｌｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒ
ｌｄ Ｊｌ ９８７年３月号、９０〜９４頁、「超ＬＳ
Ｉへのバリヤメタルの適用」 （プレスジャーナル社発
行）参照。）。Furthermore, for the purpose of preventing alloying reactions in the aluminum-based wiring layer, it is widely practiced to provide a barrier metal at the bottom of the contact portion of the aluminum-based wiring layer (for example,
ld Jl March 987 issue, pp. 90-94, “Super LS
See “Application of Barrier Metals to I” (Published by Press Journal). ).
ところで、バイポーラトランジスタの構造としては、２
層のポリシリコン層を利用し、自己整合技術でエミッタ
やベースを形成するものが知られている。このような技
術は、例えば「日経マイクロデバイスＪ、１９８９年２
月号（Ｎｏ、４４ ） 、 ４３〜５５頁、（日経Ｂ
Ｐ社発行）に紹介される。By the way, the structure of a bipolar transistor is 2
It is known that the emitter and base are formed using a self-alignment technique using a polysilicon layer. Such technology is described in, for example, "Nikkei Microdevices J, 1989, 2nd Edition.
Monthly issue (No. 44), pages 43-55, (Nikkei B
Published by Company P).
具体的には、第１層目のポリシリコン層をベース取り出
し電極に用い、この第１層目のポリシリコン層を覆うシ
リコン酸化膜をエツチングして側壁スペーサを形成し、
その側壁スペーサの間隙に薄い第２層目のポリシリコン
層を形成し、その第２層目のポリシリコン層からベース
とエミッタの拡散を整合させて行うものである。Specifically, the first polysilicon layer is used as a base extraction electrode, and the silicon oxide film covering the first polysilicon layer is etched to form sidewall spacers.
A thin second polysilicon layer is formed in the gap between the sidewall spacers, and the base and emitter diffusions are aligned from the second polysilicon layer.
このようなバイポーラトランジスタでは、エミッタ電極
が第２層目のポリシリコン層上に形成されることになる
。すなわち、第２層目のポリシリコン層上に形成される
エミッタ拡散のキャップ用のシリコン酸化膜が窓明りさ
れ、この窓明けされたエミッタのコンタクト領域に、シ
ョットキーバリアダイオードやコレクタ、ベースと同様
に、白金シリサイド層が形成される。白金シリサイド層
は王水ボイル処理により選択的にシリコン上のみ残され
る。そして、バリヤメタルを介してアルミニウム系配線
層を形成し、これをバターニングして各電極を得る。In such a bipolar transistor, the emitter electrode is formed on the second polysilicon layer. That is, the silicon oxide film for the cap of the emitter diffusion formed on the second polysilicon layer is exposed, and the contact area of the exposed emitter is covered with a Schottky barrier diode, collector, and base. A platinum silicide layer is then formed. The platinum silicide layer is selectively left only on the silicon by aqua regia boiling. Then, an aluminum wiring layer is formed via a barrier metal, and this is patterned to obtain each electrode.
ところが、白金シリサイド層をショントキーメタルに使
用した場合、アルミニウム系配線層との間の電池効果に
よって、アルミニウムの腐食いわゆるアフターコロ−ジ
ョンが発生する（例えば、「月刊Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ Ｗｏｒｌｄ Ｊ １９８９年４月号１０１〜１
０６頁、「バリヤメタル構造 ＲＩＥ後のアフターコロ
−ジョン」 （プレスジャーナル社発行）を参照。）。However, when a platinum silicide layer is used as a short key metal, aluminum corrosion, so-called aftercorrosion, occurs due to the battery effect between the platinum silicide layer and the aluminum-based wiring layer (for example, "Monthly Sem1conduc
tor World J April 1989 issue 101-1
See page 06, "Barrier Metal Structure: After Corrosion after RIE" (Published by Press Journal). ).
そこで、このようなアフターコロ−ジョンを防止するた
めには、前記エミッタ電極部分のキャップ用のシリコン
酸化膜に形成される窓をアルミニウム系配線層のパター
ンよりも内側に確実に形成することが必要とされる。し
かし、マスクの合わせずれや、マスクやエツチングの変
換差等により、窓部をアルミニウム系配線層のパターン
よりも確実に内側に形成するためには、さらに十分な余
裕をもったパターンにすることが必要になり、このため
にエミッタ電極部分の微細化が困難にされている。Therefore, in order to prevent such after-corrosion, it is necessary to ensure that the window formed in the silicon oxide film for the cap of the emitter electrode portion is formed inside the pattern of the aluminum wiring layer. It is said that However, due to misalignment of masks, conversion differences between masks and etching, etc., in order to reliably form the window portion inside the pattern of the aluminum wiring layer, it is necessary to create a pattern with sufficient margin. This makes it difficult to miniaturize the emitter electrode portion.
また、エミック抵抗や飽和電圧を下げることが素子特性
上好ましいが、白金シリサイド層とポリシリコン層の界
面には、界面抵抗が有り、十分にＪ−ミッタ抵抗や飽和
電圧（Ｖｃｓａｔ）等を下げることができない。In addition, it is preferable to lower the emic resistance and saturation voltage from the viewpoint of device characteristics, but since there is interfacial resistance at the interface between the platinum silicide layer and the polysilicon layer, it is necessary to sufficiently lower the J-mitter resistance and saturation voltage (Vcsat). I can't.
そこで、本発明は上ｊホの技４ｉｊ的な課題に鑑の、シ
ョットキーバリアダイオードとバイポーラトランジスタ
を基板上に形成する半導体装置であって、エミッタ電極
付近におけるアルミニウム系配ｋｆＡＮの腐食の防止や
微細化を実現するような半導体装置の提供を目的とする
。Therefore, the present invention is a semiconductor device in which a Schottky barrier diode and a bipolar transistor are formed on a substrate, in view of the above-mentioned technical problems, and includes prevention of corrosion of the aluminum-based kfAN near the emitter electrode. The purpose is to provide semiconductor devices that achieve miniaturization.
上述の目的を達成するために、本発明の半導体装置は、
基板上にショットキーバリアダイオードとバイポーラト
ランジスタを有している。拡散抵抗やポリシリコン抵抗
等の抵抗素子も同時形成される構造であっても良い。こ
こで、バイポーラトランジスタは、例えば２層のポリシ
リコン層を有する構造とすることができ、第１層目のポ
リシリコン層をベース取り出し用に形成し、第２層目の
ポリシリコン層をベース、ユミッタの拡散用に側壁スペ
ーサの間で基板主面に臨ませる構造とすることができる
。この２層のポリシリコン層を有ずる構造でＧ」、各ポ
リシリコン層はそれぞれシリコン酸化膜等の絶縁膜に被
覆され、エミッタ電極形成用の窓は第２層目のポリシリ
コン層上に開口される。このようなショットキーバリア
ダイオードとバイポーラトランジスタを有した本発明の
半導体装置は、ショットキーバリアダイオード、ベース
及びコレクタの各電極構造を白金シリサイド層。In order to achieve the above object, the semiconductor device of the present invention has the following features:
It has a Schottky barrier diode and a bipolar transistor on the substrate. A structure may also be used in which a resistance element such as a diffused resistor or a polysilicon resistor is also formed at the same time. Here, the bipolar transistor can have a structure having, for example, two polysilicon layers, in which the first polysilicon layer is formed to take out the base, and the second polysilicon layer is formed as the base and For diffusion of the emitter, the structure can be made such that it faces the main surface of the substrate between the sidewall spacers. In this structure with two polysilicon layers, each polysilicon layer is covered with an insulating film such as a silicon oxide film, and a window for forming an emitter electrode is opened on the second polysilicon layer. be done. The semiconductor device of the present invention having such a Schottky barrier diode and a bipolar transistor has a platinum silicide layer as the Schottky barrier diode, base, and collector electrode structures.
バリヤメタル層及びアルミニウム系配線層を積層した構
造とする。シリコン基板を用いる場合では、シリコン基
板上に白金シリサイド層が形成され、その白金シリサイ
ド層上にバリヤメタルとアルミニウム系配線層が積層さ
れる。抵抗素子の電極構造を同様に白金シリサイド層、
バリヤメタル層及びアルミニウム系配線層を積層した構
造とすることができる。そして、本発明の半導体装置に
おいて、エミッタの電極構造はバリヤメタルとアルミニ
ウム系配線層を積層した構造とされる。白金シリサイド
層はエミッタの電極に使用されない。It has a structure in which a barrier metal layer and an aluminum wiring layer are laminated. When using a silicon substrate, a platinum silicide layer is formed on the silicon substrate, and a barrier metal and an aluminum wiring layer are laminated on the platinum silicide layer. Similarly, the electrode structure of the resistance element is made of platinum silicide layer,
A structure in which a barrier metal layer and an aluminum wiring layer are stacked can be used. In the semiconductor device of the present invention, the emitter electrode structure has a structure in which a barrier metal and an aluminum wiring layer are laminated. A platinum silicide layer is not used for the emitter electrode.
本発明の半導体装置では、バイポーラトランジスタのエ
ミッタ電極部分に白金シリサイド層が形成されず、エミ
ッタ電極部分でアフターコロ−ジョンが発生することは
ない。従って、エミッタ電極を形成するための窓をアル
ミニウム系配線層のパターンの内側に形成するためのマ
ージンは、小さくて済むことになり、エミッタ電極周り
の微細化も容易となる。また、エミッタ電極に白金シリ
サイド層が形成されないため、界面抵抗は問題とされず
、エミッタ抵抗等は小さくなる。In the semiconductor device of the present invention, no platinum silicide layer is formed on the emitter electrode portion of the bipolar transistor, and no aftercorrosion occurs on the emitter electrode portion. Therefore, the margin for forming the window for forming the emitter electrode inside the pattern of the aluminum-based wiring layer can be small, and the area around the emitter electrode can be miniaturized easily. Furthermore, since no platinum silicide layer is formed on the emitter electrode, interfacial resistance is not a problem, and emitter resistance etc. are reduced.
本発明の好適な実施例を図面を参照しながら説明する。 Preferred embodiments of the present invention will be described with reference to the drawings.
本実施例は２層のポリシリコン層を用いて自己整合的に
ベース、エミッタを形成したバイポーラトランジスタと
、白金シリサイド層をショットキーメタルとするショッ
トキーバリアダイオードとを有する半導体装置である。This embodiment is a semiconductor device having a bipolar transistor in which a base and an emitter are formed in a self-aligned manner using two polysilicon layers, and a Schottky barrier diode in which a platinum silicide layer is used as a Schottky metal.
その断面構造を第１図〜第３図に示す。本実施例の半導
体装置は、ｐ型のシリコン基板１にｎ゛型の埋め込め層
２を形成しており、そのｎ＋型の埋め込め層２を形成し
たｐ型のシリコン基板１上にｎ型のエピタキシャル層３
が積層されている。Its cross-sectional structure is shown in FIGS. 1 to 3. In the semiconductor device of this embodiment, an n-type buried layer 2 is formed on a p-type silicon substrate 1, and an n-type epitaxial layer is formed on the p-type silicon substrate 1 on which the n+ type buried layer 2 is formed. layer 3
are layered.
このｎ型のエピタキシャル層３には、分離を行うための
厚いフィールド酸化膜４が選択的に形成され、このフィ
ールド酸化膜４に２次元的に囲まれた領域が素子形成領
域となる。A thick field oxide film 4 for isolation is selectively formed on this n-type epitaxial layer 3, and a region two-dimensionally surrounded by this field oxide film 4 becomes an element formation region.
エピタキシャル層３の積層された主面５には、ベース電
極取り出しのための第１層目のポリシリコン層６が形成
される。この第１層目のポリシリコン層６は、フィール
ド酸化膜４上から素子形成領域となるｎ型のエピタキシ
ャル層３の表面まで延在され、エミッタ領域を形成すべ
き領域で開口部６ａを有したパターンとされる。第１層
目のポリシリコン層６は、外部ベース領域（グラフトベ
ス領域）７を形成するための不純物の拡散源としても機
能する。すなわち、熱処理によりポリシリコン層６から
不純物がｎ型のエピタキシャル層３に拡散し、そのｎ型
のエピタキシャル層３の表面にｐ型の不純物拡散領域か
らなる外部ベース領域７が形成される。この第１層目の
ポリシリコン層６は、シリコン酸化膜１０に被覆される
。特にポリシリコン層６の開口部６ａでは、シリコン酸
化膜１０は、側壁スペーサとして機能し、ポリシリコン
層６の端部と基板の主面５の露出部５ａを離間させてい
る。A first polysilicon layer 6 for taking out the base electrode is formed on the main surface 5 of the epitaxial layer 3 on which the epitaxial layer 3 is stacked. This first polysilicon layer 6 extends from the top of the field oxide film 4 to the surface of the n-type epitaxial layer 3 which will become the element formation region, and has an opening 6a in the region where the emitter region is to be formed. considered to be a pattern. The first polysilicon layer 6 also functions as an impurity diffusion source for forming an external base region (graft base region) 7. That is, impurities are diffused from the polysilicon layer 6 into the n-type epitaxial layer 3 by the heat treatment, and an external base region 7 made of a p-type impurity diffusion region is formed on the surface of the n-type epitaxial layer 3. This first polysilicon layer 6 is covered with a silicon oxide film 10. Particularly in the opening 6a of the polysilicon layer 6, the silicon oxide film 10 functions as a sidewall spacer, separating the end of the polysilicon layer 6 from the exposed portion 5a of the main surface 5 of the substrate.
外部ベース領域７の内側には、同しくｐ型の不純物拡散
領域からなる内部ベース領域（真性ベース領域）８が形
成される。この内部ベース領域８は周囲で外部ベース領
域７に電気的に接続する。Inside the external base region 7, an internal base region (intrinsic base region) 8 made of a p-type impurity diffusion region is formed. This inner base region 8 is electrically connected to the outer base region 7 at the periphery.
この内部ベース領域８のさらに内側には、主面に臨んで
ｎ４型の不純物拡散領域からなるエミッタ領域９が形成
される。これら内部ベース領域８やエミッタ領域９は、
上記露出部５からスペーサとしてのシリコン酸化膜１０
上に亘って形成される薄い第２層目のポリシリコン層１
１からの整合した拡散によりそれぞれ形成される。その
第２層目のポリシリコン層１１は、拡散用にシリコン酸
化膜１２が被覆されるが、エミッタ電極のコンタクト領
域では窓部１３が形成される。Further inside this internal base region 8, an emitter region 9 made of an n4 type impurity diffusion region is formed facing the main surface. These internal base regions 8 and emitter regions 9 are
Silicon oxide film 10 as a spacer from the exposed portion 5
A thin second polysilicon layer 1 formed over the top
1 by matched diffusion from 1 to 1, respectively. The second polysilicon layer 11 is covered with a silicon oxide film 12 for diffusion, and a window 13 is formed in the contact region of the emitter electrode.
次に、エミッタ電極２０Ｅｍの構造について説明する。Next, the structure of the emitter electrode 20Em will be explained.
第３図に示すように、エミッタ電極２０Ｅｍは、上記第
２層目のポリシリコン層１１上に上記シリコン酸化膜１
２に設けられた窓部１３を介して形成される。窓部１３
の内外に亘ってチタン膜１４が形成され、そのチタン膜
１４上に窒化チタン膜１５が形成される。そして、その
窒化チタン膜１５上に例えば１〜２％程度のシリコンを
含有したアルミニウムからなるアルミニウム系配線層１
６がパターニングされて形成される。チタン膜１４．窒
化チタン膜１５の各膜は、アルミニウム系配線層１６の
パターンに合わせて切断されており、窓部１３のパター
ンよりも主面に沿った方向で距離Ｐ１だけ外側になるよ
うなパターンとされている。このエミッタ電極２０Ｅｍ
には、白金シリサイド層が形成されず、従ってエミッタ
電極部分で白金シリサイド層がアルミニウム系配線層１
６のパターニングで露出することはない。このために、
そのエミッタ電極部分で、電池効果によるアルミニウム
の腐食は問題とならず、窓部１３のパターンとアルミニ
ウム系配線層１６のパターンの合わせ余裕は、小さいも
ので済むことになる。言い換えれば、マスク合わせのマ
ージンを小さくできるため、そのエミッタ電極部分の微
細化が可能であり、半導体装置の高集積化や高密度化を
図ることができることになる。As shown in FIG. 3, the emitter electrode 20Em is formed on the silicon oxide film 1 on the second polysilicon layer 11.
It is formed through a window portion 13 provided in 2. Window part 13
A titanium film 14 is formed on the inside and outside, and a titanium nitride film 15 is formed on the titanium film 14. Then, on the titanium nitride film 15, an aluminum-based wiring layer 1 made of aluminum containing about 1 to 2% silicon, for example.
6 is patterned and formed. Titanium film 14. Each film of the titanium nitride film 15 is cut in accordance with the pattern of the aluminum-based wiring layer 16, and is patterned so that it is outside the pattern of the window portion 13 by a distance P1 in the direction along the main surface. There is. This emitter electrode 20Em
Therefore, the platinum silicide layer is not formed in the emitter electrode portion of the aluminum wiring layer 1.
It will not be exposed by patterning No. 6. For this,
Corrosion of aluminum due to the battery effect is not a problem in the emitter electrode portion, and the alignment margin between the pattern of the window portion 13 and the pattern of the aluminum-based wiring layer 16 can be small. In other words, since the margin for mask alignment can be reduced, the emitter electrode portion can be miniaturized, and it is possible to achieve higher integration and higher density of semiconductor devices.
次に、第２図を参照して、ショットキーバリアダイオー
ドについて説明する。ショットキーバリアダイオードは
、ｎ型のシリコン基板１に形成されたｎ“型の埋め込み
層２によりコレクタに接続される。そのｎ＋型の埋め込
み層２上で選択に形成されたフィールド酸化膜４に囲ま
れてなるｎ型のエピタキシャル層３上では、シリコン酸
化膜１０及びシリコン酸化膜１２を開口した開口部１７
が形成され、その開口部１７の内側のｎ型のエピタキシ
ャル層３の表面に接して白金シリサイド層１８が形成さ
れる。この白金シリサイド層１８は、ショットキーメタ
ルであり、後述するようにシリコン酸化膜と整合的に形
成されて、開口部１７の１
内側のみに形成される。その白金シリサイド層１８上に
は、チタン膜１４と窒化チタン膜１５が積層され、さら
にその窒化チタン膜１５上にはアルミニウム系配線層１
６が形成される。これら白金シリサイド層１８．チタン
膜１４．窒化チタン膜１５及び白金シリサイド層１８が
ショットキーバリアダイオードの電極２Ｏ３すなわちア
ノードとして機能し、ｎ型のエピタキシャル層３側がカ
ソードとして機能する。Next, a Schottky barrier diode will be explained with reference to FIG. The Schottky barrier diode is connected to the collector by an n" type buried layer 2 formed on an n type silicon substrate 1. The Schottky barrier diode is surrounded by a field oxide film 4 selectively formed on the n+ type buried layer 2. On the n-type epitaxial layer 3 made of
is formed, and a platinum silicide layer 18 is formed in contact with the surface of the n-type epitaxial layer 3 inside the opening 17. This platinum silicide layer 18 is a Schottky metal, and is formed in alignment with the silicon oxide film, as will be described later, and is formed only on the inside of the opening 17. A titanium film 14 and a titanium nitride film 15 are laminated on the platinum silicide layer 18, and an aluminum wiring layer 1 is further formed on the titanium nitride film 15.
6 is formed. These platinum silicide layers 18. Titanium film 14. The titanium nitride film 15 and the platinum silicide layer 18 function as the electrode 2O3 of the Schottky barrier diode, that is, the anode, and the n-type epitaxial layer 3 side functions as the cathode.
さらに第１図を参照して、ベース電極２０Ｂとコレクタ
電極２０Ｃの構造について説明する。ヘス電極２０Ｂは
、上記第１層目のポリシリコン層６に接続するように形
成され、その第１層目のポリシリコン層６上のシリコン
酸化膜１０及びシリコン酸化膜１２を開口した開口部１
９に形成される。この開口部１９の底部では、上記第１
層目のポリシリコン層６に接して白金シリサイド層１８
が形成され、その白金シリサイド層１８上から開口部１
９を介してシリコン酸化膜１２上に亘るようにチタン膜
１４と窒化チタン膜１５が積層さ２
れている。その窒化チタン膜１５上には、開口部１９よ
りも大きいパターンでアルミニウム系配線層１６が形成
され、これらがベース電極２０Ｂとして機能する。コレ
クタ電極２０Ｇは、エミッタ領域９等が形成される領域
とはフィールド酸化膜４により分離されたコレクタ取り
出し領域２１上に形成される。このコレクタ電極２０Ｃ
は、コレクタ取り出し領域２１上で、シリコン酸化膜１
０及びシリコン酸化膜１２を開口した開口部２２に形成
される。この開口部２２の底部では、該開口部２２の内
側に白金シリサイド層１８が形成される。その白金シリ
サイド層１８上から開口部２２を介してシリコン酸化膜
１２上に亘るようにチタン膜１４と窒化チタン膜１５が
積層されている。Furthermore, with reference to FIG. 1, the structures of the base electrode 20B and collector electrode 20C will be described. The Hess electrode 20B is formed so as to be connected to the first polysilicon layer 6, and has an opening 1 formed through the silicon oxide film 10 and the silicon oxide film 12 on the first polysilicon layer 6.
Formed at 9. At the bottom of this opening 19, the first
A platinum silicide layer 18 is in contact with the polysilicon layer 6 of the second layer.
is formed, and an opening 1 is opened from above the platinum silicide layer 18.
A titanium film 14 and a titanium nitride film 15 are laminated 2 so as to extend over the silicon oxide film 12 via the silicon oxide film 9 . An aluminum wiring layer 16 is formed on the titanium nitride film 15 in a pattern larger than the opening 19, and serves as a base electrode 20B. The collector electrode 20G is formed on the collector extraction region 21 separated by the field oxide film 4 from the region where the emitter region 9 and the like are formed. This collector electrode 20C
is the silicon oxide film 1 on the collector extraction region 21.
0 and the silicon oxide film 12 are formed in an opening 22 . At the bottom of this opening 22, a platinum silicide layer 18 is formed inside the opening 22. A titanium film 14 and a titanium nitride film 15 are laminated so as to extend from above the platinum silicide layer 18 to the silicon oxide film 12 via the opening 22.
その窒化チタン膜１５上には、開口部２２よりも大きい
パターンでアルミニウム系配線層１６が形成され、これ
らがコレクタ電極２０Ｃとして機能する。An aluminum-based wiring layer 16 is formed on the titanium nitride film 15 in a pattern larger than the opening 22, and serves as a collector electrode 20C.
上述のように、本実施例の半導体装置では、エミッタ、
ベース、コレクタ、ショットキーバリアダイオードの各
電極の全てにショントキーメタルである白金シリサイド
層１８を形成するのではなく、エミッタ電極２０Ｅｍを
除いて白金シリサイド層１８が形成される。従って、エ
ミッタ電極２０Ｅｍでは白金シリサイド層１８が露出す
ることがなく、エミ・νり電極２０Ｅｍのアルミニウム
系配線層１６のパターンの窓部１３のパターンに対する
マージンを小さくすることができ、エミッタ電極部分の
微細化が可能である。なお、第１図では、バイポーラト
ランジスタとショットキーバリアダイオードのみ図示し
ているが、同時に抵抗素子を形成するものであっても良
く、この場合には、抵抗素子の電極構造ばベースやコレ
クタと同様に白金シリサイド層を有したものとされる。As mentioned above, in the semiconductor device of this example, the emitter,
Rather than forming the platinum silicide layer 18, which is a Schottky metal, on all of the base, collector, and Schottky barrier diode electrodes, the platinum silicide layer 18 is formed except on the emitter electrode 20Em. Therefore, the platinum silicide layer 18 is not exposed in the emitter electrode 20Em, and the margin of the pattern of the aluminum wiring layer 16 of the emitter electrode 20Em with respect to the pattern of the window part 13 can be reduced. Miniaturization is possible. Although FIG. 1 only shows a bipolar transistor and a Schottky barrier diode, they may also form a resistance element at the same time. In this case, the electrode structure of the resistance element may be the same as the base and collector. It is said to have a platinum silicide layer on the top.
次ムこ、本実施例の半導体装置の製造工程について第４
図ａ〜第４図ｄを参照して説明する。Next, the fourth part about the manufacturing process of the semiconductor device of this example.
This will be explained with reference to Figures a to 4d.
まず、第４図ａに示すように、ｎ型のシリコン基板３１
上の素子を形成ずべき領域にｎ゛型の埋め込み層３２が
形成され、その埋め込み層３２上にｎ型のエピタキシャ
ル層３３が積層される。このｎ型のエピタキシャル層３
３には、選択酸化によってフィールド酸化膜３４が形成
され、全面が平坦化される。なお、フィールド酸化膜３
４の下部には、図示を省略するが、所要のヂャンネルス
トッパー領域を形成することができ、コレクタ取り出し
領域には低抵抗化のためにｎ型の不純物を拡散させるこ
とができる。続いて、不純物を含有した第１層目のポリ
シリコン層（ＤＯＰＯ３）３５が形成される。この第１
層目のポリシリコン層３５は、ベース取り出し電極とな
るようにフィールド酸化膜３４上から素子形成領域を覆
う形状にパターニングされる。第１層目のポリシリコン
層３５のバターニングの後、その上部に該第１層目のポ
リシリコン層３５を被覆するようにシリコン酸化膜から
なる層間絶縁膜３６が形成される。その層間絶縁膜３６
の形成後、この層間絶縁膜３６及び第１層目のポリシリ
コン層３５にはエツチングにより窓部３７が形成される
。窓部３７ば、その側壁に側壁スペーサを配するための
ものであり、且つ外部ベース拡散の位置を定める。次に
説明す５
るように、その側壁スペーサによりエミッターベース間
の分離が行われる。First, as shown in FIG. 4a, an n-type silicon substrate 31
An n-type buried layer 32 is formed in the region where the upper element is to be formed, and an n-type epitaxial layer 33 is laminated on the buried layer 32. This n-type epitaxial layer 3
3, a field oxide film 34 is formed by selective oxidation, and the entire surface is planarized. Note that the field oxide film 3
Although not shown, a required channel stopper region can be formed at the bottom of 4, and an n-type impurity can be diffused into the collector lead-out region to lower the resistance. Subsequently, a first polysilicon layer (DOPO3) 35 containing impurities is formed. This first
The second polysilicon layer 35 is patterned to cover the element formation region from above the field oxide film 34 so as to serve as a base extraction electrode. After patterning the first polysilicon layer 35, an interlayer insulating film 36 made of a silicon oxide film is formed on top of it to cover the first polysilicon layer 35. The interlayer insulating film 36
After forming the interlayer insulating film 36 and the first polysilicon layer 35, a window 37 is formed by etching. The window 37 is for arranging a sidewall spacer on its sidewall and defines the location of the external base diffusion. The sidewall spacers provide separation between the emitter bases, as described next.
窓部３７の形成後、ＣＶＤ法によりシリコン酸化膜が形
成され、このＣＶＤシリコン酸化膜は窓部３７の底部並
びに側壁を覆う。ここで、そのＣＶＤシリコン酸化膜の
膜厚は、外部ベースと内部ベースのオフセットの量を決
める。ＣＶＤシリコン酸化膜の形成後、ｎ型の不純物拡
散領域からなる外部・＼−ス領域３８の拡散が行われる
。この外部ベース領域３８は、」二記第１層目のポリシ
リコン層３５から拡散する不純物により形成される。After the window 37 is formed, a silicon oxide film is formed by the CVD method, and this CVD silicon oxide film covers the bottom and sidewalls of the window 37. Here, the thickness of the CVD silicon oxide film determines the amount of offset between the external base and the internal base. After the CVD silicon oxide film is formed, an external source region 38 consisting of an n-type impurity diffusion region is diffused. This external base region 38 is formed by impurities diffused from the first polysilicon layer 35.
外部ベース領域３８の形成後、上記ＣＶＤシリコン酸化
膜がエッチハックされ、窓部３７の側壁にシリコン酸化
膜からなる側壁スペーサ３９が残る。After forming the external base region 38, the CVD silicon oxide film is etched away, leaving sidewall spacers 39 made of silicon oxide on the sidewalls of the window 37.
この側壁スペーサ３９により微細なエミッタ領域を得る
ことができる。This sidewall spacer 39 allows a fine emitter region to be obtained.
窓部３７の内部では、一対の上記側壁スペーサ３９．３
９が対向し、その間ではエピタキシャル層３３の表面が
露出する。そこで、その露出したエピタキシャル層３３
の表面から側壁スペーサ３６
９の曲面に沿って平坦な層間絶縁膜３６の上部に至るよ
うに第２層目のポリシリコン層４０が形成される。そし
て、この第２層目のポリシリコン層４０を用いて、イオ
ン注入により内部ベース拡散用の不純物が導入される。Inside the window portion 37, the pair of side wall spacers 39.3
9 face each other, and the surface of the epitaxial layer 33 is exposed between them. Therefore, the exposed epitaxial layer 33
A second polysilicon layer 40 is formed along the curved surface of the sidewall spacer 369 to the top of the flat interlayer insulating film 36. Then, using this second polysilicon layer 40, impurities for internal base diffusion are introduced by ion implantation.
その不純物は例えばＢ１やＢ Ｆ ｚ ’等である。そ
の第２層目のポリシリコン層４０からの拡散により内部
ベース領域４１がエピタキシャル層３３の表面に形成さ
れる。この時アニール用のキャップとなる酸化膜を形成
しても良い。内部ベース領域４１の形成後、エミッタ領
域４２を形成するための不純物例えばＡｓ“等がイオン
注入により第２層目のポリシリコン層４０に打ち込まれ
る。The impurities include, for example, B1 and B F z '. By diffusion from the second polysilicon layer 40, an internal base region 41 is formed on the surface of the epitaxial layer 33. At this time, an oxide film may be formed to serve as a cap for annealing. After forming the internal base region 41, an impurity such as As'' for forming the emitter region 42 is implanted into the second polysilicon layer 40 by ion implantation.
このエミッタ領域４２を形成するための不純物の導入後
、上記第２層目のポリシリコン層４０が側壁スペーサ３
９の上端部より少し延在されたところを端部としてバタ
ーニングされる。そのバタニング後、全面にエミッタ拡
散のためのキャップ用のシリコン酸化膜４３が形成され
、エミッタ拡散よりエミッタ領域４２が内部ヘース領域
４１の内側に自己整合的に形成される。After introducing impurities to form the emitter region 42, the second polysilicon layer 40 is formed on the sidewall spacer 3.
The end portion is patterned at a portion slightly extending from the upper end portion of 9. After the batting, a silicon oxide film 43 for a cap for emitter diffusion is formed on the entire surface, and an emitter region 42 is formed inside the internal heat region 41 in a self-aligned manner by emitter diffusion.
次に、第４図すに示すように、ショットキーバリアダイ
オード、ベース、コレクタの各電極を形成すべき領域の
開口部４４，４５．４６が、上記シリコン酸化膜４３と
層間絶縁膜３６をレジストマスクを用いたパターニング
により形成される。Next, as shown in FIG. 4, openings 44, 45, and 46 in the regions where the Schottky barrier diode, base, and collector electrodes are to be formed are formed by forming the silicon oxide film 43 and the interlayer insulating film 36 into resist layers. It is formed by patterning using a mask.
また、抵抗素子のコンタクトを形成する場合は、同時に
抵抗素子のコンタクト領域にも開口部が形成される。シ
ョットキーバリアダイオードの開口部４４の底部では、
エピタキシャル層３３の表面が臨む。ベースの開口部４
５の底部では、ベース取り出し電極となる第１層目のポ
リシリコン層３５が露出する。コレクタの開口部４６で
は、コレクタ取り出し領域４７が露出する。続いて、全
面に薄い白金層がスパッタリングにより形成される。Furthermore, when forming a contact for a resistive element, an opening is also formed in the contact region of the resistive element at the same time. At the bottom of the Schottky barrier diode opening 44,
The surface of epitaxial layer 33 is facing. Base opening 4
At the bottom of 5, the first polysilicon layer 35, which becomes the base lead-out electrode, is exposed. In the collector opening 46, a collector extraction region 47 is exposed. Subsequently, a thin platinum layer is formed over the entire surface by sputtering.
次に熱処理を行い、白金層が各開口部４４〜４６におい
て下部のシリコンと反応し、その結果、白金シリサイド
層４８が形成され、この白金シリサイド層４８はショッ
トキーバリアダイオードではショットキーメタルとして
機能する。そして、王水ボイルにより、シリコン酸化膜
上の白金層が除去され、選択的に各開口部４４〜４６の
内部だ（）に白金シリサイド層４８が残る。ここで、第
２層目のポリシリコン層４０上は、シリコン酸化膜４３
が被覆したままであり、白金シリサイド層４８はエミッ
タ電極の領域には形成されない。このため、エミッタ電
極部分の微細化を図ることができ、エミッタ抵抗の低減
も図れることになる。なお、抵抗素子が有る場合には、
抵抗素子の開口部にも同様に白金シリサイド層が形成さ
れる。A heat treatment is then performed in which the platinum layer reacts with the underlying silicon in each opening 44-46, resulting in the formation of a platinum silicide layer 48, which functions as the Schottky metal in the Schottky barrier diode. do. Then, the platinum layer on the silicon oxide film is removed by aqua regia boiling, and the platinum silicide layer 48 selectively remains inside each of the openings 44 to 46 ( ). Here, on the second polysilicon layer 40, a silicon oxide film 43 is formed.
remains covered, and no platinum silicide layer 48 is formed in the region of the emitter electrode. Therefore, the emitter electrode portion can be made finer, and the emitter resistance can also be reduced. In addition, if there is a resistance element,
A platinum silicide layer is similarly formed in the opening of the resistance element.
次に、第４図Ｃに示すように、レジスト層４９が形成さ
れ、このレジスト層４９が選択露光されて開口部５０が
形成される。この開口部５０は、エミッタ電極を形成す
べき領域に対応して形成される。次に、そのレジスト層
４９の開口部５０を利用して、第２層目のポリシリコン
層４０上のシリコン酸化膜４３に開口部５１が形成され
る。この開口部５１の形成により第２層目のポリシリコ
ン層４０の表面の一部が露出する。Next, as shown in FIG. 4C, a resist layer 49 is formed, and this resist layer 49 is selectively exposed to form an opening 50. This opening 50 is formed corresponding to a region where an emitter electrode is to be formed. Next, using the opening 50 of the resist layer 49, an opening 51 is formed in the silicon oxide film 43 on the second polysilicon layer 40. By forming this opening 51, a part of the surface of the second polysilicon layer 40 is exposed.
エミッタ領域４２七の第２層目のポリシリコン９
層４０の表面を露出させた後、第４図ｄに示すように、
全面にチタン膜５２が形成され、続いてチタン膜上の全
面に窒化チタン膜５３が形成される。After exposing the surface of the second polysilicon layer 40 in the emitter region 427, as shown in FIG.
A titanium film 52 is formed on the entire surface, and then a titanium nitride film 53 is formed on the entire surface of the titanium film.
これらチタン膜５２と窒化チタン膜５３は、バリヤメタ
ルとして機能する。これらチタン膜５２と窒化チタン膜
５３の形成後、１〜２％のシリコンを含有してなるアル
ミニウム系配線層５４を全面に形成する。次に、そのア
ルミニウム系配線層５４をレジストマスクを用いてパタ
ーニングし、ショットキーバリアダイオードの電極５５
Ｓ、ベース電極５５Ｂ、エミッタ電極５５Ｅｍ、 コ
レクタ５５Ｃをそれぞれ得る。このパターニングの際、
チタン膜５２と窒化チタン膜５３もアルミニウム系配線
層５４と同じパターンに切断される。そして、エミッタ
電極５５Ｅｍのパターニングに着目すると、このパター
ニングで、アルミニウム系配線層５４から窒化チタン膜
５３とチタン膜５２までが切断されることになるが、エ
ミッタ領域４２七の第２層目のポリシリコン層４０には
、白金ジノ４ノ”イド層が存在しないため、仮にマスク
ずれに０
よってアルミニウム系配線層５４の端部が開口部５１の
内側となる場合でも、エミッタ電極部分での電池効果に
よるアルミニウムの腐食は発生しない。このためマスク
合わせ等のために必要な図中Ｐ、は小さい距離で済むこ
とになり、エミツタ電極５５Ｅｍ部分の微細化を図るこ
とができることになる。These titanium film 52 and titanium nitride film 53 function as a barrier metal. After forming the titanium film 52 and the titanium nitride film 53, an aluminum-based wiring layer 54 containing 1 to 2% silicon is formed over the entire surface. Next, the aluminum wiring layer 54 is patterned using a resist mask to form the electrode 55 of the Schottky barrier diode.
A base electrode 55B, an emitter electrode 55Em, and a collector 55C are obtained. During this patterning,
The titanium film 52 and the titanium nitride film 53 are also cut into the same pattern as the aluminum-based wiring layer 54. Focusing on the patterning of the emitter electrode 55Em, this patterning cuts the aluminum-based wiring layer 54 to the titanium nitride film 53 and the titanium film 52. Since the silicon layer 40 does not have a platinum dinoide layer, even if the end of the aluminum wiring layer 54 is inside the opening 51 due to mask misalignment, the battery effect at the emitter electrode portion will be reduced. Therefore, the distance P in the figure necessary for mask alignment etc. can be reduced to a small distance, and the emitter electrode 55Em portion can be miniaturized.
なお、上述の実施例では、バリヤメタルをチタン膜と窒
化チタン膜の積層膜としてか、これに限定されず、他の
材料のバリヤメタルを用いても良いことは勿論である。In the above-described embodiment, the barrier metal is not limited to a laminated film of a titanium film and a titanium nitride film, but it goes without saying that barrier metals made of other materials may be used.
〔発明の効果］
本発明の半導体装置は、上述のように、ショットキーバ
リアダイオード ベース、コレクタの各電極に白金シリ
サイド層が形成され、エミッタ電極には白金シリサイド
層は形成されない。このため、アルミニウム系配線層の
腐食を防止しながら、エミッタ電極部分の微細化を図る
ことができる。[Effects of the Invention] As described above, in the semiconductor device of the present invention, a platinum silicide layer is formed on each of the Schottky barrier diode base and collector electrodes, but no platinum silicide layer is formed on the emitter electrode. Therefore, it is possible to miniaturize the emitter electrode portion while preventing corrosion of the aluminum wiring layer.
また、エミッタ電極にショットキーメタルが形成れない
ため、エミノク抵抗を下げることができ、飽和電圧も下
げることが可能となる。Furthermore, since no Schottky metal is formed on the emitter electrode, it is possible to lower the emitter resistance and the saturation voltage.
第１図は本発明の半導体装置の一例の要部断面図、第２
図はその一例のショットキーバリアダイオード部分の断
面図、第３図は上記−例のエミッタ電極部分の断面図、
第４図ａ〜第４図ｄは本発明の半導体装置の一例の製造
方法を説明するためのそれぞれ工程断面図である。
１１・・・第２層目のポリシリコン層
１４・・・チタン膜
１５・・・窒化チタン膜
１６・・・アルミニウム系配線層
１８・・・白金シリサイド層
２０３・・・ショットキーバリアダイオ−２０Ｂ・・・
ベース電極
２０Ｂｍ・・・エミッタ電極
２０Ｃ・・・コレクタ電極
ド電極
３FIG. 1 is a sectional view of essential parts of an example of the semiconductor device of the present invention, and FIG.
The figure is a cross-sectional view of the Schottky barrier diode part of one example, and FIG. 3 is a cross-sectional view of the emitter electrode part of the above example.
FIGS. 4a to 4d are process cross-sectional views for explaining a method of manufacturing an example of the semiconductor device of the present invention. 11... Second polysilicon layer 14... Titanium film 15... Titanium nitride film 16... Aluminum interconnect layer 18... Platinum silicide layer 203... Schottky barrier diode 20B ...
Base electrode 20Bm...Emitter electrode 20C...Collector electrode 3
Claims (1)
ランジスタを形成してなる半導体装置において、ショッ
トキーバリアダイオード、ベース及びコレクタの各電極
構造を白金シリサイド層、バリヤメタル層及びアルミニ
ウム系配線層を積層した構造とし、エミッタの電極構造
をバリヤメタルとアルミニウム系配線層を積層した構造
とすることを特徴とする半導体装置。In a semiconductor device in which a Schottky barrier diode and a bipolar transistor are formed on a substrate, each electrode structure of the Schottky barrier diode, base, and collector is a laminated structure of a platinum silicide layer, a barrier metal layer, and an aluminum wiring layer, and the emitter 1. A semiconductor device characterized in that the electrode structure of the semiconductor device has a structure in which a barrier metal and an aluminum wiring layer are laminated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14837489A JPH0314270A (en) | 1989-06-13 | 1989-06-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14837489A JPH0314270A (en) | 1989-06-13 | 1989-06-13 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314270A true JPH0314270A (en) | 1991-01-22 |
Family
ID=15451334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14837489A Pending JPH0314270A (en) | 1989-06-13 | 1989-06-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314270A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573582B2 (en) * | 2001-07-23 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7166875B2 (en) | 1996-03-01 | 2007-01-23 | Micron Technology, Inc. | Vertical diode structures |
-
1989
- 1989-06-13 JP JP14837489A patent/JPH0314270A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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