JPH03142546A - Address converting device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、アドレス変換装置に係り、特に、仮想計算機
システムにおけるアドレス変換装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an address translation device, and particularly relates to an address translation device in a virtual computer system.
［従来の技術］
一般に、仮想計算機システムにおいては、１つの実計算
機（以下、ホスト計算機という）の下に、いくつかの仮
想計算機（以下、９Ｍという）を定義することができる
。定義された各ＶＭの記憶装置は、実計算機の記憶装置
の写像（こより実現することができ、その方法として、
従来、次に説明する２つの方法が知られている。[Background Art] Generally, in a virtual computer system, several virtual computers (hereinafter referred to as 9M) can be defined under one real computer (hereinafter referred to as host computer). The storage device of each defined VM can be realized by mapping the storage device of the actual computer.
Conventionally, two methods described below are known.
（１）ページ可能ＶＭ
第１の方法は、実計算機の仮想空間の連続した部分空間
をＶＭの主記憶として与えるものであり。(1) Pageable VM The first method is to provide a continuous partial space of the virtual space of a real computer as the main memory of the VM.
ＶＭの論理アドレスは、ＶＭの動的アドレス変換（ＤＡ
Ｔ） 、主記憶開始番地と呼ばれる各ページ可能ＶＭに
固有の一定値の加算及び実計算機のＤＡＴを行うことに
より、実記憶装置のアドレスに変換される。The VM's logical address is determined by the VM's dynamic address translation (DA).
T) is converted into a real memory address by adding a constant value unique to each pageable VM called the main memory start address and performing the DAT of the real computer.
−’（２）常駐ＶＭ
第２の方法は、実計算機の絶対アドレス空間の連続した
部分空間をＶＭの主記憶として与えるものであり、ＶＭ
の論理アドレスは、ＶＭのＤＡＴと主記憶開始番地の加
算とを行うことにより、実記憶装置のアドレスに変換さ
れる。-'(2) Resident VM The second method is to provide a continuous partial space of the absolute address space of the real computer as the main memory of the VM.
The logical address of is converted to the address of the real storage device by adding the VM's DAT and the main storage start address.
以下、前記第２の方法による従来技術を図面により説明
する。Hereinafter, a conventional technique based on the second method will be explained with reference to the drawings.
第２図は従来技術による常駐■Ｍのアドレス変換装置の
構成を示すブロック図である。第２図において、１００
はセグメントテーブルオリジンレジスタ（ＳＴＯ）、１
１０は上記・１ａ開始番地レジスタ（ＭＳＯＲＧＲ）、
１２０は論理アドレスレジスタ（ＬＡＲ）、１３０．１
３２．１３４は３人力加算器、↓４０はセグメントテー
ブル（Ｓ Ｔ）、１４５はページテーブル（ＰＴ）、１
５０は実アドレスレジスタである。FIG. 2 is a block diagram showing the configuration of a conventional resident ■M address translation device. In Figure 2, 100
is the segment table origin register (STO), 1
10 is the above-mentioned 1a start address register (MSORGR),
120 is a logical address register (LAR), 130.1
32.134 is a 3-person adder, ↓40 is a segment table (ST), 145 is a page table (PT), 1
50 is a real address register.
第２図において、ＬＡＲ１２０には、ＶＭの論理アドレ
スが格納されており、この論理アドレスは、セグメント
インデックス（ＳＸ）、ページインデックス（ｐｘ）及
びバイトインデックス（ＢＸ）よりなる。In FIG. 2, the LAR 120 stores the logical address of the VM, and this logical address consists of a segment index (SX), a page index (px), and a byte index (BX).
ＬＡＲ１２０のＳＸと、５ＴＯＲ１００に格納されてい
るセグメントテーブルオリジン（ＳＴＯ）と、ＭＳＯＲ
ＧＲＩＩＯに格納されている主記憶開始番地（ＭＳＯＲ
Ｇ）とは、３人力加算器１３０により加算され、信号、
ｉＩＭ １３１にセグメントテーブルエントリ（ＳＴＥ
）の実記憶アドレスとして出力される。SX of LAR120, segment table origin (STO) stored in 5TOR100, and MSOR
Main memory start address (MSOR) stored in GRIIO
G) is added by the three-man power adder 130, and the signal,
Segment table entry (STE) in iIM 131
) is output as a real memory address.
５Ｔ１４０は、このＳＴＥの実記憶アドレスにより索引
され、前記ＳＴＥ内のページテーブルオリジン（ＰＴ○
）１４１を信号線１４２に出力する。このＰＴ○１４↓
と、ＬＡＲ１２０（７）ＰＸと、ＭＳＯＲＧＲＩ １０
に格納されているＭ Ｓ ＯＲＧとは、３人力加算器１
３２により加算され、信号ＩＩ １３２にページテーブ
ルエントリ（ＰＴＥ）の実記・喀アドレスとして出力さ
れる。5T140 is indexed by the real storage address of this STE, and the page table origin (PT○
) 141 is output to the signal line 142. This PT○14↓
, LAR120(7)PX, and MSORGRI 10
M S ORG stored in 3-man power adder 1
32 and output to signal II 132 as the actual address of the page table entry (PTE).
ＰＴ１４５は、このＰＴＥの実アドレスにより索引され
、ＰＴＥを検出し、このＰＴＥに含まれるＰＦＲＡを出
力する。このＰＦＲＡと、ＬＡＲ１２０のＢＸと、ＭＳ
ＯＲＧＲＩＩＯに格納されているＭＳＯＲＧとは、３人
力加算器１３４により加算され、これにより、ＬＡＲに
格納されているＶＭの論理アドレスに対応する実記憶ア
ドレスか求まる。この実記憶アドレスは、実アドレスレ
ジスタｉ ５０に格納される。The PT 145 is indexed by the real address of this PTE, detects the PTE, and outputs the PFRA contained in this PTE. This PFRA, LAR120 BX, and MS
MSORG stored in ORGRIIO is added by a three-man adder 134, thereby determining the real memory address corresponding to the logical address of the VM stored in LAR. This real storage address is stored in real address register i 50.
前述のアドレス変換動作において、ＶＭのプログラム状
態語（ＰＳＷ）内のアドレス変換モードヒツトがオフの
場合、セレクタ１６０は、ＰＦＲＡの代りに、ＬＡＲ１
２０のＳＸとＰＸとを選択し、３人力加算器１３４は、
このＳＸとＰＸとを用いて、前述と同様に実記憶アドレ
スを求めることができる。In the address translation operation described above, if the address translation mode hit in the program state word (PSW) of the VM is off, the selector 160 selects LAR1 instead of PFRA.
20 SX and PX are selected, and the three-man power adder 134 is
Using this SX and PX, the real storage address can be determined in the same manner as described above.
なお、前述のようなアドレス変換装置に関する従来技術
として、例えば、特開昭６０−２１５２６５号公報等に
記載された技術が知られている。Incidentally, as a conventional technique related to the above-mentioned address translation device, for example, a technique described in Japanese Patent Application Laid-Open No. 60-215265 is known.
［発明が解決しようとする課題］ ゛
前記従来技術は、ＶＭのアドレス変換のために使用する
ハードウェア量について配慮しておらず、特に、ハード
ウェア量の制限の厳しい中小型の計算機により仮想計算
機を実現する場合に、ハードウェア量の大幅な増加を招
いてしまうという問題点を有している。[Problems to be Solved by the Invention] ゛The above-mentioned conventional technology does not consider the amount of hardware used for VM address translation, and in particular, it is difficult to perform virtual However, there is a problem in that the amount of hardware required increases significantly when realizing this.
本発明の目的は、前記従来技術の問題点を解決し、僅か
なハードウェアにより構成することのできる、仮想計算
機のアドレス変換装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an address translation device for a virtual machine that can solve the problems of the prior art and can be configured with a small amount of hardware.
［課題を解決するための手段］
本発明によれば前記目的は、アドレス変換モードを判定
する手段を有し、アドレス変換モードがオンであるとき
に、論理アドレスによるメモリアクセスで、アドレス変
換バッファ内に該論理アドレスに対応する実アドレス、
または、絶対アドレスが格納されていない場合に、マイ
クロプログラムを起動してアドレス変換処理を行う計算
機システムにおいて、仮想計算機が走行中であることを
示すラッチを設け、該ラッチがオンで仮想計算機が走行
中である場合、仮想計算機のアドレス変換モードがどの
ような場合にも、該アドレス変換モードを強制的にオン
とする手段を備えることにより達成される。[Means for Solving the Problems] According to the present invention, the above-mentioned object has a means for determining an address translation mode, and when the address translation mode is on, memory access using a logical address is performed in an address translation buffer. a real address corresponding to the logical address,
Alternatively, in a computer system that launches a microprogram to perform address conversion processing when an absolute address is not stored, a latch is provided to indicate that a virtual machine is running, and when the latch is on, the virtual machine is running. In this case, this can be achieved by providing means for forcibly turning on the address translation mode of the virtual machine, regardless of the address translation mode of the virtual machine.
［作 用コ
仮想計算機が動作中、アドレス変換モードは常にオンと
される。これにより、本発明は、メモリを論理アドレス
でアクセスする際に、アドレス変換バッファに論理アド
レスに対応する実アドレスまたは絶対アドレスが格納゛
されていない場合、マイクロプログラムが起動され、こ
のマイクロプログラムの制御下で、仮想計算機の属性に
応じたアドレス変換処理が行われ、実アドレスまたは絶
対アドレスを求めることができ、この求められたアドレ
スにより、メモリをアクセスすることができる。[Operation Address translation mode is always on while the virtual machine is operating. As a result, in the present invention, when a memory is accessed using a logical address, if a real address or an absolute address corresponding to the logical address is not stored in the address translation buffer, a microprogram is activated and the microprogram is controlled. Below, address conversion processing is performed according to the attributes of the virtual machine, and a real address or an absolute address can be obtained, and the memory can be accessed using the obtained address.
また、仮想計算機がアドレス変換モードでない場合にも
、マイクロプログラムにより、主犯・報開始番地の加算
が行われ、実メモリのアドレスを算出することができ、
かつ、この実メモリアドレスは、アドレス変換バッファ
に登録される。本発明は、これにより、主記憶開始番地
専用の加算器を備える必要がなくなり、ハードウェアの
増加を抑えることができる。In addition, even when the virtual machine is not in address conversion mode, the microprogram adds the main culprit/report start address and calculates the real memory address.
Moreover, this real memory address is registered in the address translation buffer. According to the present invention, there is no need to provide an adder dedicated to the main memory start address, and the increase in hardware can be suppressed.
［実施例コ
以下、本発明によるアドレス変換装置の一実施例を図面
により詳細に説明する。[Embodiment 1] Hereinafter, an embodiment of the address translation device according to the present invention will be explained in detail with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図において、１０はＶＭ走行判定ラッチ、１１
．１２はアドレス変換モード判定ラッチ、４ｏはアドレ
ス変換起動回路、５ｏはマイクロプログラム、６ｏはメ
モリ管理ユニット、７０はアドレス変換バッファ、８０
はメモリである。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In FIG. 1, 10 is a VM running determination latch, 11
．． 12 is an address translation mode determination latch, 4o is an address translation activation circuit, 5o is a microprogram, 6o is a memory management unit, 70 is an address translation buffer, 80
is memory.
第１図に示す本発明の実施例において、ＶＭ走行判定ラ
ッチ１０は、ＶＭが走行中であることを示すモードラッ
チであり、ＶＭの走行のスタートを指示する命令でセッ
トされ、割り込み等の特定の要因により、ホスト計算機
に制御が移る際にリセットされる。また、アドレス変換
モード判定ラッチ１１は、ＰＳＷ内にあるアドレス変換
モードラッチであり、アドレス変換モード判定ラッチ１
２は、ＰＳＷ内にあるアドレス変換機構がサポートされ
ているか否かを示すラッチである。これらのラッチ１１
．１２は、ホスト計算機の走行中にはホスト計算機のＰ
ＳＷの内容が格納され、ＶＭの走行中にはＶＭのＰＳＷ
の内容が格納される。In the embodiment of the present invention shown in FIG. 1, the VM running determination latch 10 is a mode latch that indicates that the VM is running, and is set by an instruction to start running the VM, and is used to identify interrupts, etc. Due to this factor, it is reset when control is transferred to the host computer. Further, the address conversion mode determination latch 11 is an address conversion mode latch in the PSW, and the address conversion mode determination latch 1
2 is a latch that indicates whether or not the address translation mechanism within the PSW is supported. These latches 11
．． 12 is the host computer's P while the host computer is running.
The contents of the SW are stored, and the VM's PSW is stored while the VM is running.
The contents of are stored.
そして、これらのラッチ１１．１２の両方が共に］′′
にセットされている場合、アドレス変換モードがオンと
なる。従って、これらのラッチ↓１．１２の出力の論理
積回路２０を介した信号と、ラッチ１０の出力とを論理
和回路２１を介した出力“Ｏ′′、“１”°は、それぞ
れ、アドレス変換モードのオフ、オンの判定結果を示し
、信号線３０を介してメモリ管理ユニット６０に送られ
る。and both of these latches 11.12 together]''
If set to , address translation mode is turned on. Therefore, the outputs "O'' and "1"° of the outputs of these latches ↓1.12 through the AND circuit 20 and the output of the latch 10 through the OR circuit 21 are the addresses, respectively. It shows the determination result of whether the conversion mode is off or on, and is sent to the memory management unit 60 via the signal line 30.
ＶＭが走行中、ラッチ１０は、 “１″にセットされて
おり、ラッチ１１，１２の内容で示されるＶＭのアドレ
ス変換モードによらず、常に、アドレス変換モードがオ
ンである判定が、信号線３０を介してメモリ管理ユニッ
ト６０に送られる。While the VM is running, the latch 10 is set to "1", and regardless of the address translation mode of the VM indicated by the contents of the latches 11 and 12, the signal line always determines that the address translation mode is on. 30 to the memory management unit 60.
メモリ８０に対するアクセス要求があると、信号線３０
上のアドレス変換モードの判定結果が調べられ、その内
容がオフの場合、メモリ管理ユニット６０は、信号線３
１から与えられる論理アドレスをそのままメモリの実ア
ドレスとしてメモリ８０をアクセスする。また、信号線
３０上のアドレス変換モードの判定結果の内容がオンの
場合、信号線３１上の論理アドレスが、アドレス変換バ
ッファ７０内に登録されているか否かが調べられる。When there is an access request to the memory 80, the signal line 30
The determination result of the above address translation mode is checked, and if the content is OFF, the memory management unit 60 transfers the signal line 3
The memory 80 is accessed using the logical address given from 1 as the real address of the memory. Further, if the determination result of the address translation mode on the signal line 30 is ON, it is checked whether the logical address on the signal line 31 is registered in the address translation buffer 70 or not.
アドレス変換バッファ７０は、論理アドレスが登録され
ている場合、該論理アドレスに対応する実アドレスを出
力し、メモリ管理ユニット６０は、この実アドレスによ
りメモリ８０をアクセスする。If a logical address is registered, the address translation buffer 70 outputs a real address corresponding to the logical address, and the memory management unit 60 accesses the memory 80 using this real address.
アドレス変換バッファ７ｏに、論理アドレスが登録され
ていない場合、メモリ管理ユニット６０は、アドレス変
換起動回路４０を介してマイクロプログラム５０を起動
し、マイクロプログラム５０は、仮想計算機の属性に応
じたアドレス変換処理を実行する。If no logical address is registered in the address translation buffer 7o, the memory management unit 60 starts the microprogram 50 via the address translation startup circuit 40, and the microprogram 50 performs address translation according to the attributes of the virtual machine. Execute processing.
マイクロプログラム５０は、次のように動作してアドレ
ス変換処理を実行する。The microprogram 50 operates as follows to execute address conversion processing.
すなわち、ページ可能ＶＭであ、って、アドレス変換モ
ードがオフのとき、ＶＭの論理アドレスに対して主記憶
開始番地の加算を行い、さらに、ホスト計算機のＤＡＴ
処理を行うことによりメモリ８０の実アドレスを求める
。In other words, if it is a pageable VM and the address translation mode is off, the main memory start address is added to the logical address of the VM, and the DAT of the host computer is added.
By performing the processing, the real address of the memory 80 is obtained.
ページ可能ＶＭであって、アドレス変換モードがオンの
とき、ＶＭの論理アドレスに対してＶＭのＤＡＴ処理を
行い、その結果に対して主記憶開始番地の加算を行い、
さらに、ホスト言１算機のＤＡＴ処理を行うことにより
メモリ８０の実アドレスを求める。When it is a pageable VM and the address translation mode is on, performs VM DAT processing on the VM's logical address, adds the main memory start address to the result,
Furthermore, the real address of the memory 80 is obtained by performing DAT processing on the host computer.
常駐ＶＭであって、アドレス変換モードがオフのとき、
ＶＭの論理アドレスに対して主記憶開始番地の加算を行
い、さらに、ホスト計算機のＤＡＴ処理を行うことによ
りメモリ８０の実アドレスを求める。When it is a resident VM and the address translation mode is off,
The real address of the memory 80 is obtained by adding the main memory start address to the logical address of the VM and then performing DAT processing on the host computer.
常駐ＶＭであって、アドレス変換モードがオンのとき、
ＶＭの論理アドレスに対してＶＭの論理アドレスに対し
てＶＭのＤＡＴ処理を行い、その結果に対して主記憶開
始番地の力ａ算を行ことによりメモリ８０の実アドレス
を得る。When it is a resident VM and address translation mode is on,
The VM's DAT processing is performed on the VM's logical address, and the real address of the memory 80 is obtained by calculating the force a of the main memory start address on the result.
前述のようにして、マイクロプログラム５０により求め
られた実アドレスは、対応する論理アドレス、空間識別
子、ＶＭ識別子及びアドレス変換モード識別子と共に、
アドレス変換バッファ７０に登録され、メモリ８０のア
クセスのために使用される。As described above, the real address determined by the microprogram 50, together with the corresponding logical address, space identifier, VM identifier, and address translation mode identifier,
It is registered in the address translation buffer 70 and used for accessing the memory 80.
前述した本発明の実施例によれば、ＶＭのアドレス変換
を、マイクロプログラムを利用して実行することができ
るので、ハードウェアのわずかな増加のみで、ＶＭのア
ドレス変換装置を構成することができ、特に、ハードウ
ェア量の制限が厳しい中、小型の計１′Ｊ−機を用いて
容易に仮想計算機を実現することが可能となる。According to the embodiment of the present invention described above, since VM address translation can be executed using a microprogram, it is possible to configure a VM address translation device with only a slight increase in hardware. In particular, while the amount of hardware is severely limited, it becomes possible to easily realize a virtual computer using a small 1'J-machine.
［発明の効果］
以上説明したように本発明によれば、少ないハードウェ
アにより、仮想計算機のアドレス変換装置を実現するこ
とができる。[Effects of the Invention] As described above, according to the present invention, an address translation device for a virtual machine can be realized with a small amount of hardware.
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来技術による常ＱＶＭのアドレス変換装置の構
成を示すブロック図である。
１０・・・・・ＶＭ走行判定ラッチ、１１．１２・・・
・アドレス変換モード判定ラッチ、４ｏ・・・・・・ア
ドレス変換起動回路、５０・・・・・・マイクロプログ
ラム、６０・・・・メモリ管理ユニット、７ｏ・・・・
アドレス変換バッファ、８０・・・・メモリ、１００
・・セグメントテーブルオリジンレジスタ（ＳＴＯ）
、工１０・・・・・主記憶開始番地レジスタ（ＭＳＯＲ
ＧＲ）１２０・・・・・論理アドレスレジスタ（ＬＡＲ
）、１３０．１３２，１３４・・・・ ３人力加算器、
１４０・・・・・・セグメントテーブル（ＳＴ）、１４
５ページテーブル（ＰＴ）、１５０・・団・実アドレス
レジスタ。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional QVM address translation device. 10...VM running judgment latch, 11.12...
・Address conversion mode determination latch, 4o...Address conversion starting circuit, 50...Micro program, 60...Memory management unit, 7o...
Address translation buffer, 80...Memory, 100
...Segment table origin register (STO)
, Engineering 10... Main memory start address register (MSOR)
GR) 120...Logical address register (LAR
), 130.132, 134... 3 manual adder,
140...Segment table (ST), 14
5 page table (PT), 150...Group/real address register.
Claims (1)
有し、アドレス変換モードがオンであるときに、論理ア
ドレスによるメモリアクセスで、アドレス変換バッファ
内に該論理アドレスに対応する実アドレス、または、絶
対アドレスが格納されていない場合に、マイクロプログ
ラムを起動してアドレス変換処理を行う計算機システム
において、仮想計算機が走行中であること判定する手段
と、該判定手段が、仮想計算機が走行中であると判定し
ている場合に、仮想計算機のアドレス変換モードのオン
、オフにかかわらず、該アドレス変換モードを強制的に
オンとする手段とを備えることを特徴とするアドレス変
換装置。1. It has means for determining whether the address translation mode is on or off, and when the address translation mode is on, a real address corresponding to the logical address is stored in the address translation buffer by memory access using the logical address, or In a computer system that activates a microprogram to perform address conversion processing when an absolute address is not stored, means for determining that a virtual machine is running; and a means for determining that the virtual machine is running. An address translation device comprising means for forcibly turning on the address translation mode of the virtual machine, regardless of whether the address translation mode of the virtual machine is on or off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01279691A JP3125790B2 (en) | 1989-10-30 | 1989-10-30 | Address translator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01279691A JP3125790B2 (en) | 1989-10-30 | 1989-10-30 | Address translator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142546A true JPH03142546A (en) | 1991-06-18 |
| JP3125790B2 JP3125790B2 (en) | 2001-01-22 |
Family
ID=17614530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01279691A Expired - Fee Related JP3125790B2 (en) | 1989-10-30 | 1989-10-30 | Address translator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125790B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122305A (en) * | 2005-10-27 | 2007-05-17 | Hitachi Ltd | Virtual machine system |
-
1989
- 1989-10-30 JP JP01279691A patent/JP3125790B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122305A (en) * | 2005-10-27 | 2007-05-17 | Hitachi Ltd | Virtual machine system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3125790B2 (en) | 2001-01-22 |
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