JPH03140061A - Picture processor - Google Patents
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- JPH03140061A JPH03140061A JP1277256A JP27725689A JPH03140061A JP H03140061 A JPH03140061 A JP H03140061A JP 1277256 A JP1277256 A JP 1277256A JP 27725689 A JP27725689 A JP 27725689A JP H03140061 A JPH03140061 A JP H03140061A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は画像処理装置に関し、例えば条件付決定型デイ
ザ法を用いて２値化を行う画像処理装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image processing apparatus, and more particularly, to an image processing apparatus that performs binarization using a conditionally determined dither method.
［従来の技術］
近年、条件付決定型デイザ法の代表的２値化手法に平均
誤差最小法（又は誤差拡散法ＥＤ法とも称する）が有る
。本出願人が平成１年２月１０日に出願した特願平１−
３１４０８号に開示されている平均濃度保存法もこの種
の２値化手法に分類される。このＥＤ法等の２値化手法
は、原理的に注目画素の２値判定が周辺画素データに強
く依存する。特に、ＣＧ（コンピュータグラフィックス
）画像を擬似中間調表現する際には、２値化処理の周期
性に伴なって、規則的な低周波のテクスチャーが発生し
、画像品質の低下を招いてしまう、この課題に対して、
画像信号に比べて十分小さいデイザ信号を処理対象の画
像信号に付与して、上記周期性を乱す方法が知られてい
る。[Prior Art] In recent years, the minimum average error method (or also referred to as the error diffusion method ED method) is a typical binarization method of the conditional decision type dither method. Patent application No. 1-9 filed by the applicant on February 10, 1999
The average density preservation method disclosed in No. 31408 is also classified as this type of binarization method. In the binarization method such as the ED method, in principle, the binary determination of the pixel of interest strongly depends on surrounding pixel data. In particular, when expressing pseudo-halftones of CG (computer graphics) images, regular low-frequency textures occur due to the periodicity of the binarization process, leading to a decline in image quality. , for this task,
A known method is to disturb the periodicity by adding a dither signal that is sufficiently smaller than the image signal to the image signal to be processed.
［発明が解決しようとする課題］
しかしながら、上記デイザ信号の付与手段は、付与する
値が十分小さい値にもかかわらず、−船釣に画像データ
幅（例えば、画像データが濃度に応じて０〜２５５の値
を取り得る場合の８ビツト）以上の幅、即ち、０〜２５
５の画像にデイザ信号（＋１゜０、−１）を加算する場
合に生じる−１〜＋２５６までの１０ビット幅を有する
加減算器を必要とする為、ハードウェア的負担は見のが
せないという欠点があった。[Problems to be Solved by the Invention] However, although the value provided by the dither signal applying means is sufficiently small, the image data width (for example, the image data varies from 0 to Width greater than or equal to 8 bits when 255 values can be taken, i.e. 0 to 25
Since it requires an adder/subtractor with a 10-bit width from -1 to +256, which occurs when adding a dither signal (+1°0, -1) to an image of 5, the hardware burden cannot be overlooked. There were drawbacks.
本発明は上記従来例の欠点に鑑みてなされたものであり
、その目的とするところは、デイザ信号の付与装置をよ
り安価で且つ簡単な構成で実現する画像処理装置を提供
する点にある。The present invention has been made in view of the above-mentioned drawbacks of the conventional example, and an object of the present invention is to provide an image processing device that realizes a dither signal applying device at a lower cost and with a simpler configuration.
［課題を解決するための手段］
上述した課題を解決し、目的を達成するため、本発明に
係わる画像処理装置は、多値の画像信号を入力する入力
手段と、前記入力画像信号に同期して乱数を発生する乱
数発生手段と、前記入力手段で入力された画像信号の所
定位置のビット信号と前記乱数発生手段で発生した乱数
との論理演算を行う演算手段と、該演算手段での演算結
果を前記所定位置のビット信号と置き換えて出力する出
力手段とを備えることを特徴とする。[Means for Solving the Problems] In order to solve the above-mentioned problems and achieve the objectives, an image processing device according to the present invention includes an input means for inputting a multivalued image signal, and an input means for synchronizing with the input image signal. a random number generating means for generating random numbers; a calculating means for performing a logical operation on a bit signal at a predetermined position of the image signal input by the input means and the random number generated by the random number generating means; and a calculating means for performing a logical operation on the random number generated by the random number generating means; It is characterized by comprising an output means for replacing the result with the bit signal at the predetermined position and outputting the result.
Ｃ作用１
かかる構成によれば、入力手段は多値の画像信号を入力
し、乱数発生手段は入力画像信号に同期して乱数を発生
し、演算手段は入力手段で入力された画像信号の所定位
置のビット信号と乱数発生手段で発生した乱数との論理
演算を行い、出力手段は演算手段での演算結果を所定位
置のビット信号と置き換えて出力する。C Effect 1 According to this configuration, the input means inputs a multivalued image signal, the random number generation means generates a random number in synchronization with the input image signal, and the calculation means generates a predetermined value of the image signal inputted by the input means. A logical operation is performed between the bit signal at the position and the random number generated by the random number generation means, and the output means replaces the result of the calculation by the calculation means with the bit signal at a predetermined position and outputs the result.
以下添付図面を参照して、本発明にかかわる好適な実施
例を詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。同図において、１００は原稿画像を読取るための画
像読取部を示し、１０１は画像読取部１００で読取られ
たアナログ画像信号をデジタル信号に変換し、その後に
対数変換、シェープインク補正等の公知の補正処理を施
す量子化部を示している。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, 100 indicates an image reading unit for reading the original image, and 101 converts the analog image signal read by the image reading unit 100 into a digital signal, and then performs known processes such as logarithmic conversion and shape ink correction. A quantization unit that performs correction processing is shown.
１０２は量子化部１０１かもの画像データを本方式の２
値化処理を実施する２値化処理部を示している。１０３
は２値化処理部１０２で２値画像信号に基づいて可視画
像を生成する画像出力部を示している。102 is a quantization unit 101 which converts the image data into 2 of this method.
A binarization processing unit that performs digitization processing is shown. 103
indicates an image output unit that generates a visible image based on a binary image signal in the binarization processing unit 102.
次に、本方式の２値化処理について説明する。Next, the binarization process of this method will be explained.
本実施例では、８ビツトの入力画像データのうちの２″
ビツトの位置のみを微小なデイザ信号で論理演算し、こ
のようにして、入力データに微小なデイザ信号を付加し
た後に擬似階調変換する方式を使用する。In this embodiment, 2'' of 8-bit input image data
A method is used in which only the bit position is logically operated using a minute dither signal, and after the minute dither signal is added to the input data, pseudo gradation conversion is performed.
第２図は本実施例の２値化処理部１０２の内部構成を示
すブロック図である。同図において、４−１〜４−２５
は１ｂｆｔデータを図示しない画像クロックでそれぞれ
ｌクロック毎に遅延保持するＤ型フリップフロップ（Ｄ
Ｆ／Ｆ）を示している。５−１〜５−３はＤＦ／Ｆ４−
１〜４−２５にそれぞれ遅延保持された１とットデータ
を入力して排他的論理和の演算を行うＥＸ−ＯＲゲート
を示している。FIG. 2 is a block diagram showing the internal configuration of the binarization processing section 102 of this embodiment. In the same figure, 4-1 to 4-25
is a D-type flip-flop (D
F/F) is shown. 5-1 to 5-3 are DF/F4-
It shows an EX-OR gate which inputs delayed and held 1 and 1 data into 1 to 4-25 and performs an exclusive OR operation.
３はＭ系列の擬似乱数発生回路を示し、ＤＦ／Ｆ４−１
〜４−２５及びＥＸ−ＯＲゲート５−１゜５−２．５−
３によって１ビット分付与される微小なデイザ信号、即
ち、乱数ＰＮを発生する。１，２は擬似乱数発生器３で
の論理演算の前後でそれぞれ８ビツトデータを保持する
ＤＦ／Ｆを示し、６はＤＦ／Ｆ ｌから出力される２１
のビット位置のビットデータと擬似乱数発生器３からの
乱数ＰＮとの排他的論理和を行うＥＸ−ＯＲゲートを示
している。このＥＸ−ＯＲゲート６から出力される２値
データは後述の擬似階調処理部７への出力データとなる
。７はＤ Ｆ／Ｆ ２から出力される８ビツトデータな
擬似中間調に変換する擬似中間調処理部を示している。3 shows an M-sequence pseudo-random number generation circuit, DF/F4-1
~4-25 and EX-OR gate 5-1゜5-2.5-
3, a minute dither signal given for one bit, that is, a random number PN is generated. 1 and 2 indicate DF/Fs that hold 8-bit data before and after the logical operation in pseudo-random number generator 3, and 6 indicates 21 output from DF/F l.
3 shows an EX-OR gate that performs exclusive OR of the bit data at the bit position and the random number PN from the pseudo-random number generator 3. The binary data output from this EX-OR gate 6 becomes output data to a pseudo gradation processing section 7, which will be described later. Reference numeral 7 indicates a pseudo-halftone processing section which converts the data outputted from the D F/F 2 into pseudo-halftone data of 8 bits.
この擬似中間調処理部７から出力される８ビツトデータ
は、前述した画像出力部１０３に出力画像データとして
出力される。The 8-bit data outputted from the pseudo halftone processing section 7 is outputted as output image data to the aforementioned image outputting section 103.
次に、上記２値化処理部１０２の動作について説明する
。Next, the operation of the binarization processing section 102 will be explained.
上擬似乱数発生器３において、ＤＦ／Ｆ４−１゜４−２
．４−３．４−４から出力される排他的論理和をＤＦ／
Ｆ４−２５の入力に帰還し、これによって１周期が２ｆ
Ｓ−１なる１ビット分の乱数ＰＮがＤＦ／Ｆ４−１の出
力端子で得られる。乱数ＰＮの周期はＡ４原稿を４００
ｄｐｉで構成する全画像データ数に相当するため、乱数
ＰＮはＡ４原稿中で周期性を有さない値である。乱数Ｐ
Ｎは入力８ビット幅の画像データ中の２１のビット位置
の画像信号とＥＸ−ＯＲゲート６で排他的論理和の演算
が行われ、その演算結果を乱数的デイザ信号（乱数ＰＮ
をいう）が付与された画像データの２′のビット位置の
出力画像データとしてＤＦ／Ｆ２の２１のビット位置の
入力端子に接続される。In the upper pseudorandom number generator 3, DF/F4-1°4-2
．． 4-3. Exclusive OR output from 4-4 is DF/
It is fed back to the input of F4-25, so that one cycle is 2f.
A 1-bit random number PN called S-1 is obtained at the output terminal of the DF/F4-1. The period of random number PN is 400 for A4 manuscript.
Since it corresponds to the total number of image data configured in dpi, the random number PN is a value that does not have periodicity in an A4 document. Random number P
N is an exclusive OR operation performed by the EX-OR gate 6 with the image signal at the 21 bit position in the input 8-bit width image data, and the operation result is converted into a random number dither signal (random number PN
) is connected to the input terminal of the DF/F2 at the 21st bit position as output image data at the 2' bit position of the image data.
ここで、入力画像データの２′のビット位置のデータか
“ｌ”且つ乱数ＰＮが１のとき、出力される２１のビッ
ト位置のデータは“０”となる。この場合、入力画像デ
ータの２′のビット位置のデータには“−２”のＰＮ値
が付与されることとなる。これに対して、２′のビット
位置のデータか“０”かつ乱数ＰＮか“１”のとき、２
′のビット位置のデータは“Ｏ”から“１“どなる。こ
の場合、入力画像データの２１のビット位置のデータに
は“＋２”のＰＮ値が付与されることになる。尚、ＰＮ
＝Ｏの場合には、入力画像データがそのまま出力、つま
り付与されるＰＮ値（付与値）“Ｏ”の状態で出力され
る。Here, when the data at bit position 2' of the input image data is "1" and the random number PN is 1, the data at bit position 21 to be output is "0". In this case, a PN value of "-2" is assigned to the data at the 2' bit position of the input image data. On the other hand, when the data at bit position 2' is "0" and the random number PN is "1", 2
The data at the bit position '' changes from "O" to "1". In this case, a PN value of "+2" is assigned to the data at the 21st bit position of the input image data. Furthermore, PN
In the case of =O, the input image data is output as is, that is, the assigned PN value (assigned value) is output in the state of "O".
第３図は本実施例の乱数ＰＮ（付与値）と入力データと
の関係を説明する図である。FIG. 3 is a diagram illustrating the relationship between the random number PN (assigned value) and input data in this embodiment.
第３図に示されるように、入力画像データが１３のとき
に、ＰＮ＝ １であれば１３＋２＝１５．ＰＮ＝０であ
れば１３＋０＝１３にデイザ化される。また、入力画像
データが１４のときに、ＰＮ＝ １であれば１４−２＝
１２、ＰＮ＝Ｏであれば１４＋０＝１４にデイザ化され
る。同様に、入力画像データが１５のときは、入力画像
データが１４のときと同様（２’のビット位置のデータ
が同じ）に付与値が決定し、また、入力画像データが１
５のときは、入力画像データが１３のときと同様（２１
のビット位置のデータが同じ）に付与値が決定する。尚
、本実施例においては、Ｍ系列乱数を用いていることか
ら、発生する０と１の数が同数に保証されているため、
入力画像データの２１のビット位置のデータに０と１の
とり得る確率に大きな片寄りはなく、簡単な構成でデイ
ザ化されたといえる。As shown in FIG. 3, when the input image data is 13, if PN=1, then 13+2=15. If PN=0, it is dithered to 13+0=13. Also, when the input image data is 14, if PN=1, 14-2=
12, if PN=O, it is dithered to 14+0=14. Similarly, when the input image data is 15, the assigned value is determined in the same way as when the input image data is 14 (the data at the 2' bit position is the same), and when the input image data is 1.
When the input image data is 5, it is the same as when the input image data is 13 (21
The assigned value is determined when the data at the bit position is the same). In addition, in this example, since M-sequence random numbers are used, the number of generated 0s and 1s is guaranteed to be the same.
There is no large deviation in the probability that the data at the 21 bit positions of the input image data can be 0 or 1, and it can be said that the data was dithered with a simple configuration.
以上説明したように本実施例によれば、微小なデイザ信
号を付与する回路をより安価で且つ簡単な構成で実現す
ることができる。As described above, according to this embodiment, a circuit that provides a minute dither signal can be realized at a lower cost and with a simpler configuration.
く他の実施例〉
さて、上述した実施例では、２１のビット位置にデイザ
信号（乱数ＰＮ）を付与したが、さらに細かい付与デー
タを得るため、２°のビット位置の画像信号に対しても
微小なデイザ信号の付与を行うようにしても良い。Other Embodiments Now, in the embodiment described above, a dither signal (random number PN) is attached to the 21 bit position, but in order to obtain even more detailed attached data, the dither signal (random number PN) is also attached to the image signal at the 2° bit position. A minute dither signal may also be applied.
そこで、他の実施例について説明する。なお、前述した
実施例の同様の構成には、同一番号を付し、その説明を
省略する。Therefore, other embodiments will be described. Note that the same components as in the embodiment described above are given the same numbers, and the explanation thereof will be omitted.
第４図は他の実施例の２値化処理部の内部構成を示すブ
ロック図である。同図において、ＥＸ−ＯＲゲート８は
、Ｍ系列の擬似乱数発生器３°中、ＤＦ／Ｆ４−１の出
力信号（乱数ＰＮＩ）と位相のずれた乱数ＰＮ２をＤＦ
／Ｆ４−３の出力から得て、その乱数ＰＮ２と入力画像
データの２°のビット位置の信号との排他的論理和なと
り、その演算結果を２°のビット位置の入力画像データ
に微小なデイザ信号か付与された画像データとする。FIG. 4 is a block diagram showing the internal configuration of the binarization processing section of another embodiment. In the same figure, the EX-OR gate 8 converts the random number PN2 out of phase with the output signal (random number PNI) of the DF/F4-1 into the DF in the M-sequence pseudo-random number generator 3°.
/F4-3 output, exclusive OR the random number PN2 and the signal at the 2° bit position of the input image data, and apply a minute dither to the input image data at the 2° bit position using the result of the operation. It is assumed that the image data is a signal or an attached image data.
第５図は他の実施例の乱数ＰＮＩ、ＰＮ２ （付与値）
と入力データとの関係を説明する図である。Figure 5 shows random numbers PNI and PN2 (assigned values) of other embodiments.
FIG. 3 is a diagram illustrating the relationship between and input data.
同図において、例えば、入力画像データ“１６”のよう
に下位２ビツトが００．（Ｂ ： ２進数を意味する）
の場合、（ＰＮＩ、ＰＮ２）＝ （１，１）に対して乱
数ＰＮＩとＰＮ２とによる付与値は＋３、（ＰＮＩ、Ｐ
Ｎ２）＝ （０，１）に対して付与値は＋１．（ＰＮＩ
、ＰＮ２）＝ （１，Ｏ）に対して付与値は＋２、（Ｐ
ＮＩ、ＰＮ２）＝ （０，０）に対して付与値は０とな
る。このように、Ｏ〜＋３の値が乱数的に付与されるこ
とになる。同様に、入力画像データ“１３”のように下
位２ビツトがＯｔｍの場合、−１〜＋２の値が乱数的に
付与され、入力画像データ“１４”のように下位２ビツ
トが１０ｊの場合、−２〜＋１の値が乱数的に付与され
、入力画像データ“１５”のように下位２ビツトが１１
６の場合、−３〜０の値が乱数的に付与されることにな
る。In the figure, for example, the lower two bits of input image data "16" are 00. (B: means binary number)
In the case of (PNI, PN2) = (1, 1), the value given by random numbers PNI and PN2 is +3, (PNI, P
The assigned value is +1 for N2)=(0,1). (PNI
, PN2) = (1, O), the assigned value is +2, (P
The assigned value is 0 for NI, PN2)=(0,0). In this way, values from O to +3 are randomly assigned. Similarly, when the lower 2 bits are Otm as in input image data "13", a value from -1 to +2 is randomly assigned, and when the lower 2 bits are 10j as in input image data "14", Values from -2 to +1 are assigned randomly, and the lower two bits are 11, such as input image data "15".
In the case of 6, a value between -3 and 0 will be randomly assigned.
このように、入力画像信号の下位２ビツトに対して微小
なデイザ信号を付与しても、前述した実施例と同様の効
果を得ることができる。In this way, even if a minute dither signal is applied to the lower two bits of the input image signal, the same effects as in the above embodiment can be obtained.
さて、誤差拡散法で２値化する場合、注目画素に対して
誤差補正を行った後の多値データのＬＳＢあるいは下位
ビットにも、上述した２つの実施例で用いた擬似乱数発
生器から付加される微小なデイザ信号を付加しても前述
した実施例と同様の乱数的効果が得られる。Now, when binarizing using the error diffusion method, the pseudorandom number generator used in the two embodiments described above also adds data to the LSB or lower bits of the multivalued data after error correction has been performed on the pixel of interest. Even if a very small dither signal is added, the same random number effect as in the embodiment described above can be obtained.
また、前述した２つの実施例では、それぞれＥＸ−ＯＲ
ゲートを用いて入力画像データと乱数ＰＮとの排他的論
理和を行っていたが、本発明はこれに限定されるもので
はな（、ＥＸ−ＯＲの演算にかかわらず、ＡＮＤ、ＮＡ
ＮＤ、ＮＯＲ，ＯＲ，ＥＸ−ＮＯＲ等の回路を用いても
、前述した２つの実施例と同様の結果が得られることは
述べるまでもない。In addition, in the two embodiments described above, each EX-OR
Although the gate is used to perform the exclusive OR of the input image data and the random number PN, the present invention is not limited to this.
It goes without saying that the same results as in the two embodiments described above can be obtained even if circuits such as ND, NOR, OR, EX-NOR, etc. are used.
［効果Ｊ
以上説明したように、本発明によれば、微小なデイザ信
号を付与する回路をより安価で且つ簡単な構成で実現す
ることができる。[Effect J] As described above, according to the present invention, a circuit that provides a minute dither signal can be realized at a lower cost and with a simpler configuration.
第１図は本発明の一実施例の構成を示すブロック図、
第２図は本実施例の２値化処理部１０２の内部構成を示
すブロック図、
第３図は本実施例の乱数ＰＮ（付与値）と入力データと
の関係を説明する図、
第４図は他の実施例の２値化処理部の内部構成を示すブ
ロック図、
第５図は他の実施例の乱数ＰＮＩ、ＰＮ２ （付与値）
と入力データとの関係を説明する図である。
図中、１，２．４−１〜４−２５・・・ＤＦ／Ｆ、３．
３°・・・擬似乱数発生器、５−１〜５−３゜６．８・
・・ＥＸ−ＯＲゲート、７・・・擬似階調処理部、８・
・・、９・・・ １０・・・、１００・・・画像読取部
、１０１・・・量子化部、１０２・・・２値化処理部、
１０３・・・画像出力部である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a block diagram showing the internal configuration of the binarization processing unit 102 of the embodiment, and FIG. FIG. 4 is a block diagram showing the internal configuration of the binarization processing section of another embodiment, and FIG. 5 is a diagram illustrating the relationship between the random numbers PNI, PN2 ( Granted value)
FIG. 3 is a diagram illustrating the relationship between and input data. In the figure, 1, 2.4-1 to 4-25...DF/F, 3.
3°...Pseudo-random number generator, 5-1 to 5-3°6.8.
... EX-OR gate, 7... pseudo gradation processing section, 8.
..., 9... 10..., 100... Image reading section, 101... Quantization section, 102... Binarization processing section,
103... Image output unit.
Claims (2)
画像信号に同期して乱数を発生する乱数発生手段と、 前記入力手段で入力された画像信号の所定位置のビット
信号と前記乱数発生手段で発生した乱数との論理演算を
行う演算手段と、 該演算手段での演算結果を前記所定位置のビット信号と
置き換えて出力する出力手段とを備えること、を特徴と
する画像処理装置。(1) An input means for inputting a multivalued image signal, a random number generation means for generating a random number in synchronization with the input image signal, and a bit signal at a predetermined position of the image signal input by the input means and the random number. An image processing device comprising: a calculation means that performs a logical operation on the random number generated by the generation means; and an output means that replaces the calculation result of the calculation means with the bit signal at the predetermined position and outputs the result.
終了した時点で乱数の１周期としたことを特徴とする請
求項第１項記載の画像処理装置。(2) The image processing apparatus according to claim 1, wherein the random number generating means generates one cycle of the random number when outputting at least one image is completed.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277256A JP2915445B2 (en) | 1989-10-26 | 1989-10-26 | Image processing device |
| US08/460,821 US5577136A (en) | 1989-09-27 | 1995-06-02 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277256A JP2915445B2 (en) | 1989-10-26 | 1989-10-26 | Image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03140061A true JPH03140061A (en) | 1991-06-14 |
| JP2915445B2 JP2915445B2 (en) | 1999-07-05 |
Family
ID=17580993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1277256A Expired - Fee Related JP2915445B2 (en) | 1989-09-27 | 1989-10-26 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915445B2 (en) |
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| JPS57160264A (en) * | 1981-03-30 | 1982-10-02 | Canon Inc | Recorder of half tone picture |
| JPH0362783A (en) * | 1989-07-31 | 1991-03-18 | Matsushita Electric Ind Co Ltd | Picture processing unit |
-
1989
- 1989-10-26 JP JP1277256A patent/JP2915445B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (1)
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| JP2017097148A (en) * | 2015-11-24 | 2017-06-01 | アルパイン株式会社 | Display device and luminance unevenness control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2915445B2 (en) | 1999-07-05 |
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