JPH03138983A - Manufacture of thin film transistor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁性基板上にメモリ用薄膜トランジスタと
選択用薄膜トランジスタとを形成した薄膜トランジスタ
メモリの製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a thin film transistor memory in which a memory thin film transistor and a selection thin film transistor are formed on an insulating substrate.
最近、Ｅ２ ＦＲＯＭ等のメモリ素子として、メモリ用
トランジスタと、このメモリ用トランジスタを選択する
選択用トランジスタ（各メモリ用トランジスタにそれぞ
れ接続される選択トランジスタ、または、メモリ用トラ
ンジスタのゲート電極およびソース、ドレイン電極がつ
ながる各配線ラインにそれぞれ接続されるライン選択ト
ランジスタ）とを、薄膜トランジスタで構成した薄膜ト
ランジスタメモリが開発されている。Recently, as a memory element such as E2 FROM, a memory transistor and a selection transistor that selects this memory transistor (a selection transistor connected to each memory transistor, or a gate electrode, a source, and a drain of a memory transistor) are used. A thin film transistor memory has been developed in which a line selection transistor (line selection transistor connected to each wiring line to which electrodes are connected) is formed of a thin film transistor.
この薄膜トランジスタメモリは、絶縁性基板上にメモリ
用薄膜トランジスタと選択用薄膜トランジスタとを形成
したもので、この薄膜トランジスタメモリは従来、第１
１図〜第１５図に示すような製造工程で製造されている
。なお、第１１図〜第１５図は、メモリ用薄膜トランジ
スタ（以下メモリトランジスタという）Ｔｌに選択用薄
膜トランジスタ（以下選択トランジスタという）Ｔ２を
接続した薄膜トランジスタメモリの製造工程を示してい
る。This thin film transistor memory has a memory thin film transistor and a selection thin film transistor formed on an insulating substrate.
It is manufactured by the manufacturing process shown in FIGS. 1 to 15. 11 to 15 show the manufacturing process of a thin film transistor memory in which a thin film transistor for memory (hereinafter referred to as a memory transistor) Tl is connected to a thin film transistor for selection (hereinafter referred to as a selection transistor) T2.
まず、第１１図に示すように、ガラス等からなる絶縁性
基板１の上に、この基板１上にクロム等のゲート電極用
金属膜を堆積させこの金属膜をバターニングする方法で
メモリトランジスタＴ１および選択トランジスタＴ２の
ゲート電極Ｇｌ。First, as shown in FIG. 11, a memory transistor T1 is deposited on an insulating substrate 1 made of glass or the like, and a gate electrode metal film such as chromium is deposited on this substrate 1 and this metal film is patterned. and the gate electrode Gl of the selection transistor T2.
Ｇ２を同時に形成し、その上に基板１全面にわたって、
窒化シリコン（ＳＩＮ）からなるメモリトランジスタ用
ゲート絶縁膜２と、ｉ型アモルファス・シリコン（ｉ−
ａ−３ｉ）からなるｉ型半導体層３と、ｎ型不純物をド
ープした口型アモルファス・シリコン（ｎ＋−ａ−９ｉ
）からなるｎ型半導体層４と、クロム等からなるソース
、ドレイン電極用金属膜５とを順次堆積させる。なお、
上記メモリトランジスタ用ゲート絶縁膜２は、ｉ型半導
体層３との界面に電荷蓄積機能をもたせるため、その上
層部２ａを除く大部分はシリコン原子Ｓｉと窒素原子Ｎ
との組成比Ｓｉ／Ｎを化学量論比（Ｓ ｉ ／ Ｎ ＝
０．７５）と同程度にした窒化シリコンで形成し、上層
部２ａは、その組成比Ｓｌ／Ｎを化学量論比より太きく
（Ｓｉ／Ｎ−０，８５〜１．１５程度）した窒化シリコ
ンで形成する。G2 is formed at the same time, and over the entire surface of the substrate 1,
A memory transistor gate insulating film 2 made of silicon nitride (SIN) and i-type amorphous silicon (i-
a-3i), and an amorphous silicon layer 3 doped with n-type impurities (n+-a-9i);
) and a metal film 5 for source and drain electrodes made of chromium or the like are sequentially deposited. In addition,
The gate insulating film 2 for the memory transistor has a charge storage function at the interface with the i-type semiconductor layer 3, so that most of the gate insulating film 2 except for the upper layer 2a consists of silicon atoms (Si) and nitrogen atoms (N).
The composition ratio Si/N is the stoichiometric ratio (S i / N =
0.75), and the upper layer 2a is made of silicon nitride with a composition ratio Sl/N larger than the stoichiometric ratio (Si/N-0.85 to 1.15). Formed from silicon.
また、このゲート絶縁膜２と上記ｉ型半導体層３とは、
良好な界面を得るために連続して堆積させる。Furthermore, this gate insulating film 2 and the i-type semiconductor layer 3 are
Deposit sequentially to obtain a good interface.
この後、第１２図に示すように、上記各堆積膜２．３，
４．５を、メモリトランジスタＴ１部分を残してエツチ
ング除去する。After this, as shown in FIG. 12, each of the deposited films 2.3,
4.5 is removed by etching leaving the memory transistor T1 portion.
次に、第１３図に示すように、上記基板１上にその全面
にわたって、窒化シリコン（Ｓｔ Ｎ）からなる選択ト
ランジスタ用ゲート絶縁膜６と、１型半導体層（ｔ−ａ
−８１層）７と、ｎ型半導体層（ｎ”−ａ−Ｓｉ層）８
と、クロム等からなるソース、ドレイン電極用金属膜９
を順次堆積させる。なお、上記選択トランジスタ用ゲー
ト絶縁膜６は、その全体を上記組成比Ｓｉ ／Ｎが化学
量論比と同程度の窒化シリコンで形成した、電荷蓄積機
能のないゲート絶縁膜とする。また、このゲート絶縁膜
６と上記ｉ型半導体層７も、良好な界面を得るために連
続して堆積させる。Next, as shown in FIG. 13, a selection transistor gate insulating film 6 made of silicon nitride (StN) and a type 1 semiconductor layer (t-a) are formed over the entire surface of the substrate 1.
-81 layer) 7 and n-type semiconductor layer (n”-a-Si layer) 8
and a metal film 9 for source and drain electrodes made of chromium or the like.
are deposited sequentially. Note that the selection transistor gate insulating film 6 is a gate insulating film having no charge storage function and made entirely of silicon nitride with the composition ratio Si 2 /N being about the same as the stoichiometric ratio. Furthermore, this gate insulating film 6 and the i-type semiconductor layer 7 are also deposited successively to obtain a good interface.
この後、第１４図に示すように、上記各堆積膜６．７．
８．９を、選択トランジス７１２部分を残してエツチン
グ除去する。After this, as shown in FIG. 14, each of the deposited films 6.7.
8.9 is removed by etching leaving only the selection transistor 712.
次に、第１５図に示すように、上記ソース、ドレイン電
極用金属膜５，９をその下のｎ型半導体層４，８ととも
にバターニングしてメモリトランジスタＴｌと選択トラ
ンジスタＴ２のソース電極Ｓｌ、８２およびドレイン電
極Ｄｉ、Ｄ２を形成し、次いでｉ型半導体層３，７をそ
れぞれトランジスタ素子形状にバターニングして、メモ
リトランジスタＴＩと選択トランジスタＴ２とを完成す
る。この後は、メモリトランジスタＴ１のドレイン電極
Ｄ２と選択トランジスタＴ２のソース電極Ｓ２とを接続
する配線（図示せず）を形成し、薄膜トランジスタメモ
リを完成する。ナオ、両トランジスタＴＩ Ｔ２のゲ
ート電極ＧＬ、Ｇ２がつながるゲートラインと、メモリ
トランジスタＴＩのソース電極Ｓｔおよび選択トランジ
スタＴ２のドレイン電極Ｄ２がそれぞれつながる各デー
タライン（いずれも図示せず）は、上記各電極Ｇｌ。Next, as shown in FIG. 15, the source and drain electrode metal films 5 and 9 are patterned together with the underlying n-type semiconductor layers 4 and 8 to form source electrodes Sl of the memory transistor Tl and selection transistor T2, 82 and drain electrodes Di, D2 are formed, and then the i-type semiconductor layers 3, 7 are patterned into the shape of a transistor element, respectively, to complete the memory transistor TI and the selection transistor T2. After this, a wiring (not shown) connecting the drain electrode D2 of the memory transistor T1 and the source electrode S2 of the selection transistor T2 is formed to complete the thin film transistor memory. The gate line to which the gate electrodes GL and G2 of both transistors TI T2 are connected, and each data line (none of which is shown) to which the source electrode St of the memory transistor TI and the drain electrode D2 of the selection transistor T2 are connected are each Electrode Gl.
Ｇ２．Ｓｌ、Ｄ２のバターニング時に、上記ゲート電極
用金属膜およびソース１ ドレイン電極用金属膜５，９
をライン状にバターニングして形成する。G2. At the time of patterning of Sl and D2, the metal film for gate electrode and the source 1 metal film for drain electrode 5, 9
Form by buttering into a line shape.
しかしながら、上記従来の薄膜トランジスタメモリの製
造方法は、基板１上に、メモリトランジスタＴ１用のゲ
ート絶縁膜（上層部２ａの組成比Ｓ Ｉ ／ Ｎを化学
量論比より大きくして電荷蓄積をもたせた窒化シリコン
膜）２とｉ型半導体層３およびｎ型半導体層４とソース
、ドレイン電極用金属膜５とを順次堆積させ、この各堆
積膜２．３！ｌ、５をメモリトランジスタＴ１部分を残
してエツチング除去した後、上記基板１上に選択トラン
ジスタＴ２用のゲート絶縁膜６とｉ型半導体層７および
ｎ型半導体層８とソース、ドレイン電極用金属膜９を順
次堆積させて、この各堆積膜６，７゜８．９を選択トラ
ンジス７１２部分を残してエラトング除去する方法であ
るため、ゲート絶縁膜と半導体層（ｉ型半導体層および
ｎ型半導体層）とソース、ドレイン電極用金属膜の堆積
を２度繰り返さなければならず、し、たがって、薄膜ト
ランジスタメモリの製造に多くの堆積工程が必要で、能
率よく薄膜トランジスタメモリを製造することができな
かった。However, in the conventional method for manufacturing a thin film transistor memory described above, a gate insulating film for the memory transistor T1 (the composition ratio S I / N of the upper layer portion 2a is made larger than the stoichiometric ratio to provide charge storage) is formed on the substrate 1. A silicon nitride film) 2, an i-type semiconductor layer 3, an n-type semiconductor layer 4, and a metal film 5 for source and drain electrodes are sequentially deposited, and each deposited film 2.3! After removing the memory transistor T1 by etching, the gate insulating film 6 for the selection transistor T2, the i-type semiconductor layer 7, the n-type semiconductor layer 8, and the metal film for source and drain electrodes are formed on the substrate 1. 9 is sequentially deposited, and each of the deposited films 6, 7, 8, and 9 is removed by etching while leaving the selective transistor 712 portion. ) and the deposition of the metal film for the source and drain electrodes had to be repeated twice, and therefore many deposition steps were required to manufacture the thin film transistor memory, making it impossible to efficiently manufacture the thin film transistor memory. .
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、絶縁性基板−Ｆにメ
モリ用薄膜トランジスタと選択用薄膜トランジスタとを
形成した薄膜トランジスタメモリを、少ない堆積工程で
能率よく製造することができる薄膜トランジスタメモリ
の製造方法を提供することにある。The present invention has been made in view of the above-mentioned circumstances, and its purpose is to create a thin film transistor memory in which a memory thin film transistor and a selection thin film transistor are formed on an insulating substrate -F with a small number of deposition steps. An object of the present invention is to provide a method for manufacturing a thin film transistor memory that can be manufactured efficiently.
本発明の薄膜トランジスタメモリの製造方法は、基板上
にメモリ用薄膜トランジスタおよび選択用薄膜トランジ
スタのゲート電極を形成する工程と、
上記ゲート電極を形成した前記基板上に、窒化シリコン
からなりかつ少なくとも上層部に電荷蓄積機能をもたせ
たゲート絶縁膜と、半導体層とを順次堆積させる工程と
、
上記半導体層の上にソース、ドレイン電極用金属膜を堆
積させる工程と、
前記金属膜をバターニングして前記メモリ用薄膜トラン
ジスタおよび選択用薄膜トランジスタのソース、ドレイ
ン電極を形成する工程と、前記ゲート絶縁膜のうち、メ
モリ用薄膜トランジスタ部分を除く領域の少なくとも選
択用薄膜トランジスタ部分に、その上層側から窒素イオ
ンを注入し、この部分の電荷蓄積機能を消去する工程と
、
からなることを特徴とするものである。The method for manufacturing a thin film transistor memory of the present invention includes the steps of forming gate electrodes of a memory thin film transistor and a selection thin film transistor on a substrate; a step of sequentially depositing a gate insulating film having a storage function and a semiconductor layer; a step of depositing a metal film for source and drain electrodes on the semiconductor layer; and a step of patterning the metal film for the memory. A step of forming source and drain electrodes of a thin film transistor and a selection thin film transistor, and implanting nitrogen ions into at least the selection thin film transistor portion of the gate insulating film in a region excluding the memory thin film transistor portion from the upper layer side thereof; The method is characterized by comprising a step of erasing the charge storage function of the method.
すなわち、本発明の薄膜トランジスタメモリの製造方法
は、メモリ用薄膜トランジスタと選択用薄膜トランジス
タのゲート絶縁膜と半導体層とソース、ドレイン電極用
金属膜をそれぞれ同時に堆積させ、かつ上記ゲート絶縁
膜は電荷蓄積機能をもたせた窒化シリコンで形成してお
いて、このゲ・−ト絶縁膜のうちメモリ用薄膜トランジ
スタ部分を除く領域の少なくとも選択用薄膜トランジス
タ部分に窒素イオンを注入することにより、選択用薄膜
トランジスタ部分のゲート絶縁膜を電荷蓄積機能のない
絶縁膜としてやるようにしたものであり、この製造方法
によれば、ゲート絶縁膜と半導体層とソース、ドレイン
電極用金属膜の堆積は１度行なうだけでよいから、少な
い堆積工程で能率よく薄膜トランジスタメモリを製造す
ることができる。That is, in the method for manufacturing a thin film transistor memory of the present invention, a gate insulating film, a semiconductor layer, and a metal film for source and drain electrodes of a memory thin film transistor and a selection thin film transistor are deposited simultaneously, and the gate insulating film has a charge storage function. By implanting nitrogen ions into at least the selective thin film transistor portion of the gate insulating film excluding the memory thin film transistor portion, the gate insulating film of the selective thin film transistor portion is formed. is made as an insulating film without a charge storage function. According to this manufacturing method, the gate insulating film, semiconductor layer, and metal films for source and drain electrodes only need to be deposited once, so Thin film transistor memories can be efficiently manufactured through a deposition process.
以下、本発明の実施例を、メモリ用薄膜トランジスタ（
以下メモリトランジスタという）に選択用薄膜トランジ
スタ（以下選択トランジスタという）を接続した薄膜ト
ランジスタメモリの製造について図面を参照し説明する
。Hereinafter, embodiments of the present invention will be described as memory thin film transistors (
Manufacturing of a thin film transistor memory in which a selection thin film transistor (hereinafter referred to as a selection transistor) is connected to a memory transistor (hereinafter referred to as a memory transistor) will be described with reference to the drawings.
第１図〜第５図は本発明の第１の実施例を示したもので
、第１図〜第４図は薄膜トランジスタメモリの製造工程
図である。1 to 5 show a first embodiment of the present invention, and FIGS. 1 to 4 are manufacturing process diagrams of a thin film transistor memory.
この実施例の薄膜トランジスタメモリの製造方法を説明
すると、まず、第１図に示すように、ガラス等からなる
絶縁性基板１１の上に、この基板１１上にクロム等のゲ
ート電極用金属膜を堆積させこの金属膜をパターニング
する方法でメモリトランジスタＴＩＯおよび選択トラン
ジスタＴ２０のゲート電極ＧＩＯ，Ｇ２０を同時に形成
し、その上に基板１１全而にわたって、窒化シリコン（
ＳＩＮ）からなるゲート絶縁膜１２と、ｉ型アモルファ
ス・シリコン（ｉ−ａ−Ｓｔ）からなるｉ型半導体層１
３と、ｎ型不純物をドープしたｎ型アモルファス争シリ
コン（ｎ”−ａ−３ｌ）からなるｎ型半導体層１４とを
、プラズマＣＶＤ法等により順次堆積させる。上記ゲー
ト絶縁膜１２は、ｉ型半導体層１３との界面に電荷蓄積
機能をもたせるため、その上層部１２ａを除く大部分は
シリコン原子Ｓ１と窒素原子Ｎとの組成比Ｓｉ／Ｎを化
学量論比（Ｓｌ／Ｎ−０，７５）と同程度にした窒化シ
リコンで形成し、上層部１２ａは、その組成比ＳＩ／Ｎ
を化学量論比より太きく （Ｓｌ ／Ｎ−０，８５〜１
．１５程度）した窒化シリコンで形成する。To explain the manufacturing method of the thin film transistor memory of this embodiment, first, as shown in FIG. The gate electrodes GIO and G20 of the memory transistor TIO and the selection transistor T20 are simultaneously formed using this method of patterning the metal film, and silicon nitride (
A gate insulating film 12 made of SIN) and an i-type semiconductor layer 1 made of i-type amorphous silicon (ia-St).
3 and an n-type semiconductor layer 14 made of n-type amorphous silicon (n''-a-3l) doped with n-type impurities are sequentially deposited by plasma CVD or the like. In order to provide a charge storage function at the interface with the semiconductor layer 13, the composition ratio Si/N of silicon atoms S1 and nitrogen atoms N is adjusted to the stoichiometric ratio (Sl/N-0, 75 ), and the upper layer part 12a is made of silicon nitride with a composition ratio of SI/N
thicker than the stoichiometric ratio (Sl/N-0,85~1
．． 15) made of silicon nitride.
また、このゲート絶縁膜１２と上記ｉ型半導体層１３と
は、良好な界面を得るために連続して堆積させる。Furthermore, this gate insulating film 12 and the i-type semiconductor layer 13 are deposited successively to obtain a good interface.
次に、第２図に示すように、最上層のｎ型半導体層１４
の上に、メモリトランジスタＴ１０部分を覆うマスク（
窒素イオンを通さないマスク）１６を形成し、前記ゲー
ト絶縁膜１２のうちメモリトランジス２７１０部分を除
く領域（選択トランジスタ７２０部分を含む全ての領域
）に、その上層側から窒素イオンＮ゛を注入する。この
窒素イオンＮ＋の注入は、ｎ型半導体層１４の上から行
なうことができ、窒素イオンＮ＋は、上記ｎ型半導体層
１４およびｉ型半導体層１３を透過してゲート絶縁膜１
２中に注入される。このように前記ゲート絶縁膜１２に
部分的に窒素イオンＮ＋を注入すると、このゲート絶縁
膜１２の上層部１２ａのうち、窒素イオンＮ＋を注入さ
れた部分の組成比Ｓｌ／Ｎが窒素原子量の増加により化
学量論比に近くなり、この部分の電荷蓄積機能が消去さ
れる。Next, as shown in FIG. 2, the uppermost n-type semiconductor layer 14
A mask (
A mask 16 that does not allow nitrogen ions to pass through is formed, and nitrogen ions N are implanted into the gate insulating film 12 except for the memory transistor 2710 portion (all regions including the selection transistor 720 portion) from the upper layer side. . The nitrogen ions N+ can be implanted from above the n-type semiconductor layer 14, and the nitrogen ions N+ pass through the n-type semiconductor layer 14 and the i-type semiconductor layer 13 to form the gate insulating film 1.
Injected into 2. When nitrogen ions N+ are partially implanted into the gate insulating film 12 in this way, the composition ratio Sl/N of the portion of the upper layer 12a of the gate insulating film 12 into which the nitrogen ions N+ are implanted increases by the amount of nitrogen atoms. This brings the ratio close to stoichiometric, and the charge storage function of this part is eliminated.
したがって、選択トランジスタＴ２０部分のゲート絶縁
膜１２は、電荷蓄積機能がなく、選択トランジスタＴ２
０にヒステリシス性がほとんどない良好なスイッチング
動作特性をもたせられる絶縁膜となる。Therefore, the gate insulating film 12 in the selection transistor T20 portion has no charge storage function, and the selection transistor T20 has no charge storage function.
This results in an insulating film that can have good switching operation characteristics with almost no hysteresis.
次に、上記マスク１６を剥離した後、第３図に示すよう
に、上記ｎ型半導体層１４の上にその全面にわたって、
クロム等からなるソース、ドレイン電極用金属膜１５を
スパッタリング法等により堆積させる。Next, after peeling off the mask 16, as shown in FIG. 3, over the entire surface of the n-type semiconductor layer 14,
A metal film 15 for source and drain electrodes made of chromium or the like is deposited by sputtering or the like.
この後は、第４図に示すように、上記ソース。After this, as shown in FIG. 4, the above source.
ドレイン電極用金属膜１５をその下のｎ型半導体層１４
とともにバターニングしてメモリトランジスタＴＩＯと
選択トランジスタＴ２０のソース電極８１０、Ｓ２０お
よびドレイン電極ＤＩＯ，Ｄ２０を形成し、次いでｉ型
半導体層１３をメモリトランジスタＴＩＯおよび選択ト
ランジスタＴ２０の素子形状にバターニングして、メモ
リトランジスタＴＩＯと選択トランジスタＴ２０とを完
成する。なお、図示しないが、両トランジスタＴＩＯ，
Ｔ２Ｏのゲート電極ＧＩＧ、 Ｇ２０がつながるゲート
ラインは、ゲート電極０１０． Ｇ２０のパターニング
時に、上記ゲート電極用金属膜をライン状にバターニン
グして形成し、メモリトランジスタＴＩＯのドレイン電
極Ｄ２０と選択トランジスタＴ２０のソース電極Ｓ２０
とを接続する配線および、メモリトランジスタＴＩ（ｌ
のソース電極ＳＩＧおよび選択トランジスタＴ２０のド
レイン電極Ｄ２０がそれぞれつながる各データラインは
、上記ソース電極ＳＩＯ，Ｓ２０およびドレイン電極Ｄ
１０． Ｄ ２０のパターニング時に、上記ソース、
ドレイン電極用金属膜１５をライン状にバターニングし
て形成する。The drain electrode metal film 15 is connected to the n-type semiconductor layer 14 thereunder.
Then, the i-type semiconductor layer 13 is patterned into the element shape of the memory transistor TIO and the selection transistor T20. , the memory transistor TIO and the selection transistor T20 are completed. Although not shown, both transistors TIO,
The gate line to which the gate electrodes GIG and G20 of T2O are connected is the gate electrode 010. At the time of patterning G20, the gate electrode metal film is patterned in a line shape to form a drain electrode D20 of the memory transistor TIO and a source electrode S20 of the selection transistor T20.
and the wiring connecting the memory transistor TI(l
Each data line to which the source electrode SIG of and the drain electrode D20 of the selection transistor T20 is connected is connected to the source electrode SIO, S20 and the drain electrode D20.
10. When patterning D20, the above source,
The drain electrode metal film 15 is formed by patterning in a line shape.
第５図は上記のようにして製造された薄膜トランジスタ
メモリの等価回路を示しており、この等価回路は、従来
の製造方法で製造された薄膜トランジスタメモリの等価
回路と同じである。FIG. 5 shows an equivalent circuit of the thin film transistor memory manufactured as described above, and this equivalent circuit is the same as that of the thin film transistor memory manufactured by the conventional manufacturing method.
すなわち、上記薄膜トランジスタメモリの製造方法は、
メモリトランジスＴ１０と選択トランジスタＴ２０のゲ
ート絶縁膜１２とｉ型半導体層１３およびｎ型半導体層
１４とソース、ドレイン電極用金属膜１５をそれぞれ同
時に堆積させ、がっ上記ゲート絶縁膜１２は、その上層
部１２ａの組成比Ｓｔ／Ｎを化学量論比より大きくして
電荷蓄積機能をもたせた窒化シリコンで形成しておいて
、このゲート絶縁膜１２のうちメモリトランジス７１０
部分を除く領域の部分に窒素イオンＮ＋を注入すること
により、選択トランジスタＴ２０部分のゲート絶縁膜１
２を電荷蓄積機能のない絶縁膜としてやるようにしたも
のであり、この製造方法によれば、ゲート絶縁膜１２と
ｌ型およびｎ型半導体層１３．１４とソース、ドレイン
電極用金属膜１５の堆積は１度行なうだけでよいから、
少ない堆積工程で能率よく薄膜トランジスタメモリを製
造することができる。しかも、第１１図〜第１５図に示
した従来の製造方法では、最初の堆積工程で堆積した各
堆積膜２．３，４．５をメモリトランジスタＴ１部分を
残してエツチング除去し、次の堆積工程で堆積した各堆
積膜６．７．８．９を選択トランジス２１２部分を残し
てエツチング除去する２度のエツチング工程が必要であ
るが、上記実施例の製造方法によれば上記エツチング工
程は不要であり、したがって薄膜トランジスタメモリの
製造過程におけるエツチング工程数も少なくすることが
できる。That is, the method for manufacturing the thin film transistor memory described above is as follows:
The gate insulating film 12, the i-type semiconductor layer 13, the n-type semiconductor layer 14, and the metal film 15 for source and drain electrodes of the memory transistor T10 and the selection transistor T20 are deposited at the same time. The portion 12a is made of silicon nitride having a charge storage function by making the composition ratio St/N larger than the stoichiometric ratio.
By implanting nitrogen ions N+ into the region excluding the gate insulating film 1 of the selection transistor T20 part.
According to this manufacturing method, the gate insulating film 12, the l-type and n-type semiconductor layers 13 and 14, and the metal film 15 for source and drain electrodes are formed as an insulating film without a charge storage function. Because the deposition only needs to be done once,
Thin film transistor memories can be efficiently manufactured with fewer deposition steps. Moreover, in the conventional manufacturing method shown in FIGS. 11 to 15, each of the deposited films 2.3 and 4.5 deposited in the first deposition step is removed by etching, leaving only the memory transistor T1 portion, and then the next deposition step is performed. Two etching steps are required to remove each deposited film 6, 7, 8, and 9 deposited in the process leaving only the selective transistor 212, but according to the manufacturing method of the above embodiment, the above etching step is unnecessary. Therefore, the number of etching steps in the manufacturing process of the thin film transistor memory can also be reduced.
なお、上記実施例では、ゲート絶縁膜１２のうちメモリ
トランジス７７１０部分を除く全ての領域に窒素イオン
Ｎ＋を注入しているが、この窒素イオンＮ＋の注入は、
選択トランジスタＴ２０部分にのみ局部的に行なっても
よく、また、上記ゲート絶縁膜１２への窒素イオン注入
は、ｎ型半導体層１４の上にソース、ドレイン電極用金
属膜１５を堆積させた後に行なっても、また、このソー
ス。Note that in the above embodiment, nitrogen ions N+ are implanted into all regions of the gate insulating film 12 except for the memory transistor 7710 portion.
Nitrogen ion implantation may be performed locally only in the selection transistor T20 portion, and the nitrogen ion implantation into the gate insulating film 12 is performed after the metal film 15 for source and drain electrodes is deposited on the n-type semiconductor layer 14. Also, this sauce.
ドレイン電極用金属膜１５をソース電極Ｓ１０゜Ｓ２０
およびドレイン電極ＤＩＯ，Ｄ２０の形状にパタニング
した後に行なってもよい。The drain electrode metal film 15 is connected to the source electrode S10°S20
It may also be performed after patterning into the shape of the drain electrodes DIO and D20.
第６図〜第１０図は本発明の第２の実施例を示したもの
で、第６図〜第９図は薄膜トランジスタメモリの製造工
程図である。6 to 10 show a second embodiment of the present invention, and FIGS. 6 to 9 are manufacturing process diagrams of a thin film transistor memory.
この実施例の薄膜トランジスタメモリの製造方法を説明
すると、まず、第６図に示すように、ガラス等からなる
絶縁性基板２１の上に、この基板２１上にクロム等のゲ
ート電極用金属膜を堆積させこの金属膜をバターニング
する方法でメモリトランジスタＴＩＯと選択トランジス
タＴ２０とに共用されるゲート電’ｆｆ１Ｇとこのゲー
ト電極Ｇがつながるゲートライン（図示せず）を形成し
、その上に基板２１全面にわたって、窒化シリコン（Ｓ
ｔ Ｎ）からなるゲート絶縁膜２２と、ｉ型アモルファ
ス・シリコン（ｉ−ａ−Ｓｊ）からなるｉ型半導体層２
３と、ｎ型不純物をドープしたｎ型アモルファス・シリ
コン（ｎ”−ａ、−５ｉ）からなるｎ型半導体層２４と
を、プラズマＣＶＤ法等により順次堆積させ、さらに上
記ｎ型半導体層２４の上に、クロム等からなるソース、
ドレイン電極用金属膜２５をスパッタリング法等により
堆積させる。なお、この実施例でも、上記ゲート絶縁膜
２２は、ｉ型半導体層２３との界面に電荷蓄積機能をも
たせるため、その上層部２２ａを除く大部分はシリコン
原子Ｓｌと窒素原子Ｎとの組成比Ｓｌ／Ｎを化学量論比
（Ｓｌ ／Ｎ−０，７５）と同程度にした窒化シリコン
で形成し、上層部２２ａは、その組成比Ｓ１／Ｎを化学
量論比より太きく（Ｓｌ／Ｎ−０，８５〜１．１５程度
）した窒化シリコンで形成する。To explain the manufacturing method of the thin film transistor memory of this embodiment, first, as shown in FIG. 6, a gate electrode metal film such as chromium is deposited on an insulating substrate 21 made of glass or the like. By patterning this metal film, a gate line (not shown) connecting this gate electrode G to the gate electrode 'ff1G shared by the memory transistor TIO and the selection transistor T20 is formed, and a gate line (not shown) is formed on the entire surface of the substrate 21. Silicon nitride (S
A gate insulating film 22 made of tN) and an i-type semiconductor layer 2 made of i-type amorphous silicon (ia-Sj)
3 and an n-type semiconductor layer 24 made of n-type amorphous silicon (n''-a, -5i) doped with n-type impurities are sequentially deposited by a plasma CVD method or the like. On top, a sauce consisting of chromium, etc.
A metal film 25 for the drain electrode is deposited by sputtering or the like. In this embodiment as well, in order to provide the gate insulating film 22 with a charge storage function at the interface with the i-type semiconductor layer 23, most of the gate insulating film 22 except for the upper layer 22a has a composition ratio of silicon atoms Sl and nitrogen atoms N. The upper layer part 22a is formed of silicon nitride with a composition ratio S1/N larger than the stoichiometric ratio (Sl/N-0,75). It is formed from silicon nitride with a temperature of approximately N-0.85 to 1.15.
また、このゲート絶縁膜２２と上記ｉ型半導体層２３と
は、良好な界面を得るために連続して堆積させる。Further, this gate insulating film 22 and the i-type semiconductor layer 23 are deposited successively to obtain a good interface.
次に、第７図に示すように、上記ソース、ドレイン電極
用金属膜２５をその下のｎ型半導体層２４とともにバタ
ーニングしてメモリトランジスタＴＩＯと選択トランジ
スタＴ２０とに共用されるソース電極Ｓおよびドレイン
電極りとこのソース。Next, as shown in FIG. 7, the metal film 25 for source and drain electrodes is patterned together with the n-type semiconductor layer 24 below, and the source electrode S and the source electrode S, which are shared by the memory transistor TIO and the selection transistor T20, are Drain electrode and this source.
ドレイン電極Ｓ、Ｄがそれぞれつながるデータライン（
図示せず）を形成し、次いでｉ型半導体層２３をトラン
ジスタ素子形状にバターニングする。The data line where the drain electrodes S and D are connected (
(not shown) is formed, and then the i-type semiconductor layer 23 is patterned into the shape of a transistor element.
次に、第８図に示すように、上記ソース、ドレイン電極
Ｓ、Ｄ間のｉ型半導体層２３の上に、ゲート電極Ｇの中
央部に対応するメモリトランジス７７１０部分を覆うマ
スク（窒素イオンを通さないマスク）２６を形成し、前
記ゲート絶縁膜２２のうち、メモリトランジス７７１０
部分を除く領域（ゲート電極Ｇの両側部に対応する２つ
の選択トランジスタ７２０部分を含む全ての領域）に、
その上層側から窒素イオンＮ１を注入する。この窒素イ
オンＮ＋の注入は、ソース、ドレイン電極ＳＤおよびｉ
型半導体層２４の上から行なうことができ、窒素イオン
Ｎ＋は、ソース、ドレイン電極Ｓ、Ｄのない部分ではｉ
型半導体層２３を透過してゲート絶縁膜２２中に注入さ
れ、ソース ドレイン電極Ｓ、Ｄのある部分ではソース
、ドレイン電極Ｓ、Ｄとｎ型半導体層２４およびｉ型半
導体層２３を透過してゲート絶縁膜２２中に注入される
。このように前記ゲート絶縁膜２２に部分的に窒素イオ
ンＮ゛を注入すると、このゲート絶縁膜２２の上層部２
２ａのうち、窒素イオンＮ”を注入された部分の組成比
ＳＩ／Ｎか窒素原子量の増加により化学量論比に近くな
り、この部分の電荷蓄積機能が消去される。したがって
、ゲート電極Ｇの両側部に対応する２つの選択トランジ
スタＴ２０部分のゲート絶縁膜２２は、電荷蓄積機能が
なく、選択トランジスタＴ２０にヒステリシス性がほと
んどない良好なスイッチング動作特性をもたせられる絶
縁膜となる。Next, as shown in FIG. 8, a mask (with nitrogen ions) is placed on the i-type semiconductor layer 23 between the source and drain electrodes S and D to cover the memory transistor 7710 portion corresponding to the center of the gate electrode G. A mask 26 that does not pass through the memory transistor 7710 is formed in the gate insulating film 22.
(all regions including the two selection transistors 720 portions corresponding to both sides of the gate electrode G),
Nitrogen ions N1 are implanted from the upper layer side. This nitrogen ion N+ implantation is performed on the source and drain electrodes SD and i
Nitrogen ions N+ can be applied from above the type semiconductor layer 24, and the nitrogen ions N+ are
It is injected into the gate insulating film 22 through the type semiconductor layer 23, and in some parts of the source and drain electrodes S and D, it is transmitted through the source and drain electrodes S and D, the n-type semiconductor layer 24, and the i-type semiconductor layer 23. It is implanted into the gate insulating film 22. When nitrogen ions N are partially implanted into the gate insulating film 22 in this way, the upper layer 2 of the gate insulating film 22
2a, the composition ratio SI/N of the portion implanted with nitrogen ions N" approaches the stoichiometric ratio due to an increase in the amount of nitrogen atoms, and the charge storage function of this portion is eliminated. Therefore, the charge storage function of this portion is eliminated. The gate insulating film 22 of the two select transistors T20 corresponding to both sides has no charge storage function and is an insulating film that can provide the select transistor T20 with good switching characteristics with almost no hysteresis.
この後は、第９図に示すように上記マスク２６を剥離し
、メモリトランジスタＴＩＯとその両側の２つの選択ト
ランジスタＴ２０とを完成する。After this, as shown in FIG. 9, the mask 26 is peeled off to complete the memory transistor TIO and the two selection transistors T20 on both sides thereof.
第１０図は上記のようにして製造された薄膜トランジス
タメモリの等価回路を示しており、この薄膜トランジス
タメモリは、１つの薄膜トランジスタの中央部をメモリ
トランジスタＴＩＯとし、その両側をメモリトランジス
タＴＩＯに直列につながる２つの選択トランジスタＴ２
０とした構成となっている。FIG. 10 shows an equivalent circuit of the thin film transistor memory manufactured as described above. This thin film transistor memory has a memory transistor TIO in the center of one thin film transistor, and two memory transistors connected in series to the memory transistor TIO on both sides. one selection transistor T2
The configuration is set to 0.
すなわち、上記第２の実施例の薄膜トランジスタメモリ
の製造方法も、メモリトランジスＴＩＯと選択トランジ
スタＴ２０のゲート絶縁膜２２とｉ型土導体層２３およ
びｎ型半導体層２４とソース。That is, the method for manufacturing the thin film transistor memory of the second embodiment also includes the memory transistor TIO, the gate insulating film 22, the i-type soil conductor layer 23, the n-type semiconductor layer 24, and the source of the selection transistor T20.
ドレイン電極用金属８２５をそれぞれ同時に堆積させ、
かつ上記ゲート絶縁膜２２は、その上層部２２ａの組成
比Ｓｉ／Ｎを化学、量論比より大きくして電荷蓄積機能
をもたせた窒化シリコンで形成しておいて、このゲート
絶縁膜２２のうちメモリトランジス７１０部分を除く領
域の部分に窒素イオンＮ＋を注入することにより、選択
トランジスタＴ２０部分のゲート絶縁膜２２を電荷蓄積
機能のない絶縁膜としてやるようにしたものであり、こ
の製造方法でも、ゲート絶縁膜２２とｉ型およびｎ型半
導体層２３．２４とソース、ドレイン電極用金属膜２５
の堆積は１度行なうたけでよいから、少ない堆積工程で
能率よく薄膜トランジスタメモリを製造することができ
るし、また薄膜トランジスタメモリの製造過程における
エツチング工程数も少なくすることができる。Depositing metal 825 for drain electrodes at the same time,
The gate insulating film 22 is formed of silicon nitride, which has a charge storage function by making the composition ratio Si/N of the upper layer 22a larger than the chemical and stoichiometric ratio. By implanting nitrogen ions N+ into the region excluding the memory transistor 710 portion, the gate insulating film 22 in the selection transistor T20 portion is made into an insulating film without a charge storage function. Gate insulating film 22, i-type and n-type semiconductor layers 23, 24, and metal film 25 for source and drain electrodes
Since the deposition only needs to be performed once, thin film transistor memories can be efficiently manufactured with fewer deposition steps, and the number of etching steps in the manufacturing process of thin film transistor memories can also be reduced.
しかも、この第２の実施例で製造された薄膜トランジス
タメモリは、１つの薄膜トランジスタの中に、メモリト
ランジスタＴＩＯと選択トランジスタＴ２０とを直列に
接続した状態で構成したものであるから、メモリトラン
ジスタＴＩＯと選択トランジスタＴ２０とで構成される
１素子の面積を小さく１、て集積度を上げることができ
るし、また、ゲート電極Ｇおよびソース、ドレイン電極
Ｓ、ＤはメモリトランジスタＴＩＯと選択トランジスタ
Ｔ２０とに共用されるものであるため、メモリトランジ
スタＴＩＯのドレイン電極と選択トランジスタＴ２０の
ソース電極とを接続する配線を形成する必要もない。Moreover, since the thin film transistor memory manufactured in this second embodiment is configured with the memory transistor TIO and the selection transistor T20 connected in series in one thin film transistor, the memory transistor TIO and the selection transistor T20 are connected in series. The area of one element composed of the transistor T20 can be reduced 1 and the degree of integration can be increased, and the gate electrode G and source and drain electrodes S and D are shared by the memory transistor TIO and the selection transistor T20. Therefore, there is no need to form a wiring connecting the drain electrode of the memory transistor TIO and the source electrode of the selection transistor T20.
なお、上記第２の実施例では、ゲート絶縁膜２２のうち
メモリトランジスタ７１０部分を除く全ての領域に窒素
イオンＮ”を注入しているが、この窒素イオンＮ＋の注
入は、選択トランジスタＴ２０部分にのみ局部的に行な
ってもよく、また、上記ゲート絶縁膜２２への窒素イオ
ン注入は、ソース、ドレイン電極用金属膜２５をソース
、ドレイン電極Ｓ、Ｄの形状にバターニングする前に行
なっても、またｎ型半導体層１４の上にソース。In the second embodiment, nitrogen ions N'' are implanted into all regions of the gate insulating film 22 except for the memory transistor 710 portion, but the nitrogen ions N+ are implanted into the selection transistor T20 portion. Alternatively, the nitrogen ion implantation into the gate insulating film 22 may be performed before patterning the metal film 25 for source and drain electrodes into the shape of the source and drain electrodes S and D. , and a source on the n-type semiconductor layer 14.
ドレイン電極用金属膜１５を堆積させる前に行なっても
よい。さらに上記第２の実施例では、ゲート電極Ｇの中
央部に対応する部分を除いて他の領域のゲート絶縁膜２
２に窒素イオンＮ１を注入しているが、このゲート絶縁
膜２２への窒素イオン注入は、ゲート電極Ｇのほぼ半分
に対応する部分を除く他の領域に対して行なってもよく
、このようにすれば、１つの薄膜トランジスタのほぼ半
分をメモリトランジスタとし、他の半分を選択トランジ
スタとした薄膜トランジスタメモリを製造することがで
きる。It may be performed before depositing the metal film 15 for drain electrode. Furthermore, in the second embodiment, the gate insulating film 2 in other regions except for the part corresponding to the central part of the gate electrode G is
2, nitrogen ions N1 are implanted into the gate insulating film 22, but the nitrogen ion implantation into the gate insulating film 22 may be performed in other regions except for the portion corresponding to approximately half of the gate electrode G. In this way, it is possible to manufacture a thin film transistor memory in which approximately half of one thin film transistor is used as a memory transistor and the other half is used as a selection transistor.
また、上記第１および第２の実施例では、ゲート電極Ｇ
ＩＯ，Ｇ２０またはＧを形成した基板１１゜２１上に堆
積させるゲート絶縁膜１２．２２を、その上層部１２ａ
、２２ａの組成比Ｓ’ｉ／Ｎのみを化学量論比より大き
くしたものとしているが、このゲート絶縁膜１２．２２
は、その膜厚全域の組成比ＳＩ／Ｎを化学量論比より大
きくしたものとしてもよく、その場合でも、ゲート絶縁
膜のうち、メモリトランジスタＴ１０部分を除く領域の
少なくともの選択トランジスタＴ２０部分にその上層側
から窒素イオンを注入すれば、この部分の少なくとも上
層部、つまりｉ型半導体層１３．２３との界面の電荷蓄
積機能を消去して、選択トランジスタＴ２０に、ヒステ
リシス性がほとんどない良好なスイッチング動作特性を
もたせることができる。Furthermore, in the first and second embodiments described above, the gate electrode G
A gate insulating film 12.22 to be deposited on the substrate 11.21 on which IO, G20 or G is formed is deposited on its upper layer 12a.
, 22a, only the composition ratio S'i/N of the gate insulating film 12.22a is made larger than the stoichiometric ratio.
may have a composition ratio SI/N greater than the stoichiometric ratio over the entire film thickness, and even in that case, at least the selection transistor T20 portion of the gate insulating film excluding the memory transistor T10 portion may be If nitrogen ions are implanted from the upper layer side, the charge storage function of at least the upper layer of this part, that is, the interface with the i-type semiconductor layer 13. It is possible to provide switching operation characteristics.
さらに、上記実施例では、メモリトランジスタＴＩＯに
選択トランジスタＴ２０を接続した薄膜トランジスタメ
モリの製造について説明したが、上記第１の実施例は、
基板上に、メモリ用薄膜トランジスタと、このメモリ用
薄膜トランジスタのゲート電極およびソース、ドレイン
電極がつながる各配線ラインにそれぞれ接続されるライ
ン選択用薄膜トランジスタとを形成した薄膜トランジス
タメモリの製造にも適用することができる。Furthermore, in the above embodiment, the manufacturing of a thin film transistor memory in which the selection transistor T20 is connected to the memory transistor TIO has been described, but in the above first embodiment,
It can also be applied to manufacturing a thin film transistor memory in which a memory thin film transistor and line selection thin film transistors each connected to each wiring line to which the gate electrode, source, and drain electrode of the memory thin film transistor are connected are formed on a substrate. .
本発明の薄膜トランジスタメモリの製造方法は、メモリ
用薄膜トランジスタと選択用薄膜トランジスタのゲート
絶縁膜と半導体層とソース、ドレイン電極用金属膜をそ
れぞれ同時に堆積させ、かつ上記ゲート絶縁膜は電荷蓄
積機能をもたせた窒化シリコンで形成しておいて、この
ゲート絶縁膜のうちメモリ用薄膜トランジスタ部分を除
く領域の少なくとも選択用薄膜トランジスタ部分に窒素
イオンを注入することにより、選択用薄膜トランジスタ
部分のゲート絶縁膜を電荷蓄積機能のない絶縁膜として
やるようにしたものであり、この製造方法によれば、ゲ
ート絶縁膜と半導体層とソース。The method for manufacturing a thin film transistor memory of the present invention includes simultaneously depositing a gate insulating film, a semiconductor layer, and a metal film for source and drain electrodes of a memory thin film transistor and a selection thin film transistor, and the gate insulating film has a charge storage function. The gate insulating film is made of silicon nitride, and by implanting nitrogen ions into at least the selective thin film transistor part of the gate insulating film excluding the memory thin film transistor part, the gate insulating film in the selective thin film transistor part has a charge storage function. According to this manufacturing method, there is a gate insulating film, a semiconductor layer, and a source.
ドレイン電極用金属膜の堆積は１度行なうだけでよいか
ら、少ない堆積工程で能率よく薄膜トランジスタメモリ
を製造することができる。Since the metal film for the drain electrode only needs to be deposited once, a thin film transistor memory can be efficiently manufactured with fewer deposition steps.
第１図〜第５図は本発明の第１の実施例を示したもので
、第１図〜第４図は薄膜トランジスタメモリの製造工程
図、第５図は製造された薄膜トランジスタメモリの等価
回路図である。第６図〜第１０図は本発明の第２の実施
例を示したもので、第６図〜第９図は薄膜トランジスタ
メモリの製造工程図、第１０図は製造された薄膜トラン
ジスタメモリの等価回路図である。第１１図〜第１５図
は従来の薄膜トランジスタメモリの製造方法を示す製造
工程図である。
ＴＩＯ・・・メモリ用薄膜トランジスタ、Ｔ２０・・・
選択用薄膜トランジスタ、１１．２１・・・基板、ＧＩ
Ｏ，Ｇ２０． Ｇ・・・ゲート電極、１２．２２・・・
ゲート絶縁膜、１２ａ、２２ａ・・・上層部、１３゜２
３・・・ｉ型半導体層、１４．２４・・・ｎ型半導体層
、１５．２５・・・ソース、ドレイン電極用金属膜、Ｓ
ｉＯ，Ｓ２０． Ｓ・’／−ス電極、ＤＩＯ，Ｄ２０
． Ｄ−・・ドレイン電極、１６．２６・・・マスク。1 to 5 show a first embodiment of the present invention, FIGS. 1 to 4 are manufacturing process diagrams of the thin film transistor memory, and FIG. 5 is an equivalent circuit diagram of the manufactured thin film transistor memory. It is. 6 to 10 show a second embodiment of the present invention, FIGS. 6 to 9 are manufacturing process diagrams of the thin film transistor memory, and FIG. 10 is an equivalent circuit diagram of the manufactured thin film transistor memory. It is. 11 to 15 are manufacturing process diagrams showing a conventional method for manufacturing a thin film transistor memory. TIO... Thin film transistor for memory, T20...
Selection thin film transistor, 11.21...Substrate, GI
O, G20. G...Gate electrode, 12.22...
Gate insulating film, 12a, 22a...upper layer, 13°2
3... I-type semiconductor layer, 14.24... N-type semiconductor layer, 15.25... Metal film for source and drain electrodes, S
iO,S20. S・'/-s electrode, DIO, D20
．． D-...Drain electrode, 16.26...Mask.
Claims (1)
トランジスタとを形成した薄膜トランジスタメモリの製
造方法において、 前記基板上にメモリ用薄膜トランジスタおよび選択用薄
膜トランジスタのゲート電極を形成する工程と、 前記ゲート電極を形成した前記基板上に、窒化シリコン
からなりかつ少なくとも上層部に電荷蓄積機能をもたせ
たゲート絶縁膜と、半導体層とを順次堆積させる工程と
、 前記半導体層の上にソース、ドレイン電極用金属膜を堆
積させる工程と、 前記金属膜をパターニングして前記メモリ用薄膜トラン
ジスタおよび選択用薄膜トランジスタのソース、ドレイ
ン電極を形成する工程と、 前記ゲート絶縁膜のうち、メモリ用薄膜トランジスタ部
分を除く領域の少なくとも選択用薄膜トランジスタ部分
に、その上層側から窒素イオンを注入し、この部分の電
荷蓄積機能を消去する工程と、 からなることを特徴とする薄膜トランジスタメモリの製
造方法。[Claims] A method for manufacturing a thin film transistor memory in which a memory thin film transistor and a selection thin film transistor are formed on an insulating substrate, comprising: forming gate electrodes of the memory thin film transistor and the selection thin film transistor on the substrate; A step of sequentially depositing a gate insulating film made of silicon nitride and having a charge storage function in at least an upper layer portion, and a semiconductor layer on the substrate on which the gate electrode is formed, and forming source and drain electrodes on the semiconductor layer. a step of patterning the metal film to form source and drain electrodes of the memory thin film transistor and selection thin film transistor; A method for manufacturing a thin film transistor memory, comprising the steps of: injecting nitrogen ions into at least a selective thin film transistor portion from the upper layer side to erase the charge storage function of this portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274953A JPH03138983A (en) | 1989-10-24 | 1989-10-24 | Manufacture of thin film transistor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274953A JPH03138983A (en) | 1989-10-24 | 1989-10-24 | Manufacture of thin film transistor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03138983A true JPH03138983A (en) | 1991-06-13 |
Family
ID=17548864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274953A Pending JPH03138983A (en) | 1989-10-24 | 1989-10-24 | Manufacture of thin film transistor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03138983A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910672A (en) * | 1997-02-26 | 1999-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2014146816A (en) * | 2006-12-08 | 2014-08-14 | Micron Technology Inc | Semiconductor devices having transistor gates containing cobalt silicide, and methods for fabricating transistor gates of memory devices |
-
1989
- 1989-10-24 JP JP1274953A patent/JPH03138983A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910672A (en) * | 1997-02-26 | 1999-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6171889B1 (en) | 1997-02-26 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2014146816A (en) * | 2006-12-08 | 2014-08-14 | Micron Technology Inc | Semiconductor devices having transistor gates containing cobalt silicide, and methods for fabricating transistor gates of memory devices |
| US9882015B2 (en) | 2006-12-08 | 2018-01-30 | Micron Technology, Inc. | Transistors, semiconductor devices, and electronic devices including transistor gates with conductive elements including cobalt silicide |
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