JPH03132075A - Thin-film transistor - Google Patents
Thin-film transistorInfo
- Publication number
- JPH03132075A JPH03132075A JP26893289A JP26893289A JPH03132075A JP H03132075 A JPH03132075 A JP H03132075A JP 26893289 A JP26893289 A JP 26893289A JP 26893289 A JP26893289 A JP 26893289A JP H03132075 A JPH03132075 A JP H03132075A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- film
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 15
- 230000008878 coupling Effects 0.000 claims abstract description 18
- 238000010168 coupling process Methods 0.000 claims abstract description 18
- 238000005859 coupling reaction Methods 0.000 claims abstract description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 31
- 239000012212 insulator Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 18
- 238000000151 deposition Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 238000003754 machining Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- BYFGZMCJNACEKR-UHFFFAOYSA-N aluminium(i) oxide Chemical compound [Al]O[Al] BYFGZMCJNACEKR-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 101100524679 Arabidopsis thaliana RHM3 gene Proteins 0.000 description 1
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 235000002906 tartaric acid Nutrition 0.000 description 1
- 239000011975 tartaric acid Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
［産業上の利用分野］
本発明は水素化非晶質シリコン（ａ−８ｉ：Ｈ）を用い
た薄膜トランジスタに係り、とくに伝導度が高く駆動能
力が大きくかつプロセス裕度の高い、薄膜トランジスタ
に関する。[Industrial Field of Application] The present invention relates to a thin film transistor using hydrogenated amorphous silicon (a-8i:H), and particularly relates to a thin film transistor having high conductivity, large drive capability, and high process tolerance.
特開平１−４３０２９に記載の薄膜トランジスタは、ゲ
ート電極が第一のゲート電極と第二のゲート電極の二層
となっており、トランジスタ動作時はこの２つゲート電
極に同じバイアスを印加して動作させるものである。
［発明が解決しようとする課Ｍ］
上記従来技術は薄膜トランジスタの移動度を実効的に３
〜５倍あげることができるとともに、トランジスタの信
頼性も良好であるという特徴を有するものである。しか
しながら上記従来技術は第二ゲート電極とチャネル領域
との間の絶縁膜を薄くする必要があり、ゲート、ソース
間あるいはゲート、ドレイン間の短絡による不良の発生
という問題があった。このため設計裕度、プロセス裕度
がなく、とくにこの素子を集積化して用いるアクティブ
マトリクス液晶デイスプレィ等への応用においては問題
があった。
本発明は上記のようなゲート、ソース間あるいはゲート
、ドレイン間の短絡不良をなくシ、アレイ化したときの
設計裕度、プロセス裕度を拡大することを目的とする。In the thin film transistor described in JP-A-1-43029, the gate electrode has two layers, a first gate electrode and a second gate electrode, and when the transistor is operated, the same bias is applied to these two gate electrodes. It is something that makes you [Problem M to be solved by the invention] The above conventional technology effectively reduces the mobility of thin film transistors to 3
It has the characteristics that it can increase the performance by ~5 times and also has good reliability of the transistor. However, in the above-mentioned conventional technology, it is necessary to make the insulating film between the second gate electrode and the channel region thin, and there is a problem in that defects may occur due to short circuits between the gate and the source or between the gate and the drain. For this reason, there is no design latitude or process latitude, and this poses a problem particularly when applied to an active matrix liquid crystal display or the like in which this element is integrated. It is an object of the present invention to eliminate the above-described short-circuit defects between the gate and the source or between the gate and the drain, and to expand the design latitude and process latitude when forming an array.
上記目的を達成するために本発明においては、チャネル
側のゲート電極（上記第二ゲート電極）に容量を接続し
てこの容量を介して第二ゲートに電圧を印加するように
したものである。更に具体的に言えば、第一ゲートと第
二ゲートの間に薄膜トランジスタのチャネル領域外にお
いて容量を形成したものである。
また、二層ゲート構造の製作を容易にするために多層膜
形成が容易な非晶質シリコンを能動半導体層として用い
るものである。
また、プロセスを簡略化するために、第一のゲートと第
二のゲートとの間のＵＩ［を、トランジスタ部と結合容
量部で共通にしたものである。
［作用］
上述したように本発明においては、ゲート電極が２つに
分けられており、第二のゲート電極の上のゲート絶縁膜
は第一のゲート電極上の絶縁膜に比してその膜厚が薄い
。このことはトランジスタの実効移動度を増大させるた
めに効果的であるが一方では、第二のゲート電極とソー
スあるいはドレイン電極との間の短絡確率が増大する。
通常の構成ではソース、ドレインと第二のゲート電極の
間にはオフセット領域が設けられているので、問題がな
いことが期待できるが、実際にはマスク合せの裕度によ
り、ソースおよびドレインと第二ゲートがオンザライン
あるいはオーバラップする場合がありこのようなときに
は短絡不良が発生しうる。
本発明においては第二ゲート電極は第一ゲート電極と直
接接続されておらず、容量を介して接続されている。し
たがって、もし上記のようにソース、ドレインと第二ゲ
ート間で短絡が発生したとしても、第一ゲートとソース
、ドレイン間の短絡にはつながらない。In order to achieve the above object, in the present invention, a capacitor is connected to the gate electrode on the channel side (the above-mentioned second gate electrode), and a voltage is applied to the second gate via this capacitor. More specifically, a capacitor is formed outside the channel region of the thin film transistor between the first gate and the second gate. Furthermore, in order to facilitate the production of a two-layer gate structure, amorphous silicon, which can be easily formed into a multilayer film, is used as the active semiconductor layer. Further, in order to simplify the process, the UI between the first gate and the second gate is made common to the transistor section and the coupling capacitor section. [Function] As described above, in the present invention, the gate electrode is divided into two parts, and the gate insulating film on the second gate electrode is thinner than the insulating film on the first gate electrode. The thickness is thin. Although this is effective for increasing the effective mobility of the transistor, it also increases the probability of short circuit between the second gate electrode and the source or drain electrode. In a normal configuration, an offset region is provided between the source, drain, and second gate electrode, so it can be expected that there will be no problem. Two gates may be on-the-line or may overlap, and in such a case, a short circuit failure may occur. In the present invention, the second gate electrode is not directly connected to the first gate electrode, but is connected via a capacitor. Therefore, even if a short circuit occurs between the source, drain, and second gate as described above, it will not lead to a short circuit between the first gate, source, and drain.
第１図は本発明の第一の実施例の平面図、第２図は第１
図のＡ−Ａ ’断面図である。本実施例はガラス基板上
に形成した水素化非晶質シリコン薄膜トランジスタ（ａ
−３ｉ：ＨＴＦＴ）を示したものである。
このトランジスタはソース電極１０．ドレイン電極１１
を有し、ゲート電極は第一のゲート電極２、第二のゲー
ト電極４からなる。更に第二のゲート電極４は結合容量
１２を介して第一のゲート電極２と結合している。
まず、この薄膜トランジスタの作成方法について説明す
る。
ガラス基板１上にＣｒを厚さ１，０００人で堆積する６
通常のホトリソプラノィ技術を用いて第一のゲート電極
パターン２を形成する。ついで、プラズマＣＶＤ法によ
り、第一のゲート維ＲＨＭ３としてＳｉＮ膜を厚さ３，
０００人堆積し、その上にＣｒを厚さ４００人堆積して
パターニングし第二のゲート電極４を形成する。このと
き第１図に示すようにトランジスタのチャネル部の外側
に第一ゲート電極と第二ゲート電極のオーバラップ部を
形成し、結合容量１２を形成する。オーバラップ部の面
積は５，０００ＩＬｍ２とした。
次に、再びプラズマＣＶＤ法により、第二のゲート絶縁
膜５としてＳｉＮ膜を厚さ４００人堆積し、引き続いて
半導体層６として真性のａ−Ｓｉ：Ｈ膜を厚さ２，００
０人堆積し、またオーミックコンタクトＭ７としてｎ“
ａ−３ｉ：Ｈ［を厚さ４００人堆積する。
上記、各工程において、第二のゲート絶縁膜以降の膜形
成は、同一チャンバ内においてガス種を切替えながら行
った。切替えに際しては一旦チャンバを真空に引く（背
圧１０−’Ｔｏｒｒ以下）ことにより、膜相互間の純度
を保った。なおＳｉＮ膜形成時のガス種は、Ｓ ｉ Ｈ
４，Ｎ、、 ＮＨ，の混合ガスを用い、ａ−８ｉ：Ｈの
形成はＳ ｉ Ｈ，と水素の混合ガスを用いた。また、
ｎ”１５のドーピングは水素希釈のＰＨ，ガスを用いた
。
このように膜を堆積した後、ａ−５ｉ：Ｈ膜を島状に加
工し、その後、ソース電極およびドレイン電極となるＣ
ｒ Ｊｊ９８およびＡ１層９をスパッタによって形成
した。なお、Ｃｒ層８の厚さは５００人、Ａ１層９の厚
さは４０００人である。
上記のＣｒ／Ａ ｌ膜堆積後、第３図に示すように、チ
ャネル上部のＣｒ層とＡ１層をソース電極１０とドレイ
ン電極１１が第二のゲートｆｆｉ ４Ｎ ４とオーバラ
ップしないようにオフセットを約１μｍ程度設け、かつ
第一のゲート電極２とは２μｍ以上のオーバラップを設
けるような形状に除去し、これをマスクにしてｎ”ａ−
３ｉ：Ｈ膜７をエッチオフした。
上記の工程によってＴＰＴ工程は完了し、トランジスタ
動作を確認することができるが、さらにこの上にＳｉＮ
膜の保護膜（図示せず）を形成して、特性を安定化する
。
つぎに本発明によるトランジスタの動作とその特性につ
いて説明する。
トランジスタの典型的なバイアス条件は下記の通りであ
る。ソース電極を接地としドレイン電極にはＩＯＶ、第
一のゲート電極にＩＯＶのバイアス電圧を印加したとき
の電流値はＩｄ＝１０μＡという高い値であった。トラ
ンジスタのＷ／Ｌは７である。移動度の値は単一ゲート
電極のトランジスタに比して２へ３倍程度の増大となる
。
これはつぎのように考えられる。第一のゲート電極にゲ
ート電圧を印加すると、ソース電極、ドレイン電極下に
おいては第一のゲート絶縁膜、第二のゲート絶縁膜を通
して半導体層に電界が印加され、ソース電極からの電荷
注入とドレイン電極への電流の流れ込みが行われる。一
方、第二のゲート電極には第一のゲート電極から結合容
量１２を通して電圧が誘起される。この電圧は半導体の
チャネル形成を可能にする。第二のゲート電極にも第一
のゲート電極と同じ電圧を印加した場合よりも誘起され
る電圧は低いが、結合容量が大きいのでチャネル形成に
は十分な値である。第二のゲート絶縁膜が薄く設定しで
あるからである。
つぎにトランジスタのオフ電流特性について述べる。
トランジスタのオフセットは通常日あきの状態で形成さ
れる。しかしながら、マスク合せ工程の裕度等の関係か
らオフセットのばらつきを生じ、オフセットが消滅ない
しオーバラップを生ずる場合がある。すなわちソースあ
るいはドレイン電極と第二のゲート電極がオーバラップ
する。このような場合、従来公知例（特開平１−４３０
２９）においてはオフ電流が増大する傾向が見られた。
オーバラップが２μｍ以上となるとオフ電流は１０−”
２Ａ以下から１０−”Ａ以上と桁違いに大きくなった。
しかしながら本発明のトランジスタにおいてはオーバラ
ップが生じた場合でもオフ電流の増大は低く抑えられた
。
第３図は本発明の別の実施例を示したものである０本実
施例の特徴は第一のゲート電極１３がＡＩであること、
第一のゲート絶縁膜１４が酸化アルミニウムであること
、第二のゲート電極１５がｎ”ａ−８ｉであることであ
る。
Ａｌゲート薄膜トランジスタの製造方法については特願
昭６３−２３６４０３に詳細に開示されているのでここ
では要点のみを記述する。
まず、絶縁性基板１上にＡｌ（必ずしも純ＡＩでなくて
もよく、たとえばＡ１−１％Ｐｄ、Ａｌ−２％Ｓｉであ
ってもよい）を１，７００人の厚さでスパッタ蒸着し、
これをパターン化してゲート配線を形成する。ついで、
ホトレジストを３μｍ厚に塗布し、ホトエッチプロセス
により、第１図の平面図に示したトランジスタのチャネ
ル部、結合容量部のレジストを除去する。コンタクト部
はホトレジストを残しておく。電圧供給用の端子部のレ
ジストは除去しておく。
この状態で基板を電圧供給端子は除いて陽極化成液に浸
す。化成液の組成は３％酒石酸溶液をエチレングリコー
ルで希釈し、アンモニア水を添加してｐＨ７，０±０．
５に調整した溶液を用いる。
化成液に浸してから化成電圧供給端子に７５Ｖの電圧を
供給し、３０分間印加を続けることによりＡｌの表面に
約１０００人のＡｌ２Ｏ，１４が形成される。このとき
Ａ１１７００人のうち７００人が酸化される。この陽極
化成膜はチャネル部と結合容量部で同時に形成されるの
で別のプロセスを用いる必要はない。
第二のゲート電極１５としてはプラズマＣＶＤ法による
ｎ”ａ−８ｉ層を用いた。膜厚は４００人である。第１
図と同様にｎ”ａ−８ｉをドライエッチ法によりバター
ニングして第二のゲート電極とした。このあとのプロセ
スは第一の実施例において述べたと同様である。
この場合第一のゲート絶縁膜であるＡＩ、Ｏ，の形成を
ウェットプロセスで行うため、異物があっても短絡不良
になりにくい。
以上本発明を実施例に即して述べてきたが本発明の主旨
はこれに限るものではない、ＴＰＴの活性層がａ−３ｉ
：Ｈ（非晶質シリコン）であるとしたがこれは他の材料
たとえばａ−８ｉ合金、Ｔｅ、ポリＳｉ等であってもよ
い。ゲート酸化膜もＳｉＮ、Ａｌ□Ｏ３に限定されるも
のではなくＳｉＯ，、Ｓ ｉＯＮ、Ｔａ、０．等であっ
てもよい。また、単体トランジスタについてのみ記述し
たがアレイ化もしくは集積化したトランジスタあるいは
更にデイスプレィ用アレイ化パネル等の応用にも利用さ
れうろことはいうまでもない。このときはゲート配線上
に（チャネル部とは異なる場所）結合容量を形成するこ
とになり好都合である。
【発明の効果１
本発明は以上の説明のように構成されているので下記の
ような効果を有する。
ゲート電極を二層から構成し、チャネルに側のゲート電
極（第二のゲート電極）への電圧印加を結合容量を介し
て行うため、短絡不良が発生しにくい構造となっている
。すなわちチャネル部と結合容量部の双方が短絡不良を
起こさないかぎり不良とならない。したがって不良率は
桁違いに低くなる。
また、結合容量をチャネル領域外で構成することにより
結合容量をチャネル部の容量に比して大きくとることが
でき、結合容量による電圧吸収を最小限に抑えることが
できる。このことはアレイ化したトランジスタパネルに
おいても比較的容易に実現できるものである。
従来の二層ゲートトランジスタの場合は第一のゲート電
極と第二のゲート電極を接続するためコンタクトホール
を設ける必要があったが、本発明はこの必要がないため
プロセスが簡略化されるとともにプロセス組立の自由度
が増大し設計の自由度が増すものである。
この点はアレイ化において有利な点となるものである。
第一のゲートと第二のゲート電極の間の絶縁膜と結合容
量部の絶縁膜とを共通にすることによりプロセスの簡略
化がはかられる。
最後に薄膜トランジスタの能動層を非晶質シリコンとす
ることにより、大面積化、高性能化を実現することがで
きる。大型デイスプレィパネル等への展開を可能にする
ものである。FIG. 1 is a plan view of the first embodiment of the present invention, and FIG. 2 is a plan view of the first embodiment of the present invention.
It is an AA' cross-sectional view of the figure. This example describes a hydrogenated amorphous silicon thin film transistor (a
-3i:HTFT). This transistor has a source electrode 10. drain electrode 11
The gate electrode consists of a first gate electrode 2 and a second gate electrode 4. Further, the second gate electrode 4 is coupled to the first gate electrode 2 via a coupling capacitor 12. First, a method for manufacturing this thin film transistor will be explained. 6 Depositing Cr to a thickness of 1,000 on the glass substrate 1
A first gate electrode pattern 2 is formed using a normal photolithography technique. Next, by plasma CVD method, a SiN film is formed as the first gate fiber RHM3 to a thickness of 3.
400 layers of Cr is deposited thereon and patterned to form the second gate electrode 4. At this time, as shown in FIG. 1, an overlapping portion of the first gate electrode and the second gate electrode is formed outside the channel portion of the transistor, thereby forming a coupling capacitance 12. The area of the overlap portion was 5,000 ILm2. Next, by plasma CVD again, a SiN film was deposited to a thickness of 400 mm as the second gate insulating film 5, and then an intrinsic a-Si:H film was deposited to a thickness of 2,000 mm as the semiconductor layer 6.
0 people deposited, and n" as ohmic contact M7
a-3i: Deposit 400 layers of H[. In each of the above steps, the formation of the second gate insulating film and subsequent films was performed in the same chamber while changing the gas type. At the time of switching, the chamber was once evacuated (back pressure of 10-' Torr or less) to maintain the purity between the membranes. Note that the gas species during SiN film formation is S i H
A mixed gas of SiH, and hydrogen was used to form a-8i:H. Also,
For doping of n”15, PH gas diluted with hydrogen was used. After depositing the film in this way, the a-5i:H film was processed into an island shape, and then C was used to form the source and drain electrodes.
r Jj98 and A1 layer 9 were formed by sputtering. The thickness of the Cr layer 8 is 500 layers, and the thickness of the A1 layer 9 is 4000 layers. After the above Cr/Al film is deposited, as shown in FIG. It is removed to a shape of about 1 μm and has an overlap of 2 μm or more with the first gate electrode 2, and using this as a mask, n”a-
3i: The H film 7 was etched off. Through the above steps, the TPT process is completed and the transistor operation can be confirmed.
A protective film (not shown) is formed on the film to stabilize its properties. Next, the operation and characteristics of the transistor according to the present invention will be explained. Typical bias conditions for transistors are as follows. When the source electrode was grounded and a bias voltage of IOV was applied to the drain electrode and IOV to the first gate electrode, the current value was as high as Id=10 μA. The W/L of the transistor is 7. The mobility value increases by about 2 to 3 times compared to a transistor with a single gate electrode. This can be considered as follows. When a gate voltage is applied to the first gate electrode, an electric field is applied to the semiconductor layer under the source and drain electrodes through the first gate insulating film and the second gate insulating film. A current flows into the electrode. On the other hand, a voltage is induced in the second gate electrode from the first gate electrode through the coupling capacitance 12. This voltage allows channel formation in the semiconductor. Although the induced voltage is lower than when the same voltage as that applied to the first gate electrode is applied to the second gate electrode, the value is sufficient for forming a channel because the coupling capacitance is large. This is because the second gate insulating film is set to be thin. Next, the off-state current characteristics of the transistor will be described. Transistor offsets are usually formed in the open state. However, variations in offset may occur due to tolerances in the mask alignment process, and offsets may disappear or overlap. That is, the source or drain electrode and the second gate electrode overlap. In such a case, a conventionally known example (Japanese Unexamined Patent Publication No. 1-430
29), there was a tendency for the off-state current to increase. When the overlap is 2 μm or more, the off-state current is 10-”
However, in the transistor of the present invention, even when overlap occurred, the increase in off-state current was suppressed to a low level. Fig. 3 shows another implementation of the present invention. The characteristics of this embodiment, which is just an example, are that the first gate electrode 13 is made of AI;
The first gate insulating film 14 is made of aluminum oxide, and the second gate electrode 15 is made of n''a-8i. A method for manufacturing an Al gate thin film transistor is disclosed in detail in Japanese Patent Application No. 63-236403. Therefore, only the main points will be described here. First, Al (not necessarily pure AI, for example, Al-1% Pd, Al-2% Si may be used) is deposited on the insulating substrate 1. Sputter deposited with a thickness of 1,700 people,
This is patterned to form gate wiring. Then,
A photoresist is applied to a thickness of 3 μm, and a photoetch process is performed to remove the resist from the channel portion and coupling capacitance portion of the transistor shown in the plan view of FIG. Leave the photoresist in the contact area. The resist on the terminal section for voltage supply is removed. In this state, the board is immersed in the anodic solution except for the voltage supply terminals. The composition of the chemical solution was as follows: 3% tartaric acid solution was diluted with ethylene glycol, and aqueous ammonia was added to adjust the pH to 7.0±0.
Use a solution adjusted to 5. After immersing it in a chemical conversion solution, a voltage of 75 V is supplied to the chemical conversion voltage supply terminal and the application is continued for 30 minutes, thereby forming about 1000 Al2O,14 on the surface of Al. At this time, 700 people out of 11,700 people are oxidized. Since this anodization film is formed simultaneously on the channel portion and the coupling capacitance portion, there is no need to use a separate process. As the second gate electrode 15, an n''a-8i layer formed by plasma CVD method was used.The film thickness was 400 mm.
As shown in the figure, the n"a-8i was patterned by dry etching to form the second gate electrode. The subsequent process was the same as that described in the first embodiment. In this case, the first gate insulator Since the films AI and O are formed by a wet process, short circuits are less likely to occur even if foreign matter is present.The present invention has been described above based on examples, but the gist of the present invention is not limited to these. , the active layer of TPT is a-3i
:H (amorphous silicon), but it may be other materials such as a-8i alloy, Te, poly-Si, etc. The gate oxide film is not limited to SiN, Al□O3, but also SiO, SiON, Ta, O. etc. may be used. Further, although only a single transistor has been described, it goes without saying that the present invention can also be used for applications such as arrayed or integrated transistors, or even display array panels. In this case, a coupling capacitance is formed on the gate wiring (at a location different from the channel portion), which is convenient. Effects of the Invention 1 Since the present invention is configured as described above, it has the following effects. Since the gate electrode is composed of two layers and voltage is applied to the gate electrode on the channel side (second gate electrode) via a coupling capacitance, the structure is such that short-circuit failures are unlikely to occur. That is, unless both the channel portion and the coupling capacitance portion are short-circuited, the device will not become defective. Therefore, the defective rate is lowered by an order of magnitude. Further, by configuring the coupling capacitance outside the channel region, the coupling capacitance can be made larger than the capacitance of the channel portion, and voltage absorption due to the coupling capacitance can be minimized. This can be achieved relatively easily even in an arrayed transistor panel. In the case of conventional double-layer gate transistors, it was necessary to provide a contact hole to connect the first gate electrode and the second gate electrode, but the present invention does not require this, which simplifies the process and reduces the process cost. This increases the degree of freedom in assembly and design. This point is advantageous in array formation. By making the insulating film between the first gate and the second gate electrode and the insulating film of the coupling capacitance part common, the process can be simplified. Finally, by using amorphous silicon as the active layer of the thin film transistor, a larger area and higher performance can be achieved. This makes it possible to develop it into large display panels, etc.
第１図は本発明の一実施例を示す半導体装置の平面図、
第２図は第１図のＡ−Ａ ’断面図、第３図は本発明の
別の実施例の半導体装置の断面図である。
符号の説明
１・・・基板、２・・第一のゲート電極、３・・・第一
のゲート絶縁膜、４・・第二のゲート電極、５・・・第
二のゲート酸化膜、６・・半導体層、７・・・オーミッ
クコンタコト層、８・・・Ｃｒ１．９・・・Ａ１層、１
０・・ソース電極、１１・・・ドレイン電極、１２・・
・結合容量５１３−・・ゲートＡ ｌ 、１４−Ａ １
２０３，１５−ｎ”−５ｉ
／Ｚ
＃４會Ｓ−量
第
目FIG. 1 is a plan view of a semiconductor device showing an embodiment of the present invention;
2 is a sectional view taken along the line AA' in FIG. 1, and FIG. 3 is a sectional view of a semiconductor device according to another embodiment of the present invention. Explanation of symbols 1...Substrate, 2...First gate electrode, 3...First gate insulating film, 4...Second gate electrode, 5...Second gate oxide film, 6 ... Semiconductor layer, 7... Ohmic contact layer, 8... Cr1.9... A1 layer, 1
0... Source electrode, 11... Drain electrode, 12...
・Coupling capacitance 513--gate A l, 14-A 1
203,15-n”-5i /Z #4 Meeting S-Quantity
Claims (1)
層からなる能動層、ゲート絶縁膜、ゲート電極、ソース
電極およびドレイン電極を有する薄膜トランジスタにお
いて、上記ゲート電極を二層で構成し（第一および第二
ゲート電極）、二層ゲート電極のうちのチャネル側のゲ
ート電極（第二のゲート電極）に別途設けた結合容量を
介して電圧を印加するようにしたことを特徴とする薄膜
トランジスタ。 ２、請求項第１項記載の薄膜トランジスタにおいて、上
記第二のゲート電極の延在部分と上記第一のゲート電極
の延在部分との間にトランジスタのチャネル領域外で容
量を形成してなることを特徴とする薄膜トランジスタ。 ３、請求項第１項および第２項記載の薄膜トランジスタ
において上記能動層が非晶質シリコンであることを特徴
とする薄膜トランジスタ。 ４、請求項第１項および第２項記載の薄膜トランジスタ
において、上記結合容量を構成する絶縁体と上記二層の
ゲート電極間の絶縁膜が共通であることを特徴とする薄
膜トランジスタ。[Claims] 1. A thin film transistor having an active layer formed of a semiconductor layer formed on a semiconductor substrate or an insulating substrate, a gate insulating film, a gate electrode, a source electrode, and a drain electrode, wherein the gate electrode is formed of two layers. (first and second gate electrodes), and a voltage is applied to the channel-side gate electrode (second gate electrode) of the two-layer gate electrode through a separately provided coupling capacitor. thin film transistor. 2. In the thin film transistor according to claim 1, a capacitor is formed outside the channel region of the transistor between the extending portion of the second gate electrode and the extending portion of the first gate electrode. A thin film transistor featuring: 3. The thin film transistor according to claims 1 and 2, wherein the active layer is made of amorphous silicon. 4. The thin film transistor according to claims 1 and 2, wherein the insulator constituting the coupling capacitance and the insulating film between the two layers of gate electrodes are common.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26893289A JPH03132075A (en) | 1989-10-18 | 1989-10-18 | Thin-film transistor |
| US07/597,323 US5153690A (en) | 1989-10-18 | 1990-10-15 | Thin-film device |
| KR1019900016619A KR0180532B1 (en) | 1989-10-18 | 1990-10-18 | Thin-film device |
| US07/864,937 US5266825A (en) | 1989-10-18 | 1992-04-07 | Thin-film device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26893289A JPH03132075A (en) | 1989-10-18 | 1989-10-18 | Thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132075A true JPH03132075A (en) | 1991-06-05 |
Family
ID=17465286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26893289A Pending JPH03132075A (en) | 1989-10-18 | 1989-10-18 | Thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132075A (en) |
-
1989
- 1989-10-18 JP JP26893289A patent/JPH03132075A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0180532B1 (en) | Thin-film device | |
| JP3744980B2 (en) | Semiconductor device | |
| JP2015167261A (en) | semiconductor device | |
| JPH1195261A (en) | Liquid crystal display device and its manufacture | |
| KR19990023185A (en) | Gate structure and manufacturing method thereof, thin film transistor structure and manufacturing method thereof, inverted transistor structure | |
| JPH06188419A (en) | Manufacture of thin-film transistor | |
| US5266825A (en) | Thin-film device | |
| KR100326528B1 (en) | Manufacturing method of display device | |
| JPH0862628A (en) | Liquid crystal display element and its production | |
| JPH0285826A (en) | Display panel | |
| JPS599941A (en) | Thin-film semiconductor device and its manufacture | |
| JP2592044B2 (en) | Manufacturing method of vertical thin film transistor | |
| JPS6086863A (en) | Insulating gate type thin film transistor | |
| JPH10144865A (en) | Thin film capacitor and its manufacturing method | |
| JP3024387B2 (en) | Semiconductor device | |
| JPH03132075A (en) | Thin-film transistor | |
| JPH09203912A (en) | Liquid crystal display device | |
| JP2817737B2 (en) | Liquid crystal display | |
| JP3047363B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH08204202A (en) | Fabrication of thin film transistor | |
| JPH09307115A (en) | Thin film transistor | |
| KR19990067999A (en) | Liquid Crystal Display Apparatus | |
| JPH07325321A (en) | Production of liquid crystal display device | |
| JPH0334374A (en) | Thin film transistor | |
| KR100190496B1 (en) | Thin film transistor array with anodic oxide for use in a liquid crystal display |