JPH03131950A - Direct memory access controller - Google Patents

Abstract

PURPOSE:To simplify control by adding '1' to the contents of an address forming part at every transfer one byte of data, and outputting a transfer end signal when the contents of the address forming part become a value subtracting '1' from the specified number of transfer bytes. CONSTITUTION:A DMAC 14 starts the monitoring of a DMA request from an I/O device 11, and when the request is generated, requests the using right of a bus 15 to an MPU 12. When the MPU 12 permits the use of a bus 15, the DMAC 14 specifies an address to be transferred in a memory and instructs the data output and input of a data register 16 respectively to the device 11 and the memory 13. After ending the transfer of one byte, the DMAC 14 increases the address of the address forming part 18 by '1' and cancels the using right of the bus 15. The operation is repeated, and when the contents of the forming part 18 equale the value subtracting '1' from the number of transfer bytes, the reception of the DMA request from the device 11 is inhibited and the end of DMA transfer is informed to the MPU 12.

Description

【発明の詳細な説明】 〔発明の概要〕 コンピュータ、通信機器等におけるＭＰＵを介さずにデ
ータ転送を行うダイレクトメモリアクセスコントローラ
に関し、 回路構成および制御の簡略化を目的とし、ダイレクトメ
モリアクセスコントローラのアドレス生成部の転送開始
アドレスをＯ番地にセットするとともにアドレス生成部
のみで転送アドレスの生成と転送バイト数の計数を同時
に行うように構成する。[Detailed Description of the Invention] [Summary of the Invention] Regarding a direct memory access controller that transfers data without going through an MPU in computers, communication equipment, etc., for the purpose of simplifying the circuit configuration and control, the address of the direct memory access controller is The transfer start address of the generation section is set to address O, and the configuration is such that only the address generation section generates a transfer address and counts the number of transferred bytes at the same time.

〔産業上の利用分野〕[Industrial application field]

本発明は、コンピュータ、通信機器等におけるＭＰＵ（
マイクロプロセッサユニット）を介さずにデータ転送を
行うダイレクトメモリアクセスコントローラに関する。The present invention provides an MPU (
This invention relates to a direct memory access controller that transfers data without going through a microprocessor unit.

〔従来の技術］ 従来のダイレクトメモリアクセスコントローラ（以下、
ＤＭＡＣと略称する。）を使用したデータ転送システム
は、概略第３図のように構成されている。すなわち、入
出力装置（１０装置）１、ＭＰＵ２、メモリ３、ＤＭＡ
Ｃ４がデータバス５により結合され、ＭＰＵ２からの指
令に基づき、１０装置１内のデータレジスタ６とメモリ
３との間のデータの転送をＤＭＡＣ４が直接行うように
構成されている。[Conventional technology] Conventional direct memory access controller (hereinafter referred to as
It is abbreviated as DMAC. ) is roughly configured as shown in FIG. That is, input/output device (10 devices) 1, MPU 2, memory 3, DMA
C4 is connected by a data bus 5, and the DMAC 4 is configured to directly transfer data between the data register 6 and the memory 3 in the 10 devices 1 based on instructions from the MPU 2.

ＤＭＡＣ４は、ダイレクトメモリアクセス（以下、ＤＭ
Ａと略称する。）の要求を受は付けるＤＭＡ要求受付部
７、転送するデータのバイト数を計数する転送バイト計
数部８、転送先メモリ内のアドレスを指定するアドレス
生成部９、および上位アドレスを指定する上位アドレス
指定部１０とを備えている。例えば、ＩＯ装置１からメ
モリ３にＤＭＡの転送を行なう場合、先ずＭＰＵ２は、
ＤＭＡＣ４の上位アドレス指定部１０に転送アドレスの
上位アドレスを、又、アドレス生成部９に転送開始アド
レスをセットすると共に、転送バイト計数部８に転送し
ようとするデータのバイト数をセットする。次にＭＰＵ
２は、ＤＭＡＣ４に対して、ＤＭＡに必要な情報（転送
開始アドレス、転送バイト数等）がセットされた、つま
り、ＤＭＡの要求を受は付けても良いという指示を行な
う。ＤＭＡＣ４のＤＭＡ要求受付部７はＤＭＡの要求受
付が許可されるとＩＯ装置１からのＤＭＡ要求を監視し
、要求があった場合、ＭＰＵ２に対してバス５の使用権
を要求する。ＭＰＵ２がバス５の使用を許可すると、Ｄ
ＭＡＣ４は、転送先のメモリのアドレスを指示するとと
もに１０装置１に対して、データレジスタ６のデータの
出力を、又、メモリ３に対してデータの人力（書き込み
）を指示する。これによりアドレス生成部９はその内容
を＋１インクリメントするとともに、転送バイト計数部
８はその内容を＝１デクリメントする。このような動作
を繰り返して、転送バイト計数部８の数値がＯになった
所で転送終了信号を出して、■０装置ｌからのデータ転
送の受付を不許可にするとともにＭＰＵ２にＤＭＡ転送
終了を通知する。DMAC4 is a direct memory access (hereinafter referred to as DM
It will be abbreviated as A. ), a transfer byte counter 8 that counts the number of bytes of data to be transferred, an address generator 9 that specifies an address in the transfer destination memory, and an upper address that specifies an upper address. A designation section 10 is provided. For example, when transferring DMA from the IO device 1 to the memory 3, first the MPU 2
The upper address of the transfer address is set in the upper address designator 10 of the DMAC 4, the transfer start address is set in the address generator 9, and the number of bytes of data to be transferred is set in the transfer byte counter 8. Next, the MPU
2 instructs the DMAC 4 that the information necessary for DMA (transfer start address, number of transfer bytes, etc.) has been set, that is, it may accept or accept DMA requests. When the DMA request accepting unit 7 of the DMAC 4 is permitted to accept the DMA request, it monitors the DMA request from the IO device 1, and requests the MPU 2 for the right to use the bus 5 when there is a request. When MPU2 permits the use of bus 5, D
The MAC 4 instructs the transfer destination memory address, and also instructs the device 1 to output data from the data register 6 and the memory 3 to manually (write) data. As a result, the address generation section 9 increments the contents by +1, and the transfer byte counting section 8 decrements the contents by =1. By repeating this operation, when the value of the transfer byte counter 8 reaches O, a transfer end signal is issued, which disallows the reception of data transfer from device 1 and tells the MPU 2 to complete the DMA transfer. Notify.

（発明が解決しようとする課題〕 このように従来のＤＭＡＣでは、回路構成上、アドレス
をインクリメントするためのアドレス生成部および転送
バイト数をデクリメントするための転送バイト計数部が
必要になり、回路が大きくなる問題点がある。また、転
送開始アドレスの管理等が必要になり、制御が煩雑にな
るという問題点がある。(Problems to be Solved by the Invention) As described above, the conventional DMAC requires an address generation section for incrementing the address and a transfer byte counting section for decrementing the number of transferred bytes due to its circuit configuration, and the circuit is In addition, there is a problem in that it becomes necessary to manage the transfer start address, and the control becomes complicated.

本発明は上記問題点を解決するものであり、その目的は
、回路構成および制御が簡略化できるＤＭＡＣを提供す
ることにある。The present invention is intended to solve the above-mentioned problems, and an object thereof is to provide a DMAC whose circuit configuration and control can be simplified.

［課題を解決するための手段］ 本発明は上記目的を達成するために、第１図の原理図に
示すように、転送バイト数は、転送終了アドレスから転
送開始アドレスを減じた値に１を加えた値に等しく、転
送開始アドレスが常に０ならば転送終了アドレスは転送
バイト数から１を減じた数に等しくなることに着目して
、ダイレクトメモリアクセスコントローラ内のアドレス
生成部の転送開始アドレスを○番地にセットするととも
にデータを１バイト転送する毎にアドレス生成部の内容
を＋１にし、アドレス生成部の内容が指定された転送バ
イト数から１を減じた値になったときに転送終了信号を
出力するように構成したものである。[Means for Solving the Problems] In order to achieve the above object, the present invention calculates the number of transferred bytes by subtracting the transfer start address from the transfer end address by 1, as shown in the principle diagram of FIG. If the transfer start address is always 0, the transfer end address will be equal to the number of transferred bytes minus 1. ○The contents of the address generator are set to +1 each time one byte of data is transferred, and the transfer end signal is output when the contents of the address generator become the specified number of transfer bytes minus 1. It is configured to output.

［作用］ 本発明では、転送アドレスを、転送バイト数から１を減
じた値になるまでインクリメントさせることにより、ア
ドレス生成部のみで転送アドレスの生成と転送バイト数
の計数を同時に行なうことができ、回路構成が簡単にな
る。また、転送開始アドレスが常にＯ番地にセットされ
ているので、ＤＭＡ制御が簡単になる。[Function] In the present invention, by incrementing the transfer address until it becomes the value obtained by subtracting 1 from the number of transfer bytes, it is possible to simultaneously generate the transfer address and count the number of transfer bytes using only the address generation section. The circuit configuration becomes simpler. Furthermore, since the transfer start address is always set to address O, DMA control is simplified.

［実施例１ 第２図は本発明の一実施例を示す概略ブロック図で、１
１は読取装置や記録装置等の１０装置、１２はシステム
全体を制御するＭＰＵ、１３はランダムアクセスメモリ
等の半導体メモリ、１４はＩＱ装置１１内のデータレジ
スタ１６とメモリ１３との間のデータ転送をＭＰＵ１２
を介さずに行うＤＭＡ　Ｃ１１５はこれらを結合するハ
スである。Ｄ　Ｍ　Ａ　Ｃ１４は、ＩＯ装置１１内のデ
ータレジスタ１６のＤＭＡ要求を受は付けるＤＭＡ要求
受付部１７と、転送先のメモリに転送アドレスを指示す
るとともに転送バイト数を計数するアドレス生成部１８
と、転送先メモリの上位アドレスを指定する上位アドレ
ス指定部１９とを備えている。[Embodiment 1] Figure 2 is a schematic block diagram showing an embodiment of the present invention.
1 is 10 devices such as a reading device and a recording device, 12 is an MPU that controls the entire system, 13 is a semiconductor memory such as a random access memory, and 14 is data transfer between the data register 16 in the IQ device 11 and the memory 13. MPU12
DMA C115, which is performed without intervening, is a hash that connects these. The DMA C 14 includes a DMA request reception unit 17 that accepts and accepts DMA requests from the data register 16 in the IO device 11, and an address generation unit 18 that instructs a transfer destination memory to a transfer address and counts the number of transferred bytes.
and an upper address specifying section 19 that specifies the upper address of the transfer destination memory.

次に上記実施例の動作を第３図のフローチャートを参照
して説明する。Next, the operation of the above embodiment will be explained with reference to the flowchart of FIG.

１０装置１１からメモリ１３にＤＭＡの転送を行なう場
合、先ずＭＰＵ１２は、ＤＭＡ　Ｃ１４の上位アドレス
指定部１９に転送アドレスの上位アドレスをセットし、
ＤＭＡに必要な情報（転送開始上位アドレス）がセット
された、つまり、ＤＭＡの要求を受は付けても良いとい
う指示を行なう（ステップ２１）。ＤＭＡの要求を受は
付けが許可されると、ＤＭＡＣ１４はアドレス生成部１
８のアドレス（ＤＭＡ転送下位アドレス）をＯ番地にセ
ットする（ステップ２２）。又、ＤＭＡＣｌ４は、１０
装置１１からのＤＭＡ要求の監視を開始しくステップ２
３）、要求があった場合、ＭＰＵ１２に対してバス１５
の使用権を要求する（ステップ２４）。ＭＰＵ１２がバ
ス１５の使用を許可するとぐステップ２５）、ＤＭＡ　
Ｃ１４は、転送先のメモリのアドレス（上位アドレスと
下位アドレスからなる）を指定するとともに１０装置１
１に対して、データレジスタ１６のデータの出力を、又
、メモリ１３に対してデータの入力（書き込み）をしじ
する（ステップ２６）。ＤＭＡＣ１４は１バイトの転送
が終了するとアドレス生成部１８のアドレスを＋１イン
クリメントしくステップ２７）、バス１５の使用権を放
棄する（ステップ２８）。このような動作を繰り返して
、アドレス生成部１８の内容が転送バイト数から１を減
じた値になったときに（ステップ２９）、ＩＯ装置１１
からのＤＭＡ要求の受は付けを不許可にするとともにＭ
ＰＵ１２にＤＭＡ転送終了を通知する（ステップ３０）
。10 When transferring DMA from the device 11 to the memory 13, the MPU 12 first sets the upper address of the transfer address in the upper address designation section 19 of the DMA C 14, and
Information necessary for DMA (transfer start upper address) is set, that is, an instruction is given that DMA requests can be accepted (step 21). When the DMA request is accepted, the DMAC 14 sends the address generator 1
Address No. 8 (DMA transfer lower address) is set to address O (step 22). Also, DMACl4 is 10
Step 2: Start monitoring DMA requests from device 11
3) If there is a request, the bus 15 is sent to the MPU 12.
(step 24). As soon as the MPU 12 allows the use of the bus 15, step 25), the DMA
C14 specifies the address of the memory of the transfer destination (consisting of upper address and lower address) and also
1, data is output from the data register 16 and data is input (written) to the memory 13 (step 26). When the transfer of one byte is completed, the DMAC 14 increments the address of the address generator 18 by +1 (step 27), and relinquishes the right to use the bus 15 (step 28). By repeating such operations, when the content of the address generation unit 18 becomes the value obtained by subtracting 1 from the number of transferred bytes (step 29), the IO device 11
It disallows the acceptance of DMA requests from
Notify PU 12 of completion of DMA transfer (step 30)
.

上記実施例において、例えばファクシミリ装置の場合は
、転送するデータのバイト数がＪＩＳ−Ａ４判、８５判
、８４判等の紙サイズによって大体室まってしまうので
、その転送バイト数に応じて転送終了アドレスを割り付
けておけば、転送バイト数が変更になった場合に転送終
了アドレスを切り換えるだけで、転送バイト数の変更が
できる。In the above embodiment, for example, in the case of a facsimile machine, the number of bytes of data to be transferred generally takes up space depending on the paper size such as JIS-A4 size, 85 size, 84 size, etc., so the transfer ends according to the number of transferred bytes. By assigning addresses, if the number of bytes to be transferred changes, the number of bytes to be transferred can be changed simply by switching the transfer end address.

また、メモリ１３からＩＯ装置１１のデータレジスタ１
６へのデータ転送も同様にして行うことができる。Also, from the memory 13 to the data register 1 of the IO device 11
Data transfer to 6 can be performed in the same manner.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によるダイレクトメモリア
クセスコントローラは、ダイレクトメモリアクセスコン
トＯ−ラ内のアドレス生成部の転送開始アドレスをＯ番
地にセットするとともにデータを１バイト転送する毎に
アドレス生成部の内容を＋１にし、アドレス生成部の内
容が指定された転送バイト数から１を減じた値になった
ときに転送終了信号を出力するようにしたので、アドレ
ス生成部のみで転送アドレスの生成と転送バイト数の計
数を行うことができ、ダイレクトメモリアクセスコント
ローラの回路構成を簡略化できるとともに、転送開始下
位アドレスを常に０番地に設定するので、上位アドレス
のみでアドレス管理を行なえば良くなり、ダイレクトメ
モリアクセスの管理が簡単になり、制御を簡略化できる
効果がある。As explained above, the direct memory access controller according to the present invention sets the transfer start address of the address generation unit in the direct memory access controller O to address O, and the address generation unit The content is set to +1, and a transfer end signal is output when the content of the address generation section reaches the value obtained by subtracting 1 from the specified number of transfer bytes, so the transfer address can be generated and transferred using only the address generation section. The number of bytes can be counted, the circuit configuration of the direct memory access controller can be simplified, and the transfer start lower address is always set to address 0, so address management only needs to be performed using the upper address, and direct memory This has the effect of simplifying access management and simplifying control.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を説明するための原理図、第２図は本発
明の一実施例を示すダイレクトメモリアクセスコントロ
ーラを含むシステムの概略ブロック図、第３図は同実施
例における動作を示すフローチャート、第４図は従来例
を示すダイレクトメモリアクセスコントローラを含むシ
ステムの概略ブロック図である。 １１・・・１０装置、１２・・・ＭＰＵ、１３・・・メ
モリ、１４・・・ＤＭＡＣ，１５・・・バス、１６・・
・データレジスタ、１７・・・ＤＭＡ要求受付部、１８
・・・アドレス生成部、１９・・・上位アドレス指定部
。 第 １ 図 発明の′ｌＩ！施例図 １２ＷＪ 第 図Fig. 1 is a principle diagram for explaining the present invention, Fig. 2 is a schematic block diagram of a system including a direct memory access controller showing an embodiment of the invention, and Fig. 3 is a flowchart showing the operation of the embodiment. , FIG. 4 is a schematic block diagram of a system including a conventional direct memory access controller. 11...10 device, 12...MPU, 13...memory, 14...DMAC, 15...bus, 16...
・Data register, 17...DMA request reception unit, 18
. . . address generation section, 19 . . . upper address specification section. Figure 1 Invention'lI! Example diagram 12WJ Figure

Claims (1)

【特許請求の範囲】[Claims] ダイレクトメモリアクセスコントローラ（１４）のアド
レス生成部（１８）の転送開始アドレスを０番地にセッ
トするとともにデータを１バイト転送する毎に前記アド
レス生成部（１８）の内容を＋１にし、前記アドレス生
成部（１８）の内容が指定された転送バイト数から１を
減じた値になったときに転送終了信号を出力することを
特徴とするダイレクトメモリアクセスコントローラ。The transfer start address of the address generation unit (18) of the direct memory access controller (14) is set to address 0, and each time 1 byte of data is transferred, the contents of the address generation unit (18) are set to +1, and the address generation unit A direct memory access controller characterized in that a transfer end signal is output when the content of (18) becomes a value obtained by subtracting 1 from the specified number of transfer bytes.