JPH03129391A - Access method for refresh memory, display controller and graphic processor - Google Patents

Abstract

PURPOSE:To speed up plotting operation by making the rate of the time for plotting access in a display period higher than the rate of the time for plotting access in a period other than the display period. CONSTITUTION:The rate of the time for the plotting access in the display period is made higher than the rate of the time for the plotting access in the period other than the display period. In concrete, a signal from a timing processor 53 is received to repeat (m)-time display access (m: integer larger than 1) by a timing processor 53 and (n)-time drawing access (n: integer larger than 1) by a plotting processor 51 in the display period of a display device, and perform plotting access continuously >=(n+1) times by the plotting processor 51 in the period other than the display period of the display device. Therefore, a display controller 13 secures the time for plotting access to refresh memories 161 and 162 sufficiently. Consequently, the operation is speeded up.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディスプレイ装置に表示するための表示情報
を記憶するリフレッシュメモリのアクセス方法、及びそ
のアクセス方法を使用するディスプレイコントローラ並
びにこのディスプレイコントローラを用いる図形処理装
置に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a method for accessing a refresh memory that stores display information to be displayed on a display device, a display controller that uses the access method, and a display controller that uses the access method. The present invention relates to a graphic processing device to be used.

〔従来の技術〕[Conventional technology]

陰極線管（以下ＣＲＴと呼ぶ）を用いて文字や図形の表
示制御を行うものとして、タスク走査型ディスプレイ装
置の表示制御機能を大規模集積回路（以下ＬＳＩと呼ぶ
）で実現したＣＲＴコントローラが従来より広く用いら
れている。このＣＲＴコントローラは、ラスク走査に合
せてあらがじめ設定された表示開始アドレスから順にメ
モリアドレスを出力する機能を持つ、また、ディスプレ
イ装置を駆動する同期信号を出方する機能を有する。CRT controllers have traditionally been used to control the display of characters and graphics using cathode ray tubes (hereinafter referred to as CRTs), and have realized the display control function of task scanning display devices using large-scale integrated circuits (hereinafter referred to as LSIs). Widely used. This CRT controller has a function of outputting memory addresses in order from a display start address set in advance in accordance with rask scanning, and also has a function of outputting a synchronization signal to drive the display device.

この従来型ＣＲＴコントローラを用いて、独立した複数
枚の画面情報を重ね合せ表示する方法として、第１図及
び第２図に示す方法がある。There is a method shown in FIGS. 1 and 2 as a method of superimposing and displaying information on a plurality of independent screens using this conventional CRT controller.

第１図は、１個のＣＲＴコントローラ１３によって複数
のバンクに分割されたリフレッシュメモリ１６１，１８
２を制御するものである。ＣＲＴコントローラ１３はア
ドレスバス１１及びデータバス１２によって中央処理装
置（ＣＰ　Ｕ）に接続され１表示のためのリフレッシュ
メモリアドレス及びＣＲＴの同期信号を発生する。クロ
ック発生回路１４はＣＲＴコントローラ１３や並列直列
変換器１７１，１７２に対し、動作クロックを供給する
。アドレス選択回路１５は９表示期間中はＣＲＴコント
ローラ１３から供給される表示メモリアドレスを、非表
示期間中はＣＰＵのアドレスバス１１を選択し、２つの
リフレッシュメモリバンク１６１，１６２がアクセスさ
れる。メモリから読出されたデータはそれぞれ独立に並
列直列変換器１７１，１７２にて直列信号に変換され、
合成回路１８にて重ね合せられる。FIG. 1 shows refresh memories 161 and 18 divided into a plurality of banks by one CRT controller 13.
2. A CRT controller 13 is connected to a central processing unit (CPU) by an address bus 11 and a data bus 12, and generates a refresh memory address for one display and a CRT synchronization signal. The clock generation circuit 14 supplies operating clocks to the CRT controller 13 and parallel-to-serial converters 171 and 172. The address selection circuit 15 selects the display memory address supplied from the CRT controller 13 during the 9 display period, and selects the CPU address bus 11 during the non-display period, so that the two refresh memory banks 161 and 162 are accessed. The data read from the memory is independently converted into a serial signal by parallel-serial converters 171 and 172,
The composite circuit 18 superimposes them.

このような構成の従来方式では、２つのメモリバンクに
は同一の表示アドレスが供給されるため。In the conventional system with such a configuration, the same display address is supplied to the two memory banks.

重ね合せを行なう２枚の画面は同一の画面構成としなけ
ればならない、このため、表示′ｇｉｉの一部にのみ重
ね合せを行なう場合にも、表示画面２枚分のメモリ容量
が必要となりメモリの利用効率が悪くなるという問題が
ある。また、表示開始アドレスを書き替えて画面移動を
行なう場合、２枚の画面を独立に移動することができな
い、更に表示期間中はリフレッシュメモリ内容を書替え
ることができないため描画速度が遅くなるという欠点が
ある。The two screens to be superimposed must have the same screen configuration. Therefore, even if only a part of the display 'gii is superimposed, the memory capacity for two display screens is required and the memory capacity is reduced. There is a problem that usage efficiency deteriorates. In addition, when moving the screen by rewriting the display start address, the two screens cannot be moved independently, and the refresh memory contents cannot be rewritten during the display period, which slows down the drawing speed. There is.

第２図は、第１図に示す如きＣＲＴコントローラを複数
個用いて複数のメモリバンクを個別制御するものである
。２台のＣＲＴコントローラ１３１゜１３２はクロック
発生回路１４から同一のクロックを受けて同期動作を行
なっており、それぞれ個別に表示メモリアドレスを発生
しリフレッシュメモリ１６１，１６２をアクセスする。In FIG. 2, a plurality of CRT controllers as shown in FIG. 1 are used to individually control a plurality of memory banks. The two CRT controllers 131 and 132 receive the same clock from the clock generation circuit 14 to perform synchronous operations, and each generates a display memory address individually to access the refresh memories 161 and 162.

読出されたデータは並列直列変換器１７１，１７２で直
列信号に変換され１合成回路１８にて重ね合せ画像信号
が得られる。The read data is converted into a serial signal by parallel-to-serial converters 171 and 172, and a superimposed image signal is obtained by a 1-synthesizing circuit 18.

この方式では２枚の表示画面のアドレスを独立に＃御す
るため、独立に画面移動を行うことができるが、部品点
数や配線量が多く装置が大規模になるという欠点がある
。また、表示画面の一部にのみ重ね合せを行なう場合は
リフレッシュメモリの容量を小さくできるが、それぞれ
の画面に対するメモリが物理的に分離された構成となっ
ているため、重ね合せ画面の最大の大きさに合せて設計
する必要がある。更に、この場合にも第１図と同様に１
表示期間中はリフレッシュメモリ内容を書替えることが
できないため描画速度が遅い、第２図の方式に類する従
来方式としては、特開昭５２−９５９２６号公報などが
公知である。In this method, since the addresses of the two display screens are independently controlled, the screens can be moved independently, but the disadvantage is that the number of parts and wiring is large, making the device large-scale. In addition, if only a part of the display screen is overlaid, the capacity of the refresh memory can be reduced, but since the memory for each screen is physically separated, the maximum size of the overlapping screen is It needs to be designed accordingly. Furthermore, in this case as well, 1
A conventional method similar to the method shown in FIG. 2, in which the drawing speed is slow because the contents of the refresh memory cannot be rewritten during the display period, is disclosed in Japanese Patent Laid-Open No. 52-95926.

以上の公知技術においては、いずれも、ディスプレイ装
置の表示期間中は、前記のＣＲＴコントローラがリフレ
ッシュメモリから表示情報を読み出す表示アクセスだけ
を行っており１表示期間以外の期間には中央処理袋［（
ＣＰＵ）がメモリの書き換えのための描画アクセスを行
なっていた（以下、ＣＰＵとメモリ間の書き換えなどを
１“描画”と称する）、すなわち、描画アクセスの時間
が限定されることにより、十分な描画速度を発揮できな
いという問題があった。In all of the above known techniques, during the display period of the display device, the CRT controller only performs display access to read display information from the refresh memory, and during periods other than one display period, the central processing bag [(
(CPU) was performing drawing access to rewrite memory (hereinafter, rewriting between the CPU and memory is referred to as 1 "drawing").In other words, due to the limited drawing access time, sufficient drawing access There was a problem with the lack of speed.

この問題を解決するものとして、特開昭５２−８２１３
４号公報に開示されている手法が知られている。これは
、キャラクタコード方式において、１文字表示タイ旦ン
グを２分割して表示アクセスと描画アクセスを行なわし
めるものである。すなわちこの手法によれば、ｌフレー
ム周期の半分の時間をＣＰＵからの描画アクセスに割り
当てることができ、描画速度が改善されるものとなって
いた。As a solution to this problem, Japanese Patent Application Laid-Open No. 52-8213
A method disclosed in Publication No. 4 is known. In this character code system, one character display timing is divided into two for display access and drawing access. That is, according to this method, half the time of one frame cycle can be allocated to drawing access from the CPU, and the drawing speed is improved.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記の従来例に示されるようなキャラクタ−コード方式
においては、描画アクセスのための時間を、前記従来型
時分割方式による描画アクセス時間に限ってもさほど支
障は無い、しかし、グラフィック表示方式では扱うデー
タ量が格段に増えるため、十分な描画アクセスのための
時間の確保は依然として問題となる。すなわち、描画ア
クセスのための時間を少しでも多く確保することは、直
接グラフィックス処理の性能に影響を与えるものであり
、更なる改善が強く求められている。In the character code method shown in the conventional example above, there is no problem even if the time for drawing access is limited to the drawing access time according to the conventional time-sharing method.However, in the graphic display method, As the amount of data increases significantly, securing enough time for drawing access remains a problem. That is, securing as much time as possible for drawing access directly affects the performance of graphics processing, and further improvements are strongly required.

本発明は１表示情報を記憶するリフレッシュメモリの内
容を書き替える描画アクセスを行なうための描画用サイ
クルを十分に確保し、描画速度が速く、ディスプレイ装
置に安定した画像を供給できるリフレッシュメモリのア
クセス方法を提供することを目的とする。The present invention provides a refresh memory access method that secures sufficient drawing cycles for drawing access to rewrite the contents of the refresh memory that stores one display information, has a fast drawing speed, and can supply stable images to a display device. The purpose is to provide

本発明の他の目的は該アクセス方法によってリフレッシ
ュメモリをアクセスするディスプレイコシ下ローラ及び
図形処理装置を提供することである。Another object of the present invention is to provide a display bottom roller and a graphics processing device that access refresh memory using the access method.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を連成するために、ディスプレイ装置に表示す
るための表示情報を記憶するリフレッシュメモリのアク
セス方法において、前記リフレッシュメモリの表示情報
の書き替えを行なう描画アクセスを、前記ディスプレイ
装置の表示期間と表示期間以外の期間の双方において行
ない、前記表示期間中における描画アクセスを実行する
為の時間の割合よりも、前記表示期間以外の期間中にお
ける描画アクセスを実行するための時間の割合を高くす
るものである。In order to achieve the above object, in a method for accessing a refresh memory that stores display information to be displayed on a display device, a drawing access for rewriting display information in the refresh memory is performed during a display period of the display device. Performed during both periods other than the display period, and making the proportion of time for executing drawing access during the period other than the display period higher than the proportion of time for executing drawing access during the display period. It is.

また上記他の目的を遠戚するために１表示情報を記憶す
るリフレッシュメモリを用いて走査型のディスプレイ装
置の表示制御を行なうディスプレイコントローラにおい
て、前記ディスプレイ装置の表示期間を示すタイミング
信号を発生する第１の手段であるタイミングプロセッサ
と、前記リフレッシュメモリから表示情報を読み出す表
示アクセスを行なう第２の手段である表示プロセッサと
、前記リフレッシュメモリの表示情報の書き替え処理を
行なう描画アクセスを実行する第３の手段である描画プ
ロセッサとを備えた構成とする。Further, in order to achieve the other purpose described above, in a display controller that controls the display of a scanning type display device using a refresh memory that stores one piece of display information, a timing signal indicating the display period of the display device is generated. a timing processor as a first means; a display processor as a second means for performing display access to read display information from the refresh memory; and a third display processor for performing a drawing access for rewriting display information in the refresh memory. The configuration includes a drawing processor which is a means for.

更に、かかるディスプレイコントローラを備えた図形処
理装置も特徴とするものである。Furthermore, a graphic processing device including such a display controller is also featured.

〔作用〕[Effect]

表示期間中における描画アクセスを実行するための時間
の割合よりも１表示期間以外の期間中における描画アク
セスを実行するための時間の割合を高くすることにより
、リフレッシュメモリの描画アクセス時間を十分に確保
でき、描画の高速化がなし得る。具体的には、前記のタ
イミングプロセッサからの信号を受けて、ディスプレイ
装置の表示期間中には、表示プロセッサによるｍ　（ｍ
は１以上の整数）回の表示アクセスと描画プロセッサに
よるｎ　　（ｎは１以上の整流）回の描画アクセスとを
繰り返し、ディスプレイ装置の表示期間以外の期間では
、描画プロセッサによって（ｎ　＋　１　）回以上連続
して描画アクセスを行なう。それによってディスプレイ
コントローラは、リフレッシュメモリを描画アクセスす
る時間を十分に確保できる。Enough drawing access time for the refresh memory is ensured by making the proportion of time for executing drawing accesses during periods other than one display period higher than the proportion of time for executing drawing accesses during the display period. This can speed up drawing. Specifically, in response to a signal from the timing processor, m (m
is an integer of 1 or more) and the drawing processor repeats n (n is a rectification of 1 or more) drawing accesses, and in periods other than the display period of the display device, the drawing processor repeats (n + 1) times of display access. The above drawing accesses are performed continuously. This allows the display controller to secure enough time to access the refresh memory for drawing.

〔実施例〕〔Example〕

以下、図面に基づいて本発明の好適な実施例を詳細に説
明する。Hereinafter, preferred embodiments of the present invention will be described in detail based on the drawings.

第３図は１本発明に係るディスプレイコントローラを用
い表示システムを構成した例を示す。この例では、ディ
スプレイコントローラ３１．クロック発生回路３２．リ
フレッシュメモリ３３．ラッチ３４．並列直列変換回路
１７１，１７２、合成回路１８から構成される。ディス
プレイコントローラ３１はＣＰＵのアドレスバス１１．
データバス１２に接続され種々制御情報が転送される。FIG. 3 shows an example of a display system using a display controller according to the present invention. In this example, display controller 31. Clock generation circuit 32. Refresh memory 33. Latch 34. It is composed of parallel-to-serial conversion circuits 171 and 172 and a combining circuit 18. The display controller 31 is connected to the CPU's address bus 11.
It is connected to the data bus 12 and various control information is transferred thereto.

リフレッシュメモリバス３ｃとＣＰＵバス１１゜１２と
は切離され、ＣＰＵ側からのアクセスはすべてディスプ
レイコントローラ３１を介して行なわれる。リフレッシ
ュメモリバス３ｃはアドレス、データのマルチプレクス
パスとなっている。クロック発生回路３２は、ドツトク
ロック３ａ、ディスプレイコントローラ３１の駆動クロ
ック３ｂ。The refresh memory bus 3c and the CPU buses 11 and 12 are separated, and all accesses from the CPU side are performed via the display controller 31. The refresh memory bus 3c is a multiplex path for addresses and data. The clock generation circuit 32 includes a dot clock 3a and a drive clock 3b for the display controller 31.

第１位相のデータロードタイミング３ｄ、第２位相のデ
ータロードタイミング３ｅ等のシステムで用いる各種ク
ロック信号を発生する。２枚（ｎ＝２）の画面の重ね合
せを行なうモードでは、１表示期間中に２回（ｎ回）の
メモリアクセスが行なわれ、独立した２枚の画像情報が
時分割に読出される。３枚の画面の場合には、１表示期
間中に３回のメモリアクセスが行なわれる。４枚以上の
場合も同様である。It generates various clock signals used in the system, such as first phase data load timing 3d and second phase data load timing 3e. In a mode in which two (n=2) screens are superimposed, memory access is performed twice (n times) during one display period, and information on two independent images is read out in a time-sharing manner. In the case of three screens, memory access is performed three times during one display period. The same applies to the case of four or more sheets.

第４図は重ね合せ表示のタイムチャートを示す。FIG. 4 shows a time chart of superimposed display.

１６ドツトサイクルが１表示サイクルとなり、１表示サ
イクル中には２回のメモリアクセスが行なわれる。第１
位相での読出しデータは第１位相ロードタイミング３ｄ
によってラッチ３４に一時記憶される。第２位相での読
出しデータは第２位相ロードタイミングで並列直列変換
器１７２にロードされ、この時同期にラッチ３４の内容
が並列直列変換器１７１にロードされる。、２つの並列
直列変換器１７１，１７２の内容は同時に直列データに
変換され１合成回路１８にて重ね合せられ合成ビデオ信
号３ｆが出力される。16 dot cycles constitute one display cycle, and two memory accesses are performed during one display cycle. 1st
Read data in phase is first phase load timing 3d
is temporarily stored in the latch 34. The read data in the second phase is loaded into the parallel-serial converter 172 at the second phase load timing, and at this time, the contents of the latch 34 are synchronously loaded into the parallel-serial converter 171. , the contents of the two parallel-to-serial converters 171 and 172 are simultaneously converted into serial data, and are superimposed in the 1-combining circuit 18 to output a combined video signal 3f.

第５図はディスプレイコントローラ３１の内部構成を示
し、描画プロセッサ５１９表示プロセッサ５２．タイミ
ングプロセッサ５３．ＣＰＵインタフェース５４．ディ
スプレイインタフェース５５の各ブロックから成る。描
画プロセッサＳ１は、線や面等の図形発生やＣＰＵとリ
フレッシュメモリ間のデータ転送等を制御するもので、
描画アドレスを出力しリフレッシュメモリの読み書きを
行なう８表示プロセッサ５２はラスタ走査に従って順次
表示されるリフレッシュメモリの表示アドレスを出力す
る。タイミングプロセッサ５３は。FIG. 5 shows the internal configuration of the display controller 31, including a drawing processor 519, a display processor 52. Timing processor 53. CPU interface 54. It consists of each block of the display interface 55. The drawing processor S1 controls generation of figures such as lines and planes, data transfer between the CPU and refresh memory, etc.
The 8-display processor 52, which outputs drawing addresses and performs read/write operations in the refresh memory, outputs display addresses in the refresh memory that are sequentially displayed according to raster scanning. The timing processor 53 is.

ＣＲＴの同期信号や表示タイミングや表示と描画の切り
替え信号等の各種タイミング信号を発生する。ＣＰＵイ
ンタフェース５４は、ＣＰＵデータバスとＣＲＴコント
ローラ間の同期化等ＣＰＵとのインタフェースを司る。It generates various timing signals such as CRT synchronization signals, display timing, and switching signals between display and drawing. The CPU interface 54 is in charge of the interface with the CPU, such as synchronization between the CPU data bus and the CRT controller.

ディスプレイインタフェース５５は、表示と描画のアド
レス切り替え制御等リフレッシュメモリ及びディスプレ
イ装置とのインタフェースを司る。描画１表示、タイミ
ングの３プロセツサが機能分散し並列動作することによ
り、処理効率を向上している。The display interface 55 controls the interface between the refresh memory and the display device, such as address switching control between display and drawing. Processing efficiency is improved by distributing the functions of three processors, one for drawing, one for display, and one for timing, and operating in parallel.

さて、第５図において、タイミングプロセッサ５３は、
ディスプレイインタフェース５５を介してタロツクを入
力し、ここで表示に必要な各種のタイミング信号を出力
する。このタイミングプロセッサ５３の内部構成の詳細
は第６＠に示されており、その説明は後述する。タイミ
ングプロセッサ５３では、水平および垂直の同期信号、
１文字表示期間を示す文字同期信号などの表示に必要な
同期信号が発生されると共に、１文字表示期間をｎ分割
したタイミングで表示アドレス発生のタイミング信号が
発生される。このタイミング信号の発生されている期間
を１メモリサイクルと呼ぶ。Now, in FIG. 5, the timing processor 53 is
The tarok is inputted via the display interface 55, and various timing signals necessary for display are outputted here. The details of the internal configuration of this timing processor 53 are shown in the 6th section, and will be explained later. In the timing processor 53, horizontal and vertical synchronization signals,
A synchronization signal necessary for display, such as a character synchronization signal indicating a one-character display period, is generated, and a timing signal for generating a display address is generated at a timing when the one-character display period is divided into n. The period during which this timing signal is generated is called one memory cycle.

なお、ｌメモリサイクルをどの程度にするか、言いかえ
ればｎをいくらにするかは、重ね合せを行なう画面の枚
数や表示と描画のバランスによって決まる。タイミング
プロセッサ５３は、ＣＰＵ（図示せず）からＣＰＵイン
タフェース５４を介して送られてくるデータｎを内部の
メモリ（レジスタ）に記憶しておき、このｎに基づいて
それに見合うタイミング信号を発生する。もちろん、タ
イミングプロセッサ５３は、この他の同期信号発生のた
めのデータ等も同様に内部の夫々のレジスタに配置して
いる１表示プロセッサ５２は、タイミングプロセッサ５
３の発する表示アドレス発生タイミングに同期して表示
アドレスを発生し、これをディスプレイインタフェース
５５を介してリフレッシュメモリ３３（第３図参照）に
供給する。Note that how many l memory cycles to set, or in other words, how many screens to set for n, is determined by the number of screens to be superimposed and the balance between display and drawing. The timing processor 53 stores data n sent from the CPU (not shown) via the CPU interface 54 in an internal memory (register), and generates a timing signal corresponding to the data n based on this data n. Of course, the timing processor 53 similarly arranges data for generating other synchronization signals in respective internal registers.
A display address is generated in synchronization with the display address generation timing issued by the controller 3, and is supplied to the refresh memory 33 (see FIG. 3) via the display interface 55.

この表示プロセッサ５２の内部構成の詳細は第１５図に
示されており、その詳細な説明は後述する。表示プロセ
ッサ５２では、ｎ組の表示アドレスを１文字表示期間内
で時分割で発生させるため、ｎ組の表示開始アドレスを
記憶しておき、夫々の表示アドレスの発生タイミング信
号がタイミングプロセッサ５３で発生される毎に、ｎ組
の夫々の表示アドレスの増分を演算し、この増分と記憶
されている表示開始アドレスとの和として夫々の表示ア
ドレスを発生させる０発生された夫々の表示アドレスは
、ディスプレイインタフェース５５を介してリフレッシ
ュメモリに出力される。なお、表示プロセッサ５２にお
ける演算に必要なデータは、ＣＰＵインタフェース５４
を介して内部のメモリまたレジスタに記憶しておく。描
画プロセッサ５上は、リフレッシュメモリに表示すべき
情報を記憶させて、いわゆる表示（描画）する際に使用
されるが、ここではその詳細な説明は省略する。The details of the internal configuration of this display processor 52 are shown in FIG. 15, and a detailed explanation thereof will be given later. The display processor 52 stores n sets of display start addresses in order to time-divisionally generate n sets of display addresses within one character display period, and a timing processor 53 generates a generation timing signal for each display address. Each time a display address is displayed, an increment is calculated for each of the n sets of display addresses, and each display address is generated as the sum of this increment and the stored display start address. It is output to the refresh memory via the interface 55. Note that the data necessary for calculation in the display processor 52 is provided by the CPU interface 54.
It is stored in internal memory or register via . The drawing processor 5 is used to store information to be displayed in a refresh memory and perform so-called display (drawing), but a detailed explanation thereof will be omitted here.

第６園は、上述のタイミングプロセッサ５３の詳細な構
成を示す、制御部６１．マイクロ命令デコーダ６２．演
算部６３から成る。更に、制御部６１は、水平エントリ
アドレスポインタ６１０１゜マイクロプログラムアドレ
スレジスタ６１０２゜マイクロプログラムメモリ（ＲＯ
Ｍで構成）　６１０３゜マイクロ命令レジスタ６１０４
．レジスタ６１０５゜６１０６．６１０７．垂直エント
リアドレスポインタ６１０８．　レジスタ６↓０９，６
１１０゜６１１１．８１１２から成る。また、演算部６
３は、ＣＰＵから転送される制御データを記憶するデー
タＲＡＭ６３０１．ワークレジスタ６３０２゜演算器（
ＡＵ）６３０３．水平系のタイミングをカウントし水平
同期信号を生成する水平カウンタ６３０４、垂直系のラ
スクタイミングをカウントし垂直同期信号を生成する垂
直カウンタ６３０５バス６３０６．６３０７から成る。The sixth garden shows the detailed configuration of the timing processor 53 described above, and the control section 61. Microinstruction decoder 62. It consists of an arithmetic unit 63. Further, the control unit 61 controls the horizontal entry address pointer 6101゜microprogram address register 6102゜microprogram memory (RO
(consisting of M) 6103゜Micro instruction register 6104
．． Register 6105゜6106.6107. Vertical entry address pointer 6108. Register 6↓09,6
It consists of 110°6111.8112. In addition, the calculation unit 6
3 is a data RAM 6301.3 that stores control data transferred from the CPU. Work register 6302゜operating unit (
AU)6303. It consists of a horizontal counter 6304 that counts horizontal system timing and generates a horizontal synchronization signal, a vertical counter 6305 that counts vertical system rask timing and generates a vertical synchronization signal, and buses 6306 and 6307.

マイクロ命令デコーダ６２自体の詳細は後述する。Details of the microinstruction decoder 62 itself will be described later.

第７図は、第６図に対するタイムチャートを示す、垂直
同期信号の開始点では、レジスタ６１０９は垂直エント
リアドレスポインタによって、第１位相では初期値Ａ　
（ＶＢ工）　、第２位相ではＡ　（ＶＷＩ　）に初期化
される。この第１位相、第２位相の垂直アドレスは、レ
ジスタ６１０９゜６１１０．６１１１．６１１２の閉ル
ープによって記憶される。また、水平同期の開始点では
、水平エントリアドレスポインタ６１０１によって、マ
イクロプログラムアドレスレジスタ６１０２は第１位相
ではＡ（ＨＢＩ）、第２位相ではＡ（ＨＷＩ）に初期化
される。その後水平同期信号（Ｈ３ＹＮＣ）の立下りに
同期してマイクロプログラム動作が開始され、マイクロ
プログラムアドレスレジスタ６１０２の指定に従って、
マイクロプログラムメモリ６１０３から対応するマイク
ロ命令が読出されマイクロ命令レジスタ６１０４に格納
される。読出されたマイクロ命令はマイクロ命令デコー
ダ６２にてデコードされ、演算部６３に対し各種制御信
号を供給する。一方、マイクロ命令の一部は次のアドレ
スとして一時記憶しジスタロ１０６に記憶される。FIG. 7 shows a time chart for FIG. 6. At the start point of the vertical synchronization signal, the register 6109 is set by the vertical entry address pointer to the initial value A at the first phase.
(VB engineering) and is initialized to A (VWI) in the second phase. The vertical addresses of the first phase and the second phase are stored by a closed loop of registers 6109.about.6110.6111.6112. Further, at the start point of horizontal synchronization, the microprogram address register 6102 is initialized to A (HBI) in the first phase and A (HWI) in the second phase by the horizontal entry address pointer 6101. Thereafter, the microprogram operation is started in synchronization with the fall of the horizontal synchronization signal (H3YNC), and according to the specification of the microprogram address register 6102,
A corresponding microinstruction is read from microprogram memory 6103 and stored in microinstruction register 6104. The read microinstruction is decoded by the microinstruction decoder 62, and various control signals are supplied to the arithmetic unit 63. On the other hand, a part of the micro-instruction is temporarily stored in the register 106 as the next address.

マイクロプログラムアドレスの１ビツトは、水平サイク
ルのマイクロプログラムアドレスであるか垂直サイクル
のマイクロプログラムアドレスであるかを示すビットで
あり、このビットはレジスタ６１０５を介してレジスタ
６１０６の１ビツトに戻される。一方、第１位相の次ア
ドレスがレジスタ６１０６に取り込まれるφ１のサイク
ルでは、第２位相のマイクロプログラムアドレスがマイ
クロプログラムアドレスレジスタ６１０２に転送され、
対応するマイクロ命令が読出され実行される。One bit of the microprogram address is a bit indicating whether it is a horizontal cycle microprogram address or a vertical cycle microprogram address, and this bit is returned to one bit of register 6106 via register 6105. On the other hand, in the cycle φ1 in which the next address of the first phase is taken into the register 6106, the microprogram address of the second phase is transferred to the microprogram address register 6102,
The corresponding microinstruction is read and executed.

レジスタ６１０６に記憶された次アドレスは、レジスタ
６１０７を介してマイクロプログラムアドレスレジスタ
６１０２に送られる。このようにして、第１位相のマイ
クロプログラムと第２位相のマイクロプログラムが順次
交互に実行される。また、垂直サイクルのマイクロプロ
グラムを実行する場合には、マイクロ命令がらの指定に
よりマイクロプログラムアドレスレジスタ６１ｏ２とレ
ジスタ６１０９の入力が切替えられる。すなわち、レジ
スタ６１０９〜６１１２に記憶された垂直マイクロプロ
グラムのアドレスＡ　（ＶＢ、）、Ａ（ＶＷ、）が、第
１（ｉｌｌ。The next address stored in register 6106 is sent to microprogram address register 6102 via register 6107. In this way, the first phase microprogram and the second phase microprogram are sequentially and alternately executed. Furthermore, when executing a vertical cycle microprogram, the inputs of the microprogram address register 61o2 and the register 6109 are switched according to the designation of the microinstruction. That is, the vertical microprogram addresses A(VB,) and A(VW,) stored in the registers 6109 to 6112 are the first (ill).

第２位相の１サイクル間で順次マイクロプログラムアド
レスレジスタ６１ｏ２に送られ、同時に水平マイクロプ
ログラムの次アドレスＡ（ＨＢ−４１）。During one cycle of the second phase, the next address A (HB-41) of the horizontal microprogram is sequentially sent to the microprogram address register 61o2.

Ａ　（ＨＷ−＋ｔＨｔ順次レジ、１６１０９に送うレ、
レジスタ６１０９〜６１１２のループに記憶される。こ
の結果、水平の第１．第２位相、及び垂直の第１．第２
位相の計４相の独立なマイクロプログラムを時分割に実
行することができる。A (HW-+tHt sequential register, send to 16109,
It is stored in a loop of registers 6109-6112. As a result, the horizontal first . a second phase, and a vertical first phase. Second
Independent microprograms for a total of four phases can be executed in a time-division manner.

第８＠は、マイクロ命令の形式を示したものである。！
ＩＩ長は２１ビツトでビット１９で選択される２つの形
式＃Ｏ，＃１がある。ビット２０（ＨＶ）は水平マイク
ロプログラムアドレスと垂直マイクロプログラムアドレ
スの切替えを制御するビットである。ビット１８〜１ｏ
は２つのマイクロ命令で機能が異なる。＃Ｏのマイクロ
命令はワークレジスタ６３０２に対する演算を制御する
。すなわち、５−ＲＥＧで指定されるレジスタからデー
タを読出し、ＡＵＦで指定される演算を行ない、Ｄ−Ｒ
ＥＧで指定されるレジスタに結果を書込む。No. 8 @ shows the format of the microinstruction. !
The II length is 21 bits, and there are two formats #O and #1 selected by bit 19. Bit 20 (HV) is a bit that controls switching between the horizontal microprogram address and the vertical microprogram address. bit 18~1o
has two microinstructions with different functions. The #O microinstruction controls operations on the work register 6302. That is, read data from the register specified by 5-REG, perform the operation specified by AUF, and read the data from the register specified by 5-REG.
Write the result to the register specified by EG.

＃１のマイクロ命令はデータＲＡ　Ｍ６３０１とワーク
レジスタ６３０２及び水平、垂直カウンタ６３０４　。The #1 microinstruction is a data RAM 6301, a work register 6302, and horizontal and vertical counters 6304.

６３０５の間のデータ転送を制御する。ビット９〜５の
ＦＬＡＧはＡＵやカウンタ類から出力されるフラグ情報
の制御と条件分岐の制御を指定する。Controls data transfer between 6305 and 6305. Bits 9 to 5 of FLAG specify control of flag information output from the AU and counters and control of conditional branching.

ビット４〜ＯのＡＤＦはマイクロプログラムの次アドレ
スを制御するフィールドである。ADF of bits 4 to 0 is a field that controls the next address of the microprogram.

第９図は、マイクロ命令デコーダ６２の詳細を示す、マ
イクロ命令レジスタ６１ｏ４に一時記憶されたマイクロ
命令は制御レジスタ６２ｏ１を介して各フィールドのデ
コーダ６２０２〜６２ｏ７に送られる。ＲＡＭアドレス
デコーダ６２ｏ２は＃１マイクロ命令のＲＡＭフィール
ドをデコードしＲＡＭのワード選択信号を生成する。読
出しレジスタデコーダ６２ｏ３は＃０マイクロ命令のＳ
−ＲＥＧフィールドをデコードし、バス６３０７への読
出しレジスタを選択する信号を出力する。FIG. 9 shows details of the microinstruction decoder 62. The microinstructions temporarily stored in the microinstruction register 61o4 are sent to the decoders 6202 to 62o7 of each field via the control register 62o1. The RAM address decoder 62o2 decodes the RAM field of the #1 microinstruction and generates a RAM word selection signal. The read register decoder 62o3 reads S of the #0 microinstruction.
- Decodes the REG field and outputs a signal to select the read register to bus 6307.

書込みレジスタデコーダ６２０４は＃Ｏマイクロ命令の
Ｄ−ＲＥＧフィールド及び＃エマイクロ命令のＲＥＧフ
ィールドをデコードしバス６３０６からの書込みレジス
タ選択信号を出力する。水平垂直カウンタからデータＲ
ＡＭ６３０１への転送時にもＲＥＧフィールドによって
バス６３０６への読出しが制御される。ファンクション
デコーダ６２０５は＃Ｏマイクロ命令のＡＵＦフィール
ドをデコードし、演算器（ＡＵ）６３０３の演算モード
を制御する６条件分岐デコーダ６２０６はマイクロ命令
のＦＬＡＧフィールドの指定に応じてフラグレジスタの
状態を判定し、レジスタ６１０６からレジスタ６１０７
に転送されるアドレスの最下位ビットを制御し条件分岐
を可能にする。フラグレジスタ６２０７は加算器（ＡＵ
）６３０３やカウンタ６３０４，６３０５から出力され
るプラグ情報を、マイクロ命令の指定に従って一時記憶
するものである。フラグレジスタは、水平同期信号（Ｈ
８ＹＮＣ）、垂直同期信号（ＶＳＹＮ（：）。The write register decoder 6204 decodes the D-REG field of the #O microinstruction and the REG field of the #E microinstruction, and outputs a write register selection signal from the bus 6306. Data R from horizontal and vertical counters
Also during transfer to the AM6301, reading to the bus 6306 is controlled by the REG field. The function decoder 6205 decodes the AUF field of the #O microinstruction, and the 6-conditional branch decoder 6206, which controls the operation mode of the arithmetic unit (AU) 6303, determines the state of the flag register according to the designation of the FLAG field of the microinstruction. , register 6106 to register 6107
Controls the least significant bit of the address transferred to the address and enables conditional branching. The flag register 6207 is an adder (AU
) 6303 and counters 6304 and 6305 are temporarily stored in accordance with the specifications of the microinstructions. The flag register receives the horizontal synchronization signal (H
8YNC), vertical synchronization signal (VSYN(:).

水平ベース画面表示タイミング（ＨＢＤｒＳＰ）　、垂
直ベース画面表示タイミング（ＶＢＤＩＳＰ）　、水平
ウィンドウ画面表示タイミング（ＨＶＤＩＳＰ）　、垂
直ウィンドウ画面表示タイミング＜ｖｗｏｘｓｐ＞など
がある。There are horizontal base screen display timing (HBDrSP), vertical base screen display timing (VBDISP), horizontal window screen display timing (HVDISP), and vertical window screen display timing <vwoxsp>.

第１０＠はディスプレイコントローラ３１の制御する画
面構成例を示す、ベース画面とウィンドウ画面の２枚の
独立な画面を合成して表示できる。The 10th @ shows an example of a screen configuration controlled by the display controller 31, in which two independent screens, a base screen and a window screen, can be combined and displayed.

２枚の画面は独立に大きさ２表示位置を設定できる。The size and two display positions of the two screens can be set independently.

もちろんパラメータの設定によって日直を１枚にするこ
とも可能である。各パラメータの意味は次の通りである
。Of course, it is also possible to reduce the daily shift to one sheet by setting parameters. The meaning of each parameter is as follows.

（１）水平同期サイクル（ＨＣ）：水平同期信号（Ｈ８
ＹＮＣ）のサイクル数である。(1) Horizontal synchronization cycle (HC): Horizontal synchronization signal (H8
YNC) cycle number.

（２）水平同期信号パルス幅（Ｈ８Ｗ）：ＣＲＴ装置を
駆動する水平同期信号（Ｈ８ＹＮＣ）のパルス幅である
。(2) Horizontal synchronizing signal pulse width (H8W): This is the pulse width of the horizontal synchronizing signal (H8YNC) that drives the CRT device.

（３）水平ベース画面開始位［（ＨＢＳ）：水平同期信
号（Ｈ８ＹＮＣ）の立下りから水平ベース画面表示信号
（ＨＢＤＩＳＰ）の立上りまでの時間である。(3) Horizontal base screen start position [(HBS): This is the time from the fall of the horizontal synchronization signal (H8YNC) to the rise of the horizontal base screen display signal (HBDISP).

（４）水平ベース画面幅（ＨＢＷ）：ベース画面の水平
幅、すなわち水平ベース画面表示信号（）ＩＢＤＩｓＰ
）の“ｌ”の期間のパルス幅である。(4) Horizontal base screen width (HBW): horizontal width of the base screen, that is, horizontal base screen display signal ()IBDIsP
) is the pulse width of the “l” period.

（５）水平ウィンドウ画面開始位置（ＨＷＳ）：水平同
期信号の立下りから水平ウィンドウ画面表示信号（ＨＶ
ＤＩＳＰ）の立上りまでの期間である。(5) Horizontal window screen start position (HWS): From the falling edge of the horizontal synchronization signal to the horizontal window screen display signal (HV
This is the period until the rise of DISP).

（６）水平ウィンドウ画面幅（ＨＷＷ）：ウインドウ画
面の水平幅、すなわち水平ウィンドウ画面表示信号（Ｈ
ｖＤＩＳＰ）の“１″の期間のパルス幅である。(6) Horizontal window screen width (HWW): The horizontal width of the window screen, that is, the horizontal window screen display signal (HWW)
vDISP) is the pulse width during the “1” period.

（７）垂直同期サイクル（ＶＣ）：垂直同期信号（ＶＳ
ＹＮＣ）のサイクル数である。(7) Vertical synchronization cycle (VC): Vertical synchronization signal (VS
YNC) cycle number.

（８）垂直同期信号パルス幅（ＶＳＷ）：ＣＲＴ装置を
駆動する垂直同期信号（ＶＳＹＮＣ）のパルス幅である
。(8) Vertical synchronizing signal pulse width (VSW): This is the pulse width of the vertical synchronizing signal (VSYNC) that drives the CRT device.

（９）垂直ベース画面開始位置（ＶＢＳ）：垂直同期信
号（ＶＳＹＮＣ）の立下りから垂直ウィンドウ画面表示
信号（ＶＢＤＩＳＰ）の立上りまでの時間である。(9) Vertical base screen start position (VBS): This is the time from the fall of the vertical synchronization signal (VSYNC) to the rise of the vertical window screen display signal (VBDISP).

（１０）垂直ベース画面幅（ＶＢＷ）：ベース画面の垂
直線、すなわち垂直ベース画面表示信号（ＶＢＤＩＳＰ
）の“１”の期間のパルス幅である。(10) Vertical base screen width (VBW): The vertical line of the base screen, that is, the vertical base screen display signal (VBDISP
) is the pulse width of the “1” period.

（１１）垂直ウィンドウ画面開始位！　（ＶＷＳ）：垂
直同期信号の立下りから垂直ウィンドウ画面表示信号（
ＶＶＤＩＳＰ）の立上りまでの期間である。(11) Vertical window screen start position! (VWS): From the falling edge of the vertical synchronization signal to the vertical window screen display signal (
This is the period until the rise of VVDISP).

（１２）垂直ウィンドウ画面幅（ＶＷＷ）：ウィンドウ
画面の垂直幅、すなわち垂直ウィンドウ画面表示信号（
ＶｗＤＩＳＰ）の“１″の期間のパルス幅である。(12) Vertical window screen width (VWW): Vertical width of the window screen, that is, the vertical window screen display signal (
This is the pulse width during the “1” period of VwDISP).

以上の各パラメータ値の設定に従って、第５図に示すタ
イミングプロセッサ５３では、各種タイミング信号（Ｈ
Ｓ　Ｙ　Ｎ　Ｃ、ＨＢＤＩＳＰ、　ＩｎＤＩＳＰ。According to the settings of each parameter value described above, the timing processor 53 shown in FIG.
S Y N C, HBDISP, InDISP.

Ｖ　Ｓ　Ｙ　Ｎ　Ｃ、ＶＢＤＩＳＰ、　ＶＩＤＩＳＰ等
）を発生する０表示プロセッサ５２はこのタイミング信
号を参照して処理を進める。The 0 display processor 52, which generates signals (VSYNC, VBDISP, VIDISP, etc.), proceeds with the processing with reference to this timing signal.

第１１図〜第工４図はタイミングプロセッサ５３のマイ
クロプログラム処理フローの１例を示したものである。FIG. 11 to FIG. 4 show an example of the microprogram processing flow of the timing processor 53.

第１１図は水平第１位相のマイクロプログラムを示して
いる。１ラスタの開始点ではＩ（ＢＤＩＳＰフラグＯ”
にされ、第１ラスク（フレームの最初のラスタ）である
かどうかがチエツクされる。第１ラスクの場合には、垂
直関係のパラメータ（ＶＤＳ、ＶＤＷ、ＶＷＳ、ＶＷＷ
）をデータＲＡＭ６３０１からワークレジスタ６３０２
に転送しそのラスタの処理を終る。第１ラスタ以外のラ
スタの場合には、最初に水平制御のパラメータ（ＨＤＳ
、ＨＤＷ、ＨＷＳ、ＨＷＷ）をそれぞれ対応するワーク
レジスタＴｏ−Ｔ３にロードする１次に、ＴＯを“０”
になるまで順次減算し、“ＯＩＩになるとＨＢＤＩＳＰ
フラグを“１”にする、その後、Ｔ１を”０＃になるま
で順次減算し、′０”になったら）ＩＢＤＩｓＰフラグ
を“Ｏ”にする、最後に垂直処理に切り替えて１ラスタ
の処理を終る。FIG. 11 shows a microprogram for the horizontal first phase. At the start point of one raster, I(BDISP flag O”
It is checked whether it is the first raster (the first raster of the frame). In the case of the first rask, vertically related parameters (VDS, VDW, VWS, VWW
) from the data RAM 6301 to the work register 6302
, and finish processing that raster. For rasters other than the first raster, the horizontal control parameters (HDS
, HDW, HWS, HWW) into the corresponding work registers To-T3.
Subtract sequentially until “OII” is reached, HBDISP
Set the flag to "1", then subtract T1 sequentially until it becomes "0#", then set the IBDIsP flag to "O", and finally switch to vertical processing and process one raster. end.

第】、２図は、水平第２位相のマイクロプログラムを示
しており、データＲＡＭのロードを行わない点を除いて
、第１１図の場合と同様である。FIG. 2 shows a microprogram for the second horizontal phase, which is the same as that shown in FIG. 11, except that data RAM is not loaded.

同様に、第１３図、第１４図は、それぞれ、垂直第１位
相及び第２位相のマイクロプログラム処理を示す、垂直
の処理は、１ラスタに上回だけワークレジスタの減算と
７１０１＋検出処理が行われる。Similarly, FIGS. 13 and 14 show microprogram processing of vertical first phase and second phase, respectively. Vertical processing includes work register subtraction and 7101+ detection processing for more than one raster. be exposed.

以上のようにして、１個の演算器を４相のマイクロプロ
グラムで時分割に使用し、４つのタイミング信号ＨＢＤ
ＩＳＰ、　）ＩＶＤＩＳＰ、　ＶＢＤＩＳＰ、　ＶＶＤ
ＩＳＰを生成できる。As described above, one arithmetic unit is used for time division with a four-phase microprogram, and four timing signals HBD are generated.
ISP, )IVDISP, VBDISP, VVD
You can create an ISP.

第１５図は上述の第５図における表示プロセッサ５２の
詳細な構成を示す。制御部１５１．マイクロ命令デコー
ダ１５２．演算部１５３から成る。FIG. 15 shows a detailed configuration of the display processor 52 in FIG. 5 described above. Control unit 151. Microinstruction decoder 152. It consists of an arithmetic unit 153.

制御部１５１は、エントリアドレスポインタ１５１１゜
マイクロプログラムアドレスレジスタ１５１２゜マイク
ロプログラムメモリ（ＲＯＭで構成）　１５１３゜マイ
クロ命令レジスタ１５１４．−時記憶レジスタ１５１５
．１５１６から成る。The control unit 151 includes an entry address pointer 1511°, a microprogram address register 1512°, a microprogram memory (consisting of ROM), 1513°, a microinstruction register 1514. -Time memory register 1515
．． It consists of 1516 pieces.

更に演算部１５３は、ＣＰＵ側からＣＰＵインタフェー
スを介して直接アクセスされ、ベース画面（第１画面）
とウィンドウ画面（第２画面）の表示開始アドレス（Ｂ
ＳＡ、ＷＳＡ）等の制御情報を記憶するデータＲＡＭ１
５３１．１ラスクの先頭での表示アドレス（ＢＨ３，Ｗ
Ｒ８）を記憶するワークレジスタ１５３２．現在の表示
アドレス（ＡＬＭ、ＡＬＳ）を記憶するレジスタ１５３
３゜１ラスタごとの表示アドレスの増分値（ＢＭＷ。Furthermore, the calculation unit 153 is directly accessed from the CPU side via the CPU interface, and the base screen (first screen)
and the display start address (B
Data RAM 1 that stores control information such as SA, WSA)
531.1 Display address at the beginning of the rask (BH3, W
work register 1532.R8). Register 153 that stores the current display address (ALM, ALS)
3゜ Incremental value of display address for each raster (BMW.

ＷＭＷ）を記憶するレジスタ１６３４．演算器（ＡＵ）
１５３５．メモリアドレスレジスタ（ＭＡＲ）１５３６
．Ｘバス１５３７．Ｙバス１５３Ｂ、Ｘバス１５３９か
ら成る。1634.WMW). Arithmetic unit (AU)
1535. Memory address register (MAR) 1536
．． X bus 1537. It consists of a Y bus 153B and an X bus 1539.

第１６図は、第１５図に対するタイムチャートを示す、
水平同期信号によってマイクロプログラムアドレスレジ
スタ１５１２はエントリアドレスポインタ１５１１の内
容に初期化される。水平同期信号（ＨＳＹＮＣ）の立下
り以降は、マイクロプログラムアドレスレジスタ１５１
２によってマイクロプログラムＲＯＭ１５１３がアクセ
スされ、読出された出力はマイクロ命令レジスタ１５１
４に一時記憶される。このマイクロ命令はマイクロ命令
デコーダ１５２にてデコードされ、演算部１５３に対し
各種制御信号を供給する。マイクロ命令の１部は一時記
憶レジスタ１５１５．１５１６に戻され、この内容は次
の次のマイクロ命令のアドレスとなる。このようにして
エントリアドレスポインタによって初期化されたアドレ
スＡ　（Ｂｌ　）　。FIG. 16 shows a time chart for FIG. 15,
The horizontal synchronization signal initializes the microprogram address register 1512 to the contents of the entry address pointer 1511. After the horizontal synchronization signal (HSYNC) falls, the microprogram address register 151
2, the microprogram ROM 1513 is accessed and the read output is sent to the microinstruction register 151.
4 is temporarily stored. This microinstruction is decoded by a microinstruction decoder 152, and various control signals are supplied to the arithmetic unit 153. Part of the microinstruction is returned to temporary storage register 1515.1516, the contents of which become the address of the next next microinstruction. Address A (Bl) thus initialized by the entry address pointer.

Ａ（Ｗｓ）を開始点とするマイクロプログラムが順次交
互に実行される。Microprograms starting from A(Ws) are sequentially and alternately executed.

第１７図は表示プロセッサのマイクロ命令形式を示す０
語長は２８ビツトでビット２７で選択される２つの形式
＃Ｏ，＃１がある。＃ｏマイクロ命令はレジスタ間の演
算を制御する。また、＃１マイクロ命令は、データＲＡ
Ｍと各レジスタ間のデータ転送を制御する。Figure 17 shows the microinstruction format of the display processor.
The word length is 28 bits and there are two formats #O and #1 selected by bit 27. The #o microinstruction controls operations between registers. Also, #1 microinstruction is data RA
Controls data transfer between M and each register.

第１８図はマイクロ命令デコーダ１５２の詳細を示す、
第９図に示すタイミングプロセッサのマイクロ命令デコ
ーダ６２と同様の各デコーダユニットから成る０条件分
岐はタイミングプロセッサから供給される同期タイミン
グ信号を参照して制御される。FIG. 18 shows details of the microinstruction decoder 152.
A 0 conditional branch consisting of each decoder unit similar to the microinstruction decoder 62 of the timing processor shown in FIG. 9 is controlled with reference to a synchronous timing signal supplied from the timing processor.

第１９（Ａ）〜（Ｃ）図は、表示プロセッサ５２の制御
する３種の動作モードを示している。各モードに応じて
、ＣＲＴインタフェース５５で、ベース画面にメモリア
ドレス（Ｂ）、ウィンドウ画面のメモリアドレス（Ｗ）
、及び描画メモリアドレス（図の斜線部）が適宜切り替
えて出力される（ａ）　　シングルアクセスモード（第
１９図（Ａ））表示サイクルとメモリサイクルを同一に
して処理するモードである。ウィンドウ外部のベース画
面領域では第１位相で計算されたベース画面のメモリア
ドレス（Ｂ）を出力し、ウィンドウ内部では第２位相で
計算されたウィンドウ画面のメモリアドレス（Ｗ）を出
力するように切り替え制御する。このモードではｌメモ
リサイクルを１表示サイクルに等しくするため、メモリ
の速度やシステム構成のための部品点数などは従来型の
ＣＲＴコントローラを用いる場合と同一でありながら、
独立した２枚の画面情報を種々合成して表示できるこの
モードでは表示期間以外の時ＭＪ（図の斜線部が描画処
理に利用される。19(A) to 19(C) show three types of operation modes controlled by the display processor 52. FIG. Depending on each mode, the CRT interface 55 sets the memory address (B) for the base screen and the memory address (W) for the window screen.
, and the drawing memory address (shaded area in the figure) are output while being switched appropriately. (a) Single access mode (FIG. 19(A)) This is a mode in which processing is performed using the same display cycle and memory cycle. Switch to output the memory address (B) of the base screen calculated in the first phase in the base screen area outside the window, and output the memory address (W) of the window screen calculated in the second phase inside the window. Control. In this mode, one memory cycle is equal to one display cycle, so the memory speed and number of components for system configuration are the same as when using a conventional CRT controller.
In this mode, in which two independent screens of screen information can be combined and displayed in various ways, MJ (the shaded area in the figure is used for drawing processing) is used outside the display period.

（ｂ）　　ダブルアクセス非電ね合せモード（第１９図
（Ｂ）） １表示サイクル中に２回のメモリアクセスを行うモード
で、表示期間中は１回目は表示に、２回目は描画に利用
される。１回目の表示サイクルは、ウィンドウ外部のベ
ース画面領域では第１位相のマイクロプログラムで計算
されたメモリアドレス（Ｂ）を出力し、ウィンドウ内部
では第２位相で計算されたメモリアドレス（Ｗ）を出力
するように切り替え制御する０表示期間以外の期間には
描画を連続して実行できる。このモードを用いると表示
期間以外の時間に加えて表示期間中にも描画のためのメ
モリアクセス時間（図の斜線部）が確保できるため、描
画処理の高速化に効果がある。(b) Double access non-coupling mode (Figure 19 (B)) This is a mode in which memory is accessed twice during one display cycle, and during the display period, the first access is used for display and the second access is used for drawing. Ru. In the first display cycle, the memory address (B) calculated by the first phase microprogram is output in the base screen area outside the window, and the memory address (W) calculated in the second phase is output inside the window. Drawing can be executed continuously during periods other than the 0 display period, which is switched and controlled so as to be controlled. When this mode is used, the memory access time for drawing (the shaded area in the figure) can be secured during the display period in addition to the time other than the display period, which is effective in speeding up the drawing process.

例えば表示期間が王フレーム時間の７５％を占めるディ
スプレイ装置を用いる場合であれば１表示期間以外の時
間２５％と表示期間の半分３７．５％を加えた６２．５
％の時間を描画に用いることができる。For example, when using a display device whose display period occupies 75% of the main frame time, 62.5 is the sum of 25% of the time other than one display period and 37.5% of half the display period.
% of the time can be used for drawing.

（Ｃ）　　ダブルアクセス重ね合せモード（第１９図（
Ｃ）） １表示サイクル中に２回のメモリアクセスを行い、ベー
ス画面の表示領域内部では１回目のメモリアクセスで第
１位相のマイクロプログラムで計算されたメモリアドレ
ス（Ｂ）を出力し１、ウィンドウ内部では２回目のメモ
リアクセスとして第２位相のマイクロプログラムで計算
されたメモリアドレス（Ｗ）を出力するにの結果、ウィ
ンドウ内部では１表示サイクル中２回の表示用メモリア
クセスが行なわれるため、読出された独立な２枚分の画
面情報を外部回路で合成することにより重ね合せ表示が
可能となる。ウィンドウ外部の２回目のメモリサイクル
（図の斜線部）は描画用サイクルとして利用される。(C) Double access superposition mode (Fig. 19 (
C)) Memory access is performed twice during one display cycle, and within the display area of the base screen, the memory address (B) calculated by the first phase microprogram is output in the first memory access, and the window is opened. Internally, as a second memory access, the memory address (W) calculated by the second phase microprogram is output.As a result, display memory access is performed twice in one display cycle inside the window, so reading By combining the two independent screens of screen information using an external circuit, overlapping display becomes possible. The second memory cycle outside the window (the shaded area in the figure) is used as a drawing cycle.

第２０図は、表示画面とメモリ空間の対応を示す。図に
示すようにベース画面とウィンドウ画面の表示データは
同一のアドレス空間に任意の大きさで設定できる。この
ため、画面構成の自由度が高くメモリ効率もよい。FIG. 20 shows the correspondence between the display screen and memory space. As shown in the figure, display data for the base screen and window screen can be set in the same address space at any size. Therefore, the degree of freedom in screen configuration is high and the memory efficiency is also good.

第２１図、第２２図は表示プロセッサのマイクロプログ
ラムの処理フローの１例を示したもので、それぞれ第１
位相、第２位相の処理フローである。Figures 21 and 22 show an example of the processing flow of the microprogram of the display processor, respectively.
This is a processing flow of phase and second phase.

以下、第２１図を例に説明を加える。水平同期信号直後
では、まずＶＢＤＩＳＰ信珍かＬＬ　Ｉ　１１かどうか
を調べ、“Ｏ”の場合はそのラスタでは何も行わず終了
する。″′工″の場合には、次に、ベース画面のそのラ
スタでの先頭アドレス（ＢＲＳ）を現在の表示アドレス
を管理するレジスタ（ＡＬＭ。An explanation will be added below using FIG. 21 as an example. Immediately after the horizontal synchronizing signal, it is first checked whether it is VBDISP Shinchin or LL I 11, and if it is "O", nothing is done for that raster and the process ends. In the case of "'work", next, the start address (BRS) of the base screen in that raster is stored in the register (ALM) that manages the current display address.

ＡＬＳ）に送り、その後ＢＲ５に１ラスクごとの増分値
（ＢＭＷ）を加え、そのラスタの先頭アドレスとしてＢ
ＲＳに記憶する０次に、ベース画面の表示開始点（ＨＢ
ＤＩＳＰ＝　”　１　”　）までは待ちサイクルとなり
、表示開始点に達するとＡＬＳをメモリアドレスレジス
タ（ＭＡＲ）に転送し、ＡＬＳの内容は＋１とする。以
下、水平同期信号に達するまではこの処理を繰返し、順
次メモリアドレスを出力する。第２２図の場合にも同様
の処理が行われる。ALS), then add the increment value (BMW) for each raster to BR5, and set B as the start address of that raster.
The display start point of the base screen (HB
DISP = "1") is a waiting cycle, and when the display start point is reached, ALS is transferred to the memory address register (MAR) and the contents of ALS are set to +1. Thereafter, this process is repeated until the horizontal synchronization signal is reached, and the memory addresses are sequentially output. Similar processing is performed in the case of FIG. 22 as well.

このようにして、この例では独立な２系統のマイクロプ
ログラムが交互に処理される結果、２系統の表示アドレ
スの更新演算を効率良く行い得る。In this way, in this example, two independent systems of microprograms are processed alternately, and as a result, display address update calculations for the two systems can be performed efficiently.

上述した実施例で示すディスプレイコントローラを用い
たディスプレイ装置では、リフレッシュメモリのメモリ
効率を良くした重ね合せ表示とすることも可能であり、
また画面構成の自由度の高い重ね合せ表示も実現できる
。In the display device using the display controller shown in the embodiment described above, it is also possible to perform superimposed display with improved memory efficiency of the refresh memory.
It is also possible to realize overlapping display with a high degree of freedom in screen configuration.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように、本発明によれば、ディスプ
レイ装置の表示期間中はリフレッシュメモリの表示アク
セスと描画アクセスを交互に行い、ディスプレイ装置の
表示期間以外の期間には連続してリフレッシュメモリの
描画アクセスを行ない得るので、従来の公知技術よりも
多くの描画アクセス時間を確保でき、描画を高速化でき
るという効果がある。As described in detail above, according to the present invention, display access and drawing access to the refresh memory are performed alternately during the display period of the display device, and the refresh memory is accessed continuously during periods other than the display period of the display device. Since drawing access can be performed, more drawing access time can be secured than in conventional known techniques, and drawing can be speeded up.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図は従来のシステム構成図を、第３図は本
発明に基づくディスプレイコントローラを使用したシス
テム構成図を、第４図はその動作タイムチャートを、第
５図はディスプレイコントローラの内部構成図を、第６
図はタイミングプロセッサの構成図を、第７図はその動
作タイムチャートを、第８図はそのマイクロ命令形式を
、第９図はそのマイクロ命令デコーダの詳細構成図を。 第１０図は表示画面の構成例を、第１１図、第１２図、
集土３図、第１４図はタイミングプロセッサの処理フロ
ーの例を、集土５図は表示プロセッサの構成図を、第工
６図はその動作タイムチャートを、第１７図はそのマイ
クロ命令形式を、第１８図はそのマイクロ命令デコーダ
の詳細構成図を、第１９図（Ａ）〜（Ｃ）は表示の動作
モードを説明する図を、第２０図は表示アドレスの関係
を説明する図を、第２１図、第２２図は表示プロセッサ
の処理フローの例を示す図を、それぞれ示す。 ３１・・・ディスプレイコントローラ、３２・・・クロ
ック発生回路、３４・・・ランチ、５２・・・表示プロ
セッサ、５３・・・タイミングプロセッサ、１５１５゜
１５１６・・・−時記憶レジスタ、１５３２・・・ワー
ク（’Ｊ 第 ８ 図 第 図 第１１ 図 第１２図 第１３図 第１４図 第 １８ 図 第 １９図 （Ａ） 第 １９図 （Ｂ） 第１９図 （Ｃ） 第 ２゜ 図 メモリ空間 第 １ 図 第 ２ 図Figures 1 and 2 show the conventional system configuration, Figure 3 shows the system configuration using the display controller based on the present invention, Figure 4 shows its operation time chart, and Figure 5 shows the display controller. The internal configuration diagram is shown in the 6th
FIG. 7 is a block diagram of the timing processor, FIG. 7 is its operation time chart, FIG. 8 is its microinstruction format, and FIG. 9 is a detailed block diagram of its microinstruction decoder. Fig. 10 shows an example of the structure of the display screen, Fig. 11, Fig. 12,
Figure 3 and Figure 14 show an example of the processing flow of the timing processor, Figure 5 shows the configuration of the display processor, Figure 6 shows its operation time chart, and Figure 17 shows its microinstruction format. , FIG. 18 is a detailed configuration diagram of the microinstruction decoder, FIGS. 19A to 19C are diagrams explaining the display operation mode, and FIG. 20 is a diagram explaining the relationship between display addresses. FIG. 21 and FIG. 22 each show a diagram showing an example of the processing flow of the display processor. 31... Display controller, 32... Clock generation circuit, 34... Lunch, 52... Display processor, 53... Timing processor, 1515° 1516... - Hour storage register, 1532... Work ('J Figure 8 Figure 11 Figure 12 Figure 13 Figure 14 Figure 18 Figure 19 (A) Figure 19 (B) Figure 19 (C) Figure 2゜Memory space 1st Figure 2

Claims (1)

【特許請求の範囲】 １、ディスプレイ装置に表示するための表示情報を記憶
するリフレッシュメモリのアクセス方法において、前記
リフレッシュメモリの表示情報の書き替えを行なう描画
アクセスを、前記ディスプレイ装置の表示期間と表示期
間以外の期間の双方において行ない、前記表示期間中に
おける描画アクセスを実行するための時間の割合よりも
、前記表示期間以外の期間中における描画アクセスを実
行するための時間の割合を高くしたことを特徴とするリ
フレッシュメモリのアクセス方法。 ２、特許請求の範囲第１項記載のリフレッシュメモリの
アクセス方法において、前記ディスプレイ装置の表示期
間中は、ｍ（ｍは１以上の整数）回の前記表示アクセス
とｎ（ｎは１以上の整数）回の前記描画アクセスとを繰
返し、前記ディスプレイ装置の表示期間以外の期間には
、少なくとも（ｎ＋１）回以上連続して前記描画アクセ
スを行なうことを特徴とするリフレッシュメモリのアク
セス方法。 ３、特許請求の範囲第２項記載のリフレッシュメモリの
アクセス方法において、前記ディスプレイ装置の表示期
間中は、前記表示アクセスと前記描画アクセスを交互に
実行し、前記ディスプレイ装置の表示期間以外の期間に
は、前記描画アクセスを連続して実行することを特徴と
するリフレッシュメモリのアクセス方法。 ４、表示情報を記憶するリフレッシュメモリを用いて走
査型のディスプレイ装置の表示制御を行なうディスプレ
イコントローラにおいて、前記リフレッシュメモリの表
示情報の書き替えを行なう描画アクセスを、前記ディス
プレイ装置の表示期間と表示期間以外の期間の双方にお
いて行ない、前記表示期間中における描画アクセスを実
行するための時間の割合よりも、前記表示期間以外の期
間中における描画アクセスを実行するための時間の割合
を高くするように構成したことを特徴とするディスプレ
イコントローラ。 ５、表示情報を記憶するリフレッシュメモリを用いて走
査型のディスプレイ装置の表示制御を行なうディスプレ
イコントローラにおいて、前記ディスプレイ装置の表示
期間を示すタイミング信号を発生する第１の手段と、前
記リフレッシュメモリから表示情報を読み出す表示アク
セスを行なう第２の手段と、前記リフレッシュメモリの
表示情報の書替え処理を行なう描画アクセスを行なう第
３の手段とを有し、前記ディスプレイ装置の表示期間中
には前記第２の手段によるｍ（ｍは１以上の整数）回の
表示アクセスと前記第３の手段によるｎ（ｎは１以上の
整数）回の描画アクセスを繰返し、表示期間以外の期間
では前記第３の手段によつて、少なくとも（ｎ＋１）回
以上連続して描画アクセスを実行することを特徴とする
ディスプレイコントローラ。 ６、特許請求の範囲第５項記載のディスプレイコントロ
ーラにおいて、前記第１の手段は予め定められた１表示
サイクルを（ｍ＋ｎ）（ｍ、ｎは１以上の整数）分割し
たタイミング信号を発生し、前記第２の手段は、前記デ
ィスプレイ装置の表示期間中において、前記１表示サイ
クルを（ｍ＋ｎ）分割したタイミング信号に同期して前
記１表示サイクル中ｍ回の表示アクセスを行ない、前記
第３の手段は、前記ディスプレイ装置の表示期間中にお
いては、前記１表示サイクルを（ｍ＋ｎ）分割したタイ
ミング信号に同期して前記１表示サイクル中ｎ回の描画
アクセスを行ない、前記ディスプレイ装置の表示期間以
外の期間においては、前記１表示サイクルを（ｍ＋ｎ）
分割したタイミング信号に同期して前記１表示サイクル
中（ｎ＋１）回以上描画アクセスを行なうことを特徴と
するディスプレイコントローラ。 ７、走査型のディスプレイ装置と、該ディスプレイ装置
に表示するためのデータを記憶するリフレッシュメモリ
と、前記ディスプレイ装置の表示制御を行なうものであ
つて、前記リフレッシュメモリの表示情報の書き替えを
行なう描画アクセスを、前記ディスプレイ装置の表示期
間と表示期間以外の期間の双方において行ない、前記表
示期間中における描画アクセスを実行するための時間の
割合よりも、前記表示期間以外の期間中における描画ア
クセスを実行するための時間の割合を高くするように構
成されたデイスプレイコントローラとを備えた図形処理
装置。[Scope of Claims] 1. In a method for accessing a refresh memory that stores display information to be displayed on a display device, a drawing access for rewriting display information in the refresh memory is performed based on a display period and a display period of the display device. performed in both periods other than the display period, and the proportion of time for executing drawing access during the period other than the display period is higher than the proportion of time for executing drawing access during the display period. Features: Refresh memory access method. 2. In the refresh memory access method according to claim 1, during the display period of the display device, the display access is performed m (m is an integer of 1 or more) times and n (n is an integer of 1 or more). ) times, and the drawing access is performed continuously at least (n+1) times during a period other than a display period of the display device. 3. In the refresh memory access method according to claim 2, the display access and the drawing access are performed alternately during the display period of the display device, and the display access and the drawing access are performed alternately during the display period of the display device. The refresh memory access method is characterized in that the drawing access is executed continuously. 4. In a display controller that controls the display of a scanning display device using a refresh memory that stores display information, drawing access for rewriting the display information in the refresh memory is performed in accordance with the display period and display period of the display device. , and is configured to make the proportion of time for executing drawing access during the period other than the display period higher than the proportion of time for executing drawing access during the display period. A display controller characterized by: 5. In a display controller that performs display control of a scanning type display device using a refresh memory that stores display information, a first means for generating a timing signal indicating a display period of the display device; The second means performs a display access to read out information, and the third means performs a drawing access to rewrite display information in the refresh memory, and during a display period of the display device, the second means performs a display access to read out information. Display access by the means (m is an integer of 1 or more) and drawing access by the third means n times (n is an integer of 1 or more) are repeated, and during a period other than the display period, the third means Therefore, the display controller is characterized in that drawing access is executed continuously at least (n+1) times or more. 6. In the display controller according to claim 5, the first means generates a timing signal obtained by dividing one predetermined display cycle into (m+n) (m and n are integers of 1 or more), The second means performs display access m times in the one display cycle in synchronization with a timing signal obtained by dividing the one display cycle by (m+n) during the display period of the display device, and the third means During the display period of the display device, drawing access is performed n times in the one display cycle in synchronization with a timing signal obtained by dividing the one display cycle into (m+n), and during a period other than the display period of the display device, In this case, one display cycle is (m+n)
A display controller characterized in that drawing access is performed (n+1) or more times during the one display cycle in synchronization with the divided timing signals. 7. A scanning display device, a refresh memory that stores data to be displayed on the display device, and a drawing device that controls the display of the display device and rewrites display information in the refresh memory. Access is performed in both a display period and a period other than the display period of the display device, and the drawing access is executed during the period other than the display period more than the proportion of the time for executing the drawing access during the display period. and a display controller configured to increase the proportion of time for the graphics processing device.