JPH03128583A - Method and apparatus for spatially deforming image - Google Patents
Method and apparatus for spatially deforming imageInfo
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- JPH03128583A JPH03128583A JP2152498A JP15249890A JPH03128583A JP H03128583 A JPH03128583 A JP H03128583A JP 2152498 A JP2152498 A JP 2152498A JP 15249890 A JP15249890 A JP 15249890A JP H03128583 A JPH03128583 A JP H03128583A
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Abstract
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、多次元座標系で表わされた元位置から目的位
置筐での移動のために入力データ値を表わすデータ配列
を変形する方法及び装置に関する。また、本発明は、陰
極線管のような視覚表示装置に表示するために特に画像
の画素に対応するデータサンプルに関して画像を空間的
に変形する方法及び装置に関する。更に本発明は、座標
系の各座標ごとに別々なトランスフォーメーションを使
用する多次元座標方法において空間的変形を行なう装置
に関するものであシ、よう具体的には、ラスク走査テレ
ビジョン方式における2次元映像の空間的変形を行なう
方法及び装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method and apparatus for transforming a data array representing input data values for movement from a source position to a destination position represented in a multidimensional coordinate system. Regarding. The invention also relates to a method and apparatus for spatially transforming an image, particularly with respect to data samples corresponding to pixels of the image, for display on a visual display device such as a cathode ray tube. Furthermore, the present invention relates to an apparatus for performing spatial transformations in a multidimensional coordinate method using a separate transformation for each coordinate of a coordinate system, and more particularly to a two-dimensional transformation in a rask scan television system. The present invention relates to a method and apparatus for spatially transforming an image.
多次元空間トランスフォーメーションヲ行すう方法が開
発され、たとえば、ウィリアム エム、ニエーマン訃よ
びロバート エフ、スフルールによるプリンシプルズ・
オプ・インタラクティブ・コンピュータ・グラフィック
スマグロウヒル・ブック・カンパニー 1979年g2
版、デー イー ピアソンによるトランスミッション・
アンド・デイスプレィ・オプ・ビクトリアル・インフォ
メーション、ア・ホルステイツド・プレス・ブック、1
975年、ならびにロナルドタフリエ、シエファ釦よび
ローレンス アール。Methods for performing multidimensional spatial transformations have been developed, such as the Principles by William M. Niemann and Robert F. Souffleur.
Op Interactive Computer Graphics McGraw-Hill Book Company 1979 g2
Edition, Transmission by D.E. Pearson
and Display Op Victorian Information, A Holstate Press Book, 1
975, as well as Ronald Taflier, Siefa Button, and Lawrence Earle.
ラビナーによる「ア・ディジタル・・シグナル・プロセ
ッシング・アプローチ・トウ・インタボレーション」プ
ロシーディング アイ4−イーイ、第61巻、第692
〜702ページ、1975年6月などの文献に記載され
ている。しかし、単純な単方向トランスレーション以上
のものを含むローテーション、パースペクティブ表示、
または他のトランスフォーメーションを含むトランスフ
ォーメーション、またはスフ−リングを行つためのトラ
ンスフォーメーションプロセスは多次元の空間的フィル
タリングおよびインタボレーション操作を含む。したが
って、映像トランスフォーメーションプロセスは、複雑
で時間を要する処理をトランスフオームされた映像の各
画素ごとに必要としていた。したがってトランスフォー
メーションは、たとえばラスク走査テレビジョン表示な
どの複雑な映像についてはデータ処理時間にコストがか
かυ実用的でなかった。必gIな処理時間が長いため現
在の技術でバ一連のテレビジョンフレームの流れを実時
間で実質的に処理することは困離であった。Rabiner, Proceedings of “A Digital Signal Processing Approach to Interbolation”, I4-E, Volume 61, No. 692
~702 pages, June 1975, etc. However, rotation, perspective display, and
or other transformations, or the transformation process for performing spooling includes multidimensional spatial filtering and interbolation operations. Therefore, the video transformation process required complex and time-consuming processing for each pixel of the transformed video. Therefore, transformation has been impractical due to the high cost of data processing time for complex images, such as for example, scanned television displays. Due to the long required processing time, it has been difficult to substantially process a series of television frames in real time using current technology.
それにもかかわらず多次元可視画像をトランスフオーム
する実用的なシステムには、テレビジョン番組を作製す
る場合特殊効果を生じさせたシ、または地球の曲面によ
ってひずむ地球の衛星画像を平坦な画像表示にトランス
フオームするなどのさ筐ざまな目的に対する賞賛な要求
がある。Nevertheless, practical systems for transforming multidimensional visible images are useful for producing special effects when producing television programs, or for converting satellite images of the Earth distorted by the Earth's curvature into flat image displays. There are admirable demands for various purposes such as transforming.
本発明による映像を空間的にトランスフオームするシス
テムは従来の処理時間を大きく減少させ、映像が存在す
る座標系の各方向ごとに映像を別々に順次トランス7オ
ームすることによってこの要求を満たすものである。映
像の場合、複雑な操作によって必要な多次元フィルタリ
ングは、別々な順次のトランスフォーメーション操作と
同時に、−度に1つの方向について実時間で行なうこと
ができる。実時間テレビジョンの応用例に訃ける映像ト
ランスフォーメーションシステムによって代表され、る
1つの例にかいて、ラスク走査映像信号の各画像成分が
直列の処理装置を通過し、これは水平・垂直トランスポ
ーリングメモリ、垂直トランスフォーメーションシステ
ム、垂直・水平トランスポーリングメモリ、および水平
トランスフォーメーションシステムを有し、出力として
映像信号のトランスフオームされた成分を発生する。映
像信号の各映像成分は別々に並列に操作され、この操作
は実質的には同じであるが、1つのカラー成分が他のカ
ラー成分と比較して狭い帯域幅を有する場合など、いく
りかの場合には低速の安価な回路を使用することができ
る点が異なる。映像を単方向直列トランスフォーメーシ
ョンに分ケる−船釣な原理は、すべての画像成分につい
て同じである。The system for spatially transforming an image in accordance with the present invention greatly reduces conventional processing time and satisfies this need by sequentially transforming the image separately for each direction of the coordinate system in which the image resides. be. In the case of video, the multidimensional filtering required by complex operations can be performed in real time, one direction at a time, simultaneously with separate sequential transformation operations. In one example, typified by video transformation systems used in real-time television applications, each image component of a rask-scanned video signal passes through a series of processing devices, which performs horizontal and vertical transport. It has a memory, a vertical transformation system, a vertical and horizontal transporting memory, and a horizontal transformation system, and produces as an output a transformed component of the video signal. Each video component of the video signal is operated on separately and in parallel, and this operation is essentially the same, but with some exceptions, such as when one color component has a narrow bandwidth compared to the other color components. The difference is that in some cases, slower and cheaper circuits can be used. The basic principle of dividing an image into unidirectional serial transformations is the same for all image components.
映像テレビジョン信号の場合、トランス7オームコンポ
ーザは、たとえばX、YThよび2プリトランスレーシ
ヨン、X、YThよび2サイズコントロール、X、Yお
よびZ軸回転角度ならびにx、yhよび2ボストトラン
スレーシヨンなどのサブトランスフォーメーションを識
別するコマンドを受けて合成3次元アフィン変換を発生
する。この3次元合成アフィン変換は2次元射影変換に
Z座標による分割によって変換される。そこで7アクト
ライザはこの射影変換を2つの一次元射影変換に分解し
、これによって垂直アドレス発生器および水平アドレス
発生器を通るデータ処理径路の2つのユニットを制御す
る。ファクトライザは入力コマンドに応動して表示装置
の各垂直列に必要な単方向垂直トランスフォーメーショ
ン特性を発生し、この情報を垂直ア′ドレス発生器に転
送する。この発生器はつぎに水平・垂直トランスポージ
ンダメモリおよび垂直トランスフォーメーションシステ
ムを制御して指示された映像トランスフォーメーション
を垂直方向に行なう。同様に、ファクトライザも必要な
水平トランスフォーメーション情報を発生し、これは水
平アドレス発生器に転送され、垂直・水平トランスポー
ジングメモリおよび水平トランスフォーメーションシス
テムを制御して、すでに垂直にトランスフオームされた
データに指示された水平トランスフォーメーションを行
なう。For video television signals, a transformer 7 ohm composer can provide, for example, X, YTh and 2 pretranslations, X, YTh and 2 size controls, X, Y and Z axis rotation angles and A composite three-dimensional affine transformation is generated in response to a command that identifies a subtransformation such as. This three-dimensional composite affine transformation is transformed into a two-dimensional projective transformation by division based on the Z coordinate. The 7 acturizer then decomposes this projective transform into two one-dimensional projective transforms, thereby controlling the two units of the data processing path through the vertical address generator and the horizontal address generator. The factizer generates the required unidirectional vertical transformation characteristics for each vertical column of the display in response to input commands and forwards this information to the vertical address generator. This generator then controls the horizontal and vertical transposer memories and the vertical transformation system to perform the directed video transformation in the vertical direction. Similarly, the factizer also generates the necessary horizontal transformation information, which is forwarded to the horizontal address generator, which controls the vertical and horizontal transposition memories and the horizontal transformation system to transform the already vertically transformed data. Perform horizontal transformation as directed by
さて第1図を参照すると、本発明による空間トランスフ
ォーメーションシステム10は次元的に相互依存する空
間変形における各方向ごとに別々に動作し、標準ラスク
走査テレビジョン映像信号のトランスフォーメーション
システムの特定の実施例として示されている。トランス
フォーメーションシステム10は3つのカッー成分プロ
セッサ12〜14を有し、それぞれカラーテレビジョン
映像信号のY、I$−よびQカラー成分に対応している
。なか、たとえば赤、緑、青すなわちY、 U、 V信
号などの他のテレビジョン信号の表示方法も使用するこ
とができる。カラー成分プロセッサ13シよび14If
iそれぞれカラー成分プロセッサ12と同じものとして
実現してもよく、プロセッサ12は第1図に詳細に示さ
れ、以下に詳細に説明する。Referring now to FIG. 1, a spatial transformation system 10 in accordance with the present invention operates separately for each direction in dimensionally interdependent spatial transformations, and provides a specific implementation of a standard scan television video signal transformation system. Shown as an example. Transformation system 10 includes three color component processors 12-14, each corresponding to the Y, I$-, and Q color components of a color television video signal. Among others, other methods of displaying television signals can be used, such as red, green, and blue or Y, U, V signals. Color component processors 13 and 14 If
i may be implemented as the same color component processor 12, which is shown in detail in FIG. 1 and described in detail below.
Y成分プロセッサ12は入力としてラスク走査テレビジ
ョンの順序で映像のYディジタル映像成分を受信し、信
号処理径路16に直列に通過させる。この信号処理径路
は、水平・垂直トランスポ〜ジングメモリ18、垂直ト
ランスフォーメーションシステム20、垂直・水平トラ
ンスポージングメモリ22、釦よび水平トランスフォー
メーションシステム24f:、[し、ディジタルY映像
出力成分を発生する。この成分は完全に2つの方向に同
時に−は1つの次元で変換されている。トランス7オー
ムコンポーザおよびファクタライザ26はオペレータ入
力コマンドを受け、これに応じて別々な垂直方向および
水平方向のトランスフォーメーション情報を発生し、こ
の情報はそれぞれ垂直アドレス発生器28および水平ア
ドレス発生器50に転送される。各カラー成分ごとの映
像トランスフォーメーションは実質的に同じであるので
、垂直および水平トランスフォーメーション情報4I成
分プロセッサ15j?よびQ成分プロセッサ14に転送
され、各カラー成分ごとにトランス7オームコンポーザ
26を二重に設ける必l!!はない。Y component processor 12 receives as input the Y digital video component of the video in rask scan television order and passes it serially to signal processing path 16 . This signal processing path includes a horizontal/vertical transposition memory 18, a vertical transformation system 20, a vertical/horizontal transposition memory 22, a button and horizontal transformation system 24f, and generates a digital Y video output component. This component has been completely transformed in two directions simultaneously - and in one dimension. A transformer 7 ohm composer and factorizer 26 receives operator input commands and responsively generates separate vertical and horizontal transformation information that is applied to a vertical address generator 28 and a horizontal address generator 50, respectively. be transferred. Since the video transformation for each color component is substantially the same, the vertical and horizontal transformation information 4I component processor 15j? and Q component processor 14, and a transformer 7 ohm composer 26 must be provided twice for each color component! ! There isn't.
タイミングおよび制御回路s2は基本タイミング信号シ
よび制御信号を発生し、これは入力同期信号に応じて空
間トランスフォーメーションシステム10の各所で使用
される。Timing and control circuit s2 generates basic timing and control signals that are used throughout spatial transformation system 10 in response to input synchronization signals.
空間トランスフォーメーション理論
2次元のサンプル映像を次元的に相互依存する空間変形
に応じて空間的にトランスフオームする手順について説
明する。空間トランスフォーメーションの普通の例は、
トランスレーション、コントラクションおよびイクスパ
ンジョン、ローテーションならびにパースペクティブ・
プロジエクションである。しかしこの概念は極めて一般
的であシ、たとえば魚眼レンズまたはファンハウスミラ
ーによって生ずる映像などのどんな奇異な歪みもこれに
含まれる。Spatial Transformation Theory A procedure for spatially transforming a two-dimensional sample image according to dimensionally interdependent spatial transformations will be described. A common example of spatial transformation is
Translation, construction and expansion, rotation and perspective
It is a projection. However, this concept is very general and includes any strange distortions such as those caused by fisheye lenses or funhouse mirrors.
数学的には映像領域の内部におけるすべての点の5つ°
のカラー成分の輝度を与える3つの位置の関数によって
映像が定まる。ここでオリジナル映像すなわちソース映
像をつぎのように記述する。Mathematically, there are 5 degrees of all points inside the image area.
The image is determined by three position functions that give the brightness of the color components. Here, the original video, that is, the source video is described as follows.
5i(u、v)ただしi、=1.2.3 (2)
ここで、UおよびVは各座標方向にかける位置を示すた
めの画像領域に全体にかける独立座標であり、lは3原
色威分のうちの1つに選ばれる。トランスフオームされ
た目的の映像はつぎのように誉〈ことができる。5i (u, v) where i, = 1.2.3 (2)
Here, U and V are independent coordinates applied to the entire image area to indicate the position applied in each coordinate direction, and l is selected as one of the three primary colors. The transformed target image can be viewed as follows.
ti(”*y) (4)た
だし、X訃よびyは目的映像の全体にかける独立座標を
示す。空間トランスフォーメーションはつぎの関係KI
hる。すなわち、Xおよびyをりぎの関係がなシたりよ
うにUおよびVに関係づける。ti(''*y) (4) However, X and y indicate independent coordinates applied to the entire target image.The spatial transformation is expressed by the following relationship KI
hru. That is, X and y are related to U and V in such a way that the relationship between them is the same.
’i (X、)’)=Si (u、 Y)
(6)目的映像における各点(x、y)における分解
色輝度はソース映像におけるある点(U、V)に)ける
輝度によってき筐る。各(x、y)ごとに、1つだけの
(u、v)が存在して同じ点にかける同一の分解色につ
いて2つの輝度を指定するかそれを避けるべきでアシ、
シたがってそれらの間の関係は各成分の形で(x、y)
の関数である。'i (X,)') = Si (u, Y)
(6) The color separation luminance at each point (x, y) in the target image depends on the luminance at a certain point (U, V) in the source image. For each (x, y), there is only one (u, v) and one should specify or avoid two intensities for the same separation applied to the same point;
Therefore the relationship between them is in the form of each component (x, y)
is a function of
(”、v)=f(X+ Y)
または
u=fu(x、 y) (8)V
冨fv(x、Y)
どんな空間トランスフォーメーションもそのUおよびV
成分子 およびfvを与えることによりて完全に指定す
ることができる。これらの関数は単純に、ソース映像を
みて目的映像にかける1つの点の分解色輝度を見つける
場所を示している。多くの空間トランスフォーメーショ
ンは反転することができ、りぎの式で与えられる。('', v)=f(X+Y) or u=fu(x, y) (8)V
Fukufv (x, Y) Any spatial transformation has its U and V
It can be fully specified by giving the components and fv. These functions simply tell you where to look at the source video and find the separated color intensities of a single point to apply to the destination video. Many spatial transformations can be inverted and are given by Rigi's equation.
(xty)冨f (u、v)
z−ix (u、y) (ト)y=f
、 (up 1
これらの関数は目的映像において各ソース輝度を動かす
場所を示している。トランスフォーメーションは各分解
色ごとに同じであるので、添字を省略して実際には3つ
からなる1つの群について1つの式で説明する。したが
って、t(xty)=s(u、v)=s(fu(xty
)tfv(x、y)) aa式(ト)の形でトランス
フォーメーションが与えられると、筐ずrlを反転して
式(8)の形の関係を得、式(2)によって目標の点を
計算することができなければならない。(xty) wealth f (u, v) z-ix (u, y) (g) y=f
, (up 1) These functions indicate where to move each source luminance in the destination image. Since the transformation is the same for each separation, the subscripts are omitted and it is actually one group of three. will be explained using one formula. Therefore, t(xty)=s(u,v)=s(fu(xty
) tfv (x, y)) When a transformation is given in the form of the aa expression (g), the relationship in the form of equation (8) is obtained by inverting Kazuzu rl, and the target point is determined by equation (2). Must be able to calculate.
2次元空間トランスフォーメーションの問題は、多くの
トランスフォーメーションが2つの1次元トランスフォ
ーメーションの積に因数分解できることがわかると非常
に濁単になる。この因数分解はりぎのように導かれる。The problem of two-dimensional spatial transformations becomes very complicated when it is realized that many transformations can be factorized into the product of two one-dimensional transformations. This factorization is derived like a rig.
ここで求めるものはりぎのような中間画像rである。What is sought here is an intermediate image r that looks like a ripple.
t (xty)=ar (upy)−s (upリ
Olの計算は二段階プロセスによって行うことが
できる。t (xty)=ar (upy)-s (upy)
Calculation of Ol can be done by a two-step process.
f (u#Y)=4 (ulg(u、Y)
04t(x、y)=r(fu(x、y)、y)
(JfJただし
g(u+y)=v
映像rは2次座標の方向にだけ動かすことによって(再
記fl)%から生ずる。これはこの2つを関係づける式
にかける1次パラメータが同じためである。同様にr
Fi1次座標の方向にだけ動かすことによって(再記&
)1に変換する。f (u#Y)=4 (ulg(u,Y)
04t(x,y)=r(fu(x,y),y)
(JfJ However, g(u+y)=v Image r is generated from (rewrite fl)% by moving only in the direction of the secondary coordinates. This is because the primary parameter applied to the equation relating these two is the same. .Similarly r
By moving only in the direction of Fi linear coordinates (rewrite &
) Convert to 1.
g2を見つけるためにりぎのようにする。Do something like Rigi to find g2.
r(upy)=s(u、v)=s(u、f (x、y)
)および
f (X、y)そU
各yごとにつぎ01次元関数を定義することができる。r(upy)=s(u,v)=s(u,f(x,y)
) and f (X, y) soU For each y, the following 01-dimensional function can be defined.
fu、(x)= fu(x、y)=u
@この関数が反転可能であれば、つぎのように書くこ
とができる。fu, (x) = fu (x, y) = u
@If this function is invertible, it can be written as follows.
−1 x = f (u) y これをfに置き換えるとつぎの式が得られる。-1 x = f (u) y If this is replaced by f, the following equation is obtained.
1
g(u、y)=v=f (x、y)=f (f (
u)、y) 0171v v u
y
空間トランスフォーメーションの2つの重要な例はアフ
ィン変換および射影変換である。2次元に訃けるアフィ
ン変換はつぎの式で与えられる。1 g (u, y) = v = f (x, y) = f (f (
u), y) 0171v v u
Two important examples of y-space transformations are affine transformations and projective transformations. The affine transformation in two dimensions is given by the following formula.
f (x、y)=a2.x+a22y+a2゜3次元
ではつぎの式で与えられる。f (x, y)=a2. x+a22y+a2° In three dimensions, it is given by the following formula.
f、(x、y、z)=a、、x+a、2y+a、、z+
a、4fv(x、y、z)=a2.x+a22y+a2
3z+a24tW(xe y Hz)=a s、x +
a s2y + a ss z + a sa一般に
は次の式で与えられる。f, (x, y, z)=a,,x+a,2y+a,,z+
a, 4fv(x, y, z)=a2. x+a22y+a2
3z+a24tW(xe y Hz)=a s, x +
a s2y + a ss z + a sa Generally, it is given by the following formula.
@
次元Nのアフィン変換はつぎの形のN−)−1次元マト
リクスに対して同型である。@Affine transformation of dimension N is isomorphic to the N-)-1-dimensional matrix of the form:
したがって、2つのアフィン変換を合成することはこれ
らの各マトリクスの積をとることによって計算すること
ができる。したがって、一般のアフィン変換はこれよシ
簡単なマトリクスの積によって得ることができる。また
、トランスフォーメーションの反転はこのマトリクスを
反転することによって得る。Therefore, combining two affine transformations can be computed by taking the product of each of these matrices. Therefore, a general affine transformation can be obtained by a simpler matrix product. Also, the inversion of the transformation is obtained by inverting this matrix.
NベクトルXのマトリクスを使用するために、このマト
リクスをまずそのN+1香目の座標として1を付加する
ことによってN+1ベクトルCX*t)に変換する。そ
こでマトリクスMt−この新しいベクトルに適用し、M
+1次元の結果を得る。M□よって影響を受けないM−
1−1次元の座標を消去することによってこれt−Ng
!間に逆射影させる。2次元の例として式(ホ)にかい
て変形を行なう。マトリクス形ではこれは3×3の行列
である。In order to use a matrix of N vectors X, this matrix is first converted into an N+1 vector CX*t) by adding 1 as the coordinate of its N+1 eye. So matrix Mt-apply to this new vector, M
Obtain a +1-dimensional result. M-, which is not affected by M□
By eliminating the coordinates in the 1-1 dimension, this t-Ng
! Project back in between. As a two-dimensional example, transformation is performed using equation (e). In matrix form, this is a 3x3 matrix.
3つのベクトル(”*)’*’)に(X、7)を変換し
、マトリクスMを適用すると
この3番目の式、すなわち等式を消去して(”tV)を
残す。Converting (X, 7) into three vectors ("*)'*') and applying matrix M eliminates this third equation, leaving ("tV).
Mが反転可能であれば、(xsy)を(u、v)の関数
として表わすことができる。If M is invertible, then (xsy) can be expressed as a function of (u, v).
これは通常、トランスフォーメーションの指定の仕方を
示す。しかしこれを計算するために、個々の目的座標(
xsy)を与え、ソース映像にかけるどの(u、v)が
その位置の輝度に影響を与えるかを見つけなければなら
ない。This typically indicates how the transformation is specified. However, in order to calculate this, we need to calculate the individual target coordinates (
xsy) and must find which (u, v) applied to the source video affects the brightness at that location.
トランスレーション、スケーリング、ローテーションお
よびシアリングにすべてアフィン変換の空間的な場合で
ある。これらの4つをともに行なうとすべての可能なア
フィン変換を行なうことができる。2次元の場合のこれ
らのマトリクスおよび式を以下に示す。このトランスフ
ォーメーションはソース映像から目的映像の方向に逐次
記述され、まずその記述に対応するM−1を示すことに
する。各ソース点(u、v)をベクトル(Txj ’r
、)によってりぎのように変換する。Translation, scaling, rotation and shearing are all spatial cases of affine transformations. When these four are performed together, all possible affine transformations can be performed. These matrices and formulas for the two-dimensional case are shown below. This transformation is sequentially described from the source video to the destination video, and we will first show M-1 corresponding to the description. Each source point (u, v) is defined as a vector (Txj 'r
, ) to convert it like Rigi.
目標の関数としてのソースのマ
ト
リクスは、
倍率SxおよびS、の拡大は、
角度0の時計方向の回転は、
角度ψのX座標の右方向のシアーは、
なか、これらのマトリクスとその反転マトリクスのbの
おのの間の関係は単純である。ソースから目標に向う方
向によって規定される一連の動作を与え、目標からソー
スへの複合トランスフオームに対応するMt−必要とす
る場合、このシーケンスにかいて各マトリクスを反転し
、直接合成マトリクスを反転する代シにりぎの式%式%
に従って逆の順序に連鎖されることによってこのMを見
つけることができる。たとえば、ソースをローデートさ
せたいとすればこれをトランスレートする。これについ
てM−はりぎの積となる。The source matrices as a function of the target are: The magnification of the magnifications Sx and S, The clockwise rotation of the angle 0, The rightward shear of the X coordinate of the angle ψ, Among these matrices and their inverse The relationship between each of b is simple. Give a sequence of motions defined by the direction from the source to the target, corresponding to the composite transform from the target to the source. This M can be found by chaining in the reverse order according to the expression % expression % of the substitute si nirigi. For example, if you want to load a source, translate it. This is the product of M-Harigi.
tたは
そこで
これは行列式M−mlであるので余因数を用いた直接計
算によって得られる。この同じ結果は逆マトリクスの反
転状をとることによって得ることができる。Since this is the determinant M-ml, it can be obtained by direct calculation using cofactors. This same result can be obtained by inverting the inverse matrix.
5次元アフィン変換は同じようにふる1うが、X 、
Y>よび2を中心とするローテーションについて3つの
マトリクスがあり、これらの軸に沿ったシアーについて
3つのマトリクスがある点が異なる。射影変換はつぎの
一般式で与えられる。The five-dimensional affine transformation works in the same way, but X,
The difference is that there are three matrices for rotation around Y> and 2, and three matrices for shear along these axes. Projective transformation is given by the following general formula.
Σ
J=l N−1−f 、 jXj+aN+1.Ni1
・ a
これらのトランスフォーメーションはすべてのN千1次
元平方マトリクスの組について同型である。したがって
アフィン変換は射影変換の特殊な場合である。Σ J=l N-1-f, jXj+aN+1. Ni1
- a These transformations are isomorphic for all N1-dimensional square matrix sets. Affine transformations are therefore a special case of projective transformations.
3次元の映像をレンズによって平坦な平面上に投影する
場合に発生する距離の歪みは射影変換によって表わすこ
とができる。事実、この歪みの解析はパースペクティブ
と称するが、投影配置の発生に対する運動量であった。Distance distortion that occurs when a three-dimensional image is projected onto a flat plane using a lens can be expressed by projective transformation. In fact, the analysis of this distortion, called perspective, was the momentum for the generation of the projected configuration.
投影歪みは美術、建築、写真、製図、コンピュータグラ
フィックスなどに携わる者にとっては極めて馴染みが深
い。5次元の情景の2次元パースペ・クテイフプロジエ
クションはオリジナル映像に釦ける各点のX>よびY座
標をその2の値によって分けることによって行ない、こ
こでZはレンズの軸方向を示す。したがって、
X=工:(x’、 y’、 z’)= s次元情景に釦
ける点の座標
y−−g(x、y)=2次元視視野面にかける点の像の
座標
この変換はレンズの焦点を通る線上にあるすべての点を
視野平面にかける単一の点に圧縮する。Projection distortion is extremely familiar to those involved in art, architecture, photography, drafting, computer graphics, etc. Two-dimensional perspective projection of a five-dimensional scene is performed by dividing the X> and Y coordinates of each button point on the original image by their two values, where Z indicates the axial direction of the lens. Therefore, compresses all points on a line through the focal point of the lens into a single point in the field plane.
5次元アフィン変換から2次元射影変換を構成すること
ができる。このトランスフォーメーションは、5次元空
間座標にわたって位置がローデートし、シアリングし、
スケールし、トランスレートした平坦な画像を撮像する
カメラによって形成された映像をモデルとしている。U
。A two-dimensional projective transformation can be constructed from a five-dimensional affine transformation. This transformation loads, shears, and loads positions across five dimensional spatial coordinates.
It is modeled after an image formed by a camera that captures a flat image that has been scaled and translated. U
.
V平面にかける映像でスタートし、3つの空間座標(u
、 v 、 o )にこれらの点を変換し、弐〇のア
フィン変換を適用して(x′、y′、z′)を得る。Start with an image applied to the V plane, and set three spatial coordinates (u
, v, o) and apply the affine transformation of 2〇 to obtain (x', y', z').
これt−z′で割ることによってりぎの式を得る。By dividing this by t-z', we obtain the equation of rigi.
a51u+a52V +a54
および
W、はこの場合0であるので”fil 1 ”25およ
び”ssの各項はない。式(2)訃よび@はfエ (U
、V) およびf y −’ (u # v )を規
定する。このトランスフォーメーションを反転して因数
分解することによシ、式Q4釦よび(2)に必要なfu
(x+y)およびg(u、y)を得たい。反転した形で
始めたので、この因数分解の手順は前述のものと幾分異
なっている。iずVについて式翰を解き、直接g(u、
sy)を得る。Since a51u+a52V +a54 and W are 0 in this case, there are no terms "fil 1 "25 and "ss."
, V) and f y −' (u # v ). By inverting and factorizing this transformation, we can obtain the fu required for formula Q4 button and (2).
We want to obtain (x+y) and g(u,y). This factorization procedure is somewhat different from the previous one, since we started with an inverted form. Solving the formula for izuV, directly g(u,
sy) is obtained.
”32F ” ”22
式(2)にVを代入してUについて解き、幾分変形する
とつぎの式を得る。``32F'' ``22 Substituting V into equation (2), solving for U, and slightly transforming it yields the following equation.
(2)
項a5.$−よび”32が0でありs”34が1であれ
ば、このプロジェクションはその平面内におけるアフィ
ン変換に縮小され、つぎの各式を得る。(2) Section a5. If $- and ``32'' are 0 and s'' 34 is 1, this projection is reduced to an affine transformation in that plane, yielding the following equations.
X÷a11u+112V+114
7 =a21u+jj22V+824
3次元変数u 、vkよびwt−有するソースアレイか
ら5次元変数x 、 y>よび2を有する目的アレイへ
の3次元アフィン変換はつぎの一般式によって定義され
る。X÷a11u+112V+1147=a21u+jj22V+824 A three-dimensional affine transformation from a source array with three-dimensional variables u, vk and wt- to a destination array with five-dimensional variables x, y> and 2 is defined by the following general formula.
X ””111 u + a12 V +a15 W+
1114 @7 ”aHu+a22V+a
25 W+124 (15K ”!31
u+a32 v+a3s W+as4 匈
これは解くことは極めて複雑になるのでここでは割愛す
るが、弐〇iuについて解くとつぎの式を得ることがで
きることがわかる。X ””111 u + a12 V +a15 W+
1114 @7 ”aHu+a22V+a
25 W+124 (15K”!31
u+a32 v+a3s W+as4 匈This is extremely complicated to solve, so I will omit it here, but it turns out that if you solve for 2〇iu, you can obtain the following equation.
Uヨg1(vew*z) @V、W
&よび2の値のそれぞれ可能な組合せごとにUを求めs
”xソースアドレスとして用い、各ソースアドレスに対
応するデータを得ると、5次元の1次中間データアレイ
が確立され、これは座svsw>よび2を有する。目的
の次元2はここではソース次元Uに置き換えられている
。Uyog1 (vew*z) @V, W
Find U for each possible combination of the values of & and 2.
``x'' as a source address and obtaining the data corresponding to each source address, a five-dimensional first-order intermediate data array is established, which has loci svsw> and 2. The desired dimension 2 is now the source dimension U. has been replaced by
つぎに、式(至)を式■および(至)に代入してUを消
去すると、その結果はりぎのようになるxmg2(vs
wsz) ellyコfcv*”l
Z) (至)ここで式輔t−Vにつ
いて解くと次の式を得る。Next, by substituting the expression (to) into the expressions ■ and (to) and eliminating U, the result is xmg2 (vs
wsz) ellyko fcv*”l
Z) (to) Solving the equation for t-V here, we get the following equation.
v=h1(vswsz) (財)w
、yThよび2の値のそれぞれ可能な組合せについてV
を求め、この求めた値をアレイアドレスロケーションと
して用いて1次中間V、W。v=h1(vswsz) (Foundation)w
, yTh, and V for each possible combination of values of 2.
, and use this value as the array address location to determine the primary intermediate V, W.
2アレイからデータを得ると、2次中間データアレイが
確立され、これは次元W、7訃よび2を有し、1次中関
アレイ□シけるアドレス指定されたロケーションに対応
するその座標点に訃ける値を有する。Obtaining data from the 2nd array, a secondary intermediate data array is established, which has dimensions W, 7 and 2, and whose coordinate points correspond to the addressed locations of the 1st order array □. It has the value of dying.
次元x 、 yspよび2を有する最終目積データマト
リクスは式(ハ)を式■に代入してVを消去することに
よって得られる。この結果はつぎの通うである。The final target data matrix with dimensions x, ysp and 2 is obtained by substituting equation (c) into equation (2) and eliminating V. This result is as follows.
X=h2C”eY*工) (6)
式(6)をWについて解くと次の式が得られるw =t
1 (x e Y * ” )
(財)値x 、ykよび2のすべての可能な組合せにつ
いてWの値を求め、2次中間w、y、zアレイにシける
ソースアドレスロケーションとして使用し、2次中間ア
レイからデータを得、値x。X=h2C”eY*engineering) (6)
Solving equation (6) for W gives the following equation w = t
1 (x e Y * ”)
Find the value of W for all possible combinations of values x, yk, and 2, use it as a source address location to pass to a secondary intermediate w, y, z array, and obtain data from the secondary intermediate array; value x.
Y>よび2のそれぞれ可能な組合せごとにW。W for each possible combination of Y> and 2, respectively.
ybよび2によって規定されたロケーションにかける2
次中間アレイから得られた値としてこの5次元目的アレ
イT(xayrz )を確立することができる。2 to the location specified by yb and 2
This five-dimensional target array T(xayrz) can be established as the values obtained from the next intermediate array.
リアルタイム映像トランスフォーメーションシステムの
説明
本装置の好筐しい実施例では、左から右への水平走査、
及び上から下への垂直走査を行なうNT8Cカラーテレ
ビジョン信号のY、IkよびQカラー成分の分離された
ディジタル信号を受ffル。この信号ハ525本の走査
線で、2対1の飛越し走査方式をとシ、フィールド周波
数は60Hzである。各成分に対し、各画素当b8ビッ
トを有する。Yすなわち輝度信号は1579545MH
zのNT8Cカラー副搬送波周波数(f、、 )の4倍
でサンプルされる。IkよびQ成分は副搬送波周波数で
サンプルされる。筐ずY成分のトランスフォーメーショ
ンを説明する。IkよびQは同様に扱う。Description of the Real-Time Video Transformation System The preferred embodiment of the apparatus includes a left-to-right horizontal scan;
and receives separated digital signals of Y, Ik and Q color components of an NT8C color television signal that performs vertical scanning from top to bottom. This signal has 525 scanning lines, uses a 2:1 interlaced scanning method, and has a field frequency of 60 Hz. For each component, each pixel has b8 bits. Y or luminance signal is 1579545MH
It is sampled at four times the NT8C color subcarrier frequency (f, , ) of z. The Ik and Q components are sampled at the subcarrier frequency. The transformation of the Y component will be explained. Ik and Q are treated similarly.
Yデータサンプル(画素)関の期間は1/(4’sc
) 、すなわちほぼ70ナノ秒である。6五5マイクロ
秒の水平走査l1iI当少正確に910個の画素がある
。1フレームにおける525本の走査線のうちの486
本だけが有効な画像データであシ、残すは帰線期間に使
用されている。The period for Y data samples (pixels) is 1/(4'sc
), or approximately 70 nanoseconds. In a horizontal scan of 655 microseconds, there are approximately 910 pixels. 486 of 525 scan lines in one frame
The book is the only valid image data; the rest is used during the retrace period.
サンプルは8ビット並列でバイト直列に構成され、この
データ流Fi第1図□示すように1次トランスポージン
グメモリに入力され記憶される。このメモリは3つのフ
ィールドメモリモジュールを有し、それぞれは1つの有
効データフィールドを保持するほど充分に大きい。連続
的に受け取られた画像データフィールドは、3つのフィ
ールドメモリモジュールに連続的に記憶され、各入力フ
ィールド期間にかいて、もつとも古いデータを含むフィ
ールドメモリモジュールを現在受け取られているフィー
ルドを蓄積するバッファとして使用し、前の2つのフィ
ールドが他の2つのフィールドメモリモジュールから同
時に読み出され、処理される。この装置によって、唾だ
処理されていない既に受け取ったフィールドの部分をそ
のときに含むメモリに新しいデータを書き込もうとする
ときに生ずる時間的な競合が防止される。可視画像を表
わすそのデータだけが蓄積され、これによって各メモリ
は768個のデータサンプルの243本の行を含む。フ
ィールドの記憶に用いられる他に、トランスポージング
メモリ18のおもな機能はその中に蓄積されているフィ
ールドの走査方向を変えることである。各フィールドメ
モリは@2A図に示すように水平方向の順に書き込筐れ
るが、第2B図に示すように243個の画素の768の
列として垂直方向に読み出すことができる。メモリは勿
論各データサンプルを記憶するためのアドレス可能な別
個のメモリ位置を有する。このメモリ位tItFi、水
平列を行、垂直列を列と考えることができる直交座標に
配置され1f:、順番に配列されたデータサンプルに対
応すると考えることができる。行方向に書き込塗れたデ
ータサンプルを列方向に読み出すことによって、入力デ
ータの垂直走査信号を示すディジタルデータ流が発生す
る。画像の水平および垂直次元はこの手段によって入れ
換え可能である。オリジナル映像にかいて左から右の方
向にあったものは上から下にな9、上から下にあったも
のは左から右になる。出力データ流は、その垂直中央線
に対して鏡像関係にあり1かつ第2A図ないし第2D図
に示すようにそのZ軸を中心として90″′反時計方向
に回転させたオリジナル映像の水平走査として考えるこ
とができる。このように入力データの垂直処理Fi、走
査方向に沿ってトランスフォーメーションだけを行なう
ことができる装置によって出力データを操作することに
よって行なうことができる。オリジナルの水平走査され
た信号の垂直処理は、垂直方向に調整されたサンプルが
時間的に広く分離しているので難しい。しかし、トラン
スポジションののち、垂直方向に調整されたサンプルは
互いに時間的に密接し、水平方向のものは広く離れてい
る。The samples are arranged in 8-bit parallel and byte series, and this data stream Fi is input and stored in the primary transposing memory as shown in FIG. 1 (□). This memory has three field memory modules, each large enough to hold one valid data field. Successively received image data fields are stored sequentially in three field memory modules, with each input field period having a field memory module containing the oldest data and a buffer storing the currently received fields. The previous two fields are simultaneously read from the other two field memory modules and processed. This arrangement prevents time conflicts that occur when attempting to write new data to a memory that at the time contains portions of previously received fields that have not been processed. Only that data representing the visible image is stored, so that each memory contains 243 rows of 768 data samples. In addition to being used to store fields, the primary function of transposing memory 18 is to change the scanning direction of the fields stored therein. Each field memory can be written to in horizontal order as shown in Figure 2A, but read out vertically as 768 columns of 243 pixels as shown in Figure 2B. The memory, of course, has separate addressable memory locations for storing each data sample. This memory location tItFi is arranged in rectangular coordinates, where the horizontal columns can be considered as rows and the vertical columns as columns, and can be thought of as corresponding to data samples arranged in order. By reading the data samples written in the row direction and read out in the column direction, a digital data stream is generated representing a vertical scan signal of the input data. The horizontal and vertical dimensions of the image can be interchanged by this means. Things that were in the left to right direction in the original video will be from top to bottom 9, and things that were in the top to bottom direction will be from left to right. The output data stream is a horizontal scan of the original image mirrored about its vertical centerline and rotated 90'' counterclockwise about its Z axis as shown in FIGS. 2A-2D. Vertical processing of the input data Fi can thus be done by manipulating the output data by a device capable of performing only transformations along the scanning direction.The original horizontally scanned signal Vertical processing is difficult because the vertically aligned samples are widely separated in time. However, after transposition, the vertically aligned samples are close to each other in time and the horizontal ones are are widely separated.
さて第5図を参照すると、現在の入力フィールドの前の
2つのフィールドを表わす2つの70ナノ秒輝度データ
流がトラ/スポージングメモリ18から出力され、垂直
トランスフォーメーションシステム20のデインタレ−
スフイルタロ00に入力する。これら2つのフィールド
はともに映像空間全体を表わす情報を含んでいるが、一
方のフィールドは他方よ、91/40秒だけ早く走査さ
れている。デインタレ−スフイルタロ00は2つのフィ
ールドを合成して新しいフレームを形威し、これは両者
の間の中間の時点で走査されたようにみえる。このフィ
ルタは実効的に4 f、cのオリジナルデータ周波数の
2倍で動作する。デインタレ−スフイルタロ00は2つ
のフィルタを並列にして実現され、これらのフィルタか
らのデータは2つの70ナノ秒データ流として送られる
。本装置全体にわたって、データ径路、メモリモジュー
ルおよび演算部が並列に設けられ、どんな単一の径路で
も必要なデータ周波数が4 f3c以上になるのを防止
し、実時間処理に必要な全体として非常に多くのさ1ざ
筐な周波数を依然として保持している。本装置は一般に
入手できるショットキーTTL論理素子で組み立てられ
、これFi70ナノ秒のクロックに適切に応動すること
ができる。プリデシメーションフィルタ700は三重の
ラインバッファメモリを有し、1つのメモリはディンタ
ーレースフィルタからの現在のデータ列を吸収し、前の
列は別のメモリから読み出される。3番目のメモリはデ
ィンターレースフィルタから受け取られた所定の中間結
果を蓄積する。プリデシメータ700は走査方向におい
て2倍の粗いサイズ変化を与える。各列はフィルタ倍数
だけ処理される。Referring now to FIG. 5, two 70 nanosecond luminance data streams representing the previous two fields of the current input field are output from the tra/spasing memory 18 and are input to the deinterlayer of the vertical transformation system 20.
Enter it in Sfiltalo 00. Both fields contain information representing the entire video space, but one field is scanned 91/40 seconds faster than the other. Deinterlacing filter 00 combines the two fields to form a new frame, which appears to have been scanned at an intermediate point between the two. This filter effectively operates at twice the original data frequency of 4 f,c. Deinterlacing filter 00 is implemented with two filters in parallel, and the data from these filters is sent as two 70 nanosecond data streams. Throughout the device, data paths, memory modules, and arithmetic sections are provided in parallel to prevent the required data frequency in any single path from exceeding 4 f3c, and to provide the overall high speed required for real-time processing. It still retains many unique frequencies. The device is constructed with commonly available Schottky TTL logic elements, which can respond appropriately to Fi70 nanosecond clocks. Predecimation filter 700 has triple line buffer memories, one memory absorbing the current data column from the dinterlacing filter and the previous column being read from another memory. A third memory stores predetermined intermediate results received from the dinterlace filter. Predecimator 700 provides a twice coarse size change in the scan direction. Each column is processed by the filter multiple.
このフィルタを通過するごとに、僅か1画素の長さにな
る筐で列の長さが172づつ減少する。Each pass through this filter reduces the column length by 172, with a housing that is only one pixel long.
このように通過するごとに最後のものの半分の時間を要
し、半分の画素数を発生するので、オリジナルを含む発
生画素の全体のilt!1列に含まれる数の2倍となる
。すなわち、1+1/2+1/4+1/8+・・・=2
である。したがって1リデクメ一タ出力周波aはその入
力周波数の2倍であシ、その出力を垂直トランスフォー
メーションフィルタ20のインタボレーション−デシメ
ーションフィルタ800に転送するのに4つの70ナノ
秒データ流を必要とする。Each pass thus takes half the time and generates half the number of pixels as the last, so the entire ilt! of generated pixels including the original! This is twice the number contained in one column. That is, 1+1/2+1/4+1/8+...=2
It is. Therefore, one redecometer output frequency a is twice its input frequency, and four 70 nanosecond data streams are required to transfer its output to the interbolation-decimation filter 800 of the vertical transformation filter 20. do.
フィルタ800Fi二重ラインバッファを有し、それぞ
れ1列およびそのプリデシメートされたすべてのコピー
を含むのに充分な長さを有する。Filter 800Fi has double line buffers, each long enough to contain one column and all its predecimated copies.
このフィルタは2つのiii*の間で1つのm素の1/
64の解像度に間挿し、1列をその通常の大きさの半分
になめらかに圧縮するのに適した範囲にわたって各点ご
とにその低域通過周波数応答を変化させることができる
。半分以下の大きさに圧縮することは、プリデシメータ
から受け取られたプリデシメートされた信号の内の1っ
を選択して間挿シよびろ波することによって行危う。た
とえば、画像を通常の大きさの1/15に圧縮すること
が望ましい場合にはインタボレータFil/8の大きさ
のデシメ−トされたコピーを選択し、これを間挿シよび
炉液してさらに8/15f?!けこれを縮める。この数
は1と1/2の間にある。This filter has one m-element 1/ between two iii*
64 resolution and can vary its low-pass frequency response point by point over a range suitable to smoothly compress a column to half its normal size. Compression to less than half the size is accomplished by selectively interpolating and filtering one of the predecimated signals received from the predecimator. For example, if it is desired to compress an image to 1/15 of its normal size, select a decimated copy of size Fil/8, which is then interpolated and further processed. 8/15f? ! Shrink this. This number is between 1 and 1/2.
さて第4図を参照すると、トランスポージングメモリ、
即ちフレームスドア18は3つのフィールドバッファ部
50〜52を有し、これらはそれぞれフィールドバッフ
ァ0.フィールトノくツファ1およびフィールトノ(ツ
ファ2として表示されている。2つのマルチプレクサ5
4.56が結合され、メモリアドレスおよび制御回路5
8からの選択信号に応じてフィールド/<ツファ部50
ないし52のうちの1つから映像フィールド情報のバイ
トを出力する。メモリアドレスシよび制御回路58はま
た、フィールトノ(ツ7ア50ないし52のそれぞれの
8つの部分のかのかのにアドレスシよび制御情報を与え
る。Now, referring to Figure 4, transposing memory,
That is, the frame door 18 has three field buffer sections 50-52, each of which has a field buffer 0. The two multiplexers 1 and 2 are shown as Field No. 1 and Field No. 2.
4.56 is coupled to the memory address and control circuit 5
field/<tufa part 50 according to the selection signal from 8.
to 52 output a byte of video field information. Memory address and control circuit 58 also provides address and control information to each of the eight portions of field controllers 50-52.
フィールドバッファ50ないし52は連続的に回転する
ように動作し、5つのフィールドバッファのうちの1つ
が入力データのフィールドを受信し、他の2つのフィー
ルドバッファはそれぞれ新しいフィールドマルチプレク
サ54かよヒ古いフィールドマルチプレクサ56にもつ
とも新しい完全なデータフィールドおよびつぎにもつと
も古い完全なデータフィールドを与える。フレームスタ
ート信号はフレーム期間の開始を表示し、画素クロック
信号は入力データ周波数で基本タロツク信号を与える。The field buffers 50-52 operate in continuous rotation, with one of the five field buffers receiving a field of input data and the other two field buffers each receiving a new field multiplexer 54 or an old field multiplexer. 56 with the newest complete data field and then the oldest complete data field. The frame start signal indicates the start of a frame period, and the pixel clock signal provides the basic tally signal at the input data frequency.
フィールドバッファ50iいし52の回転動作およびマ
ルチプレクス選択動作は、任意に選択されたフィールド
時間Nで始まる3つの連続するフィールド期間にかいて
生ずることに注意すると、よシよ〈理解できる。フィー
ルド期間NKシいて、フィールドバッファ0が選択され
、その中に誓き込まれた映像データの入力バイトラ有し
、フィールドバッファ1Fi古いフィールドのマルチプ
レクサ56を通してもつとも古いフィールドを出力し、
フィールドバッファ2は新シいフィールドマルチプレク
サ54を通して新しい方のフィールドを出力する。つぎ
のフィールド期間N+1にかいて、フィールドバッファ
1は書込みフィールドバッファとなシ、フィールドバッ
ファ2は古いフィールドマルチプレクサ56を通して古
い方のフィールドを出力し、フィールドバッファ0は新
しいフィールドマルチプレクサ54t−通して新しい方
のフィールドを出力する。This can be better understood by noting that the rotation and multiplex selection operations of field buffers 50i-52 occur during three consecutive field periods beginning at an arbitrarily selected field time N. After a field period NK, field buffer 0 is selected and has an input byte of video data committed therein, and field buffer 1Fi outputs the oldest field it has through the multiplexer 56 of the old field;
Field buffer 2 outputs the new field through new field multiplexer 54. During the next field period N+1, field buffer 1 becomes the write field buffer, field buffer 2 outputs the old field through old field multiplexer 56, and field buffer 0 outputs the new field through new field multiplexer 54t-. Output the field of.
りぎのフィールド期間N+2にかいて、フィールドバッ
ファ2は書込・みバッファとなり、フィールドバッファ
0は古いフィールドマルチプレクサ56を通して古い方
のフィールドを出力し、フィールドバッファ51は新し
いフィールドマルチプレクサ54を通して新しい方のフ
ィールドを出力する。During the next field period N+2, field buffer 2 becomes a write/read buffer, field buffer 0 outputs the old field through old field multiplexer 56, and field buffer 51 outputs the new field through new field multiplexer 54. Output.
りぎのフィールド期間N+5において、このサイクルを
繰シ返し、フィールド期間N+3t1フィールド期間N
と同じである。なお、各3つのフィールド期間のサイク
ルごとに、各フィールドバッファに一五書き込まれ、つ
ぎに新しい方のフィールドマルチプレクサ54を通して
読み出され、つぎに古い方のマルチプレクサ56を通し
て読み出される。その結果、古いフィールドマルチプレ
クサ56はつねにフィールドN−21−出力し、新しい
フィールドマルチプレクサ54はつねにフィールドN−
1を出力し、この場合、フィールドNはフィールドバッ
ファ50ないし52のうちの1つに現在書き込まれてい
るフィールドであるとする。したがってもつとも新−、
シく蓄積された2つのフィールドは連続的につぎの段に
出力され、新しいフィールド期間ごとに更新される。This cycle is repeated in the next field period N+5, and the field period N+3t1 field period N
is the same as Note that for each cycle of three field periods, each field buffer is written to once and then read out through the newer field multiplexer 54 and then read out through the older multiplexer 56. As a result, old field multiplexer 56 always outputs field N-21-, and new field multiplexer 54 always outputs field N-21-.
1, in which case field N is the field currently being written to one of field buffers 50-52. Therefore, it is also new.
The two fields that have been accumulated are successively output to the next stage and updated with each new field period.
フィールドバッファ50ないし52の読出しおよび書込
みアクセスは、実際に入手できるメモリチップが70ナ
ノ秒の画素クロック周波数で読み出したb書き込んだシ
することができないという点で幾分複雑である。必要な
帯域幅を実現するために、各フィールドバッファは32
に×8のメモリモジュール8個で構成される。8個のモ
ジュールを順次アクセスすることによって、各個々のモ
ジュールは8つの画素クロック周期を有し、サンプルさ
れた画素ロケーションに対応する1バイトのデータを読
み出したう書き込んだシする。しかし、水平から垂直へ
の変換を行なうのに必要な水平および垂直アクセスの両
方についてメモリモジュールを適切な順序で確実に配列
するためには、アドレス方式を実現するのに注意を払わ
なければならない。Read and write access to field buffers 50-52 is somewhat complicated in that practically available memory chips cannot read and write at a pixel clock frequency of 70 nanoseconds. To achieve the required bandwidth, each field buffer has 32
It consists of 8 x8 memory modules. By sequentially accessing the eight modules, each individual module has eight pixel clock periods to read and write one byte of data corresponding to the sampled pixel location. However, care must be taken in implementing the addressing scheme to ensure that the memory modules are arranged in the proper order for both the horizontal and vertical accesses required to perform the horizontal to vertical conversion.
1つの有利なアドレス方式が一例としてフィールドバッ
ファ50について第5図訃よび第6図に示されている。One advantageous addressing scheme is shown by way of example in FIGS. 5 and 6 for field buffer 50.
第5図はフィールドバッファ50に対するアドレスマツ
プの低位のアドレスを示す。1バイトメモリ記憶セル部
Oないし7は上から下に垂直に下る順序で示され、ノ1
−ドウエアメモリフード、即ちチップアドレスはそのマ
ツプの真上に左から右に順番に示されている。しかし、
アドレス方式の便宜上これらのメモリアドレスはさらに
行シよび列のアドレスに分けられ、これらは第5図では
チップアドレスの上に示されている。FIG. 5 shows the lower addresses of the address map for field buffer 50. The 1-byte memory storage cell portions O through 7 are shown in vertically descending order from top to bottom, with no.
- The hardware memory hood or chip addresses are shown directly above the map in order from left to right. but,
For convenience of addressing, these memory addresses are further divided into row and column addresses, which are shown above the chip addresses in FIG.
第1行の水平アクセスはもつとも直接的である。水平ア
クセスはモジュール0のアドレス0で始1b1順番に各
モジュールにわたって進行スル。アドレス0がモジュー
ル7に書き込まれると、列アドレスが歩進され、モジュ
ール0のワード1で画素(・行、列)位R(at ’
)がアクセスされる。1つのフィールドの第1行の76
8個の画素がメモリモジュールの最初の96のワード位
置に順番に書き込筐れる。Horizontal access in the first row is straightforward. Horizontal access starts at address 0 of module 0 and proceeds through each module in 1b1 order. When address 0 is written to module 7, the column address is incremented and pixel (row, column) position R(at'
) is accessed. 76 in the first row of one field
Eight pixels are written sequentially into the first 96 word locations of the memory module.
垂直アクセスの場合、列0ならびに行1および2に位置
する2つの画素が順番にアクセスされることを思い起さ
なければならない。したがって、これら2つの画素Fi
順番のメモリモジュールに蓄積され、同じメモリモジュ
ールにハ蓄積されないように注意を払わなければならな
い。It must be recalled that in the case of vertical access, the two pixels located in column 0 and rows 1 and 2 are accessed in sequence. Therefore, these two pixels Fi
Care must be taken to avoid accumulation in sequential memory modules and avoid accumulation in the same memory module.
これは、モジュール1には画素1.0を蓄積し、その列
アドレスを0にリセットするのに相当するアドレス12
8にフードアドレスをスキップすることによって行なわ
れる。つぎにこのメモリモジュールを再び巡回的にアク
セスしてモジュール0に戻ってから、チップアドレス1
29に相当する列アドレス1にフードアドレスを歩進さ
せる。同様に、第2行について、第2行の最初の画素を
モジュール2に蓄積して、モジュール1にアクセスした
のちそのワードアドレスを歩進するまで巡回的にこれら
のモジュールにアクセスし続けなければならない。1行
の最初の画素に対するスターティングモジュールは、8
つのモジュールすべてが1つの行の最初の画素を受信し
てし咳うまで同様に歩進し続ける。そこでこのプロセス
は巡回し、モジュールOは行8の最初の画素を受信する
。This corresponds to storing pixel 1.0 in module 1 and resetting its column address to 0 at address 12.
This is done by skipping the food address at 8. Next, this memory module is accessed cyclically again, returning to module 0, and then chip address 1
The food address is incremented to column address 1 corresponding to 29. Similarly, for the second row, we must store the first pixel of the second row in module 2 and continue accessing these modules cyclically until we access module 1 and then increment its word address. . The starting module for the first pixel in a row is 8
The same steps continue until all three modules have received the first pixel of a row. The process then cycles and module O receives the first pixel of row 8.
7レームバツ7アに垂直にアクセスする場合、各モジュ
ールは再び順番にアクセスされるが、この時、行アドレ
スは各画素ごとに歩進する。When accessing the 7 frames vertically, each module is again accessed in sequence, with the row address incrementing for each pixel.
それぞれ新しい列の最初では、行アドレスが0に戻シ、
列アドレスは1に歩進する。画素0゜0は行0列0、モ
ジュール0で発生し、画X’ eoは行1、列0、モジ
ュール1で発生し、画素2、Oは行2、列0、モジュー
ル0で発生することがわかる。したがってこのアドレス
装置は、フレームバッファの各部分が垂直および水平の
両方のアクセスについて順番にアクセスすることができ
る条件を満している。At the beginning of each new column, the row address returns to 0,
The column address increments to one. Pixel 0°0 occurs at row 0, column 0, module 0, pixel X'eo occurs at row 1, column 0, module 1, and pixel 2,0 occurs at row 2, column 0, module 0. I understand. This addressing device therefore satisfies the condition that each part of the frame buffer can be accessed sequentially for both vertical and horizontal accesses.
このアドレス方式を有利に実現したものが第6図に示さ
れ、フレームバッファ50はモジュール0〜7として示
される8つの52KX8メモリモジユールを有する。各
モジュールは対応するデータラッチおよびアドレスラッ
チを有する。An advantageous implementation of this addressing scheme is shown in FIG. 6, where frame buffer 50 has eight 52K.times.8 memory modules, designated as modules 0-7. Each module has a corresponding data latch and address latch.
下位アドレスビットO〜4F17ビツト列カウンタ70
によって与えられ、上位の8つのアドレスビット7ない
し14は8ビット行カウンタ72によって与えられる。Lower address bits O to 4F17 bit string counter 70
The upper eight address bits 7-14 are provided by an 8-bit row counter 72.
行カウンタ72は各フィールドの初めでリセットされ、
垂直モードでは各画素ごとに、水平モードでは行の初め
で歩進する。列カウンタ72はフィールドの初めで、ま
た水平モードの場合は行の初めて0にリセットされ、5
ビツトカウンタ74の最大計数出力に応じて歩進する。Row counter 72 is reset at the beginning of each field;
Steps are made at each pixel in vertical mode and at the beginning of a row in horizontal mode. Column counter 72 is reset to 0 at the beginning of a field, and in horizontal mode, at the beginning of a row;
The bit counter 74 advances in accordance with the maximum count output.
カウンタ74はフィールドの初めでリセットするように
結合され、画素クロック信号に同期して動作する。カウ
ンタ74の計数付勢入力は水平アクセスモードで連続的
に付勢され、垂直モードでは列の初めで付勢される。し
たがって列カウンタ70は水平モードでは8番目の画素
クロックごとに歩進し、垂直モードでは8番目の列ごと
に歩進する。Counter 74 is coupled to reset at the beginning of the field and operates synchronously with the pixel clock signal. The count enable input of counter 74 is enabled continuously in horizontal access mode and at the beginning of a column in vertical mode. Therefore, column counter 70 increments every eighth pixel clock in horizontal mode, and every eighth column in vertical mode.
32Kxaモジユール0〜7の選択は3ビットカウンタ
80,5ビツトカウンタ82、および3−8モジユ一ル
選択デコーダ84によ2て制御すれる。3ビツトカウン
タ82は画素クロック周波数で歩進し、個々のメモリモ
ジュールの順次アクセスを制御する。カウンタ82の出
力はデコーダ84によってデコードされ、8つのモジュ
ールのうちの1つを順番に選択し、選択されたモジュー
ルについてデータラッチおよびアドレスラッチを同時に
ロードする。3ビツトカウンタ80は折重たは列の初め
でスタガされた必要なモジュールオフセットを与える。The selection of 32Kxa modules 0-7 is controlled by a 3-bit counter 80, a 5-bit counter 82, and a 3-8 module selection decoder 84. A three-bit counter 82 increments at the pixel clock frequency and controls sequential access of the individual memory modules. The output of counter 82 is decoded by decoder 84, which sequentially selects one of the eight modules and simultaneously loads the data and address latches for the selected module. A 3-bit counter 80 provides the required module offset, staggered at the beginning of the fold or row.
カウンタsoqフィールドの初めでリセットされ、水平
モードでは行の初めで歩進し、垂直モードでは列の初め
で歩進する。3ビツトカウンタ82には行の初め筐fc
は列の初めで歩進直前の3ビツトカウンタ80の内容が
ロードされる。The counter is reset at the beginning of the soq field and increments at the beginning of a row in horizontal mode and at the beginning of a column in vertical mode. The 3-bit counter 82 has the beginning of the row fc.
is loaded with the contents of the 3-bit counter 80 immediately before incrementing at the beginning of the column.
なか、フィールドバッファ50〜52のアドレス指定は
垂直モードアクセスおよび水平モードアクセスについて
a明される。多くの場合、これらフィールドバッファは
書込みでは水平モードで、続出しでは垂直モードでアク
セスされることによってトランスポジションを行なう。In particular, addressing of field buffers 50-52 will be explained for vertical mode access and horizontal mode access. In many cases, these field buffers are accessed in horizontal mode for writes and in vertical mode for subsequent writes to effect transposition.
しかし、ある場合には、フィールドバッファは読出し訃
よび書込みの両方について水平モードでアクセスしても
よい。フレームスドア22(第1図)においてトランス
ポジションと結合されたフレームスドア18にトランス
ポジションを行なうことができないので、映像に90°
のローティジョンを効果的に与える。映像が90°回転
するにつれ、この映像は効果的にOfiの走査線に変換
され、解像度が失われる。しかし、映像の解像度は、映
像をフレームスドア18シよび22のうちの一方だけに
トランスポーズし、つぎに0と45°の間の負のローテ
ーションを与えて所望のローテーション角度とフレーム
スドア18にかいてトランスポジションを行なう−こと
ができなかったことによって生じた90°ローテーシヨ
ンとの間の差を埋め合わせることによって大きな角度の
ローテーションを良好に保持することができる。However, in some cases, the field buffer may be accessed in horizontal mode for both reading and writing. Since it is not possible to perform transposition on the frame door 18 that is combined with the transposition on the frame door 22 (FIG. 1), the image is 90°
Effectively give rotijohn. As the image is rotated 90 degrees, it is effectively converted to Ofi scanlines and loses resolution. However, the resolution of the image is determined by transposing the image to only one of the frames doors 18 and 22 and then giving a negative rotation between 0 and 45 degrees to achieve the desired rotation angle and frames door 18. By compensating for the difference between the 90° rotation and the 90° rotation caused by the inability to perform the transposition, a large angle rotation can be maintained well.
g I 図o トランスポージングフレームストア22
は、フレームスドア22が2つのフィールドバッファだ
けを必要とする点以外は、フレームスドア1Bと実質的
に同様な方法で実現される。1フイールドのデータは一
方のバッファに垂直に書き込まれ、前に書き込筐れたフ
ィールドは他方のバッファから垂直に読み出される。g I Figure o Transposing frame store 22
is implemented in a manner substantially similar to framesdoor 1B, except that framesdoor 22 requires only two field buffers. One field of data is written vertically into one buffer, and the previously written field is read vertically from the other buffer.
そこでこの2つのバッファは入れ換え可能であり、一方
のバッファが水平に読み出されていると、他方のバッフ
ァには垂直に書き込まれる。The two buffers are then interchangeable, so that when one buffer is read horizontally, the other buffer is written vertically.
第5図のデインタレ−スフイルタロ00ハ第7A図3よ
び第7B図に示されている。フィルタ600は2バイト
輪の3段シフトレジスタ602、フィルタ部604、k
よびマルチプレクサ606゜608 ヲ有fる。トラン
スポージングフイールドパツファ50〜52からの偶数
訃よび奇数のラインデータは画素周波数でシフトレジス
タ602を通ってクロック同期出力される。このシフト
レジスタはRO〜OsO4を有し、各段の番号はトラン
スポージングフレームストア1Bからの垂直飛越し走査
データの走査の順番である。簡単のためにその接1fc
は明確に図示されていないが、シフトレジスタ602の
0的は各段RO〜R5の内容をフィルタ604に利用さ
せることである。マルチプレクサ606,608は垂直
走査信号に応動してデータがフレームスドア1Bから垂
直走査の順に出力されるときにフィルタ604からそれ
ぞれ奇数釦よび偶数の出力を選択する。データが水平の
走査順に出力されると、マルチプレクサ608はレジス
タ段R2の出力を選択して偶数バイトデータ流を駆動し
、マルチプレクサ606はレジスタ段FL3の出力を選
択して奇数データバイト流を駆動する。7レームストア
18の水平アクセスの場合、垂直から水平へのトランス
ポージングフレームストアに続く同様のデインタレース
フィルタはデインタレースろ波を行なう。The deinterlacing filter 00 of FIG. 5 is shown in FIGS. 7A, 3, and 7B. The filter 600 includes a 3-stage shift register 602 with a 2-byte ring, and a filter section 604, k
and multiplexers 606 and 608. The even and odd line data from the transposing field puffers 50-52 are clocked out through a shift register 602 at the pixel frequency. This shift register has RO to OsO4, and the number of each stage is the scanning order of the vertical interlaced scan data from the transposing frame store 1B. For simplicity, the connection 1fc
Although not clearly shown, the purpose of the shift register 602 is to allow the filter 604 to utilize the contents of each stage RO to R5. Multiplexers 606 and 608 respond to the vertical scanning signal to select odd and even button outputs, respectively, from filter 604 when data is output from frame door 1B in vertical scanning order. When the data is output in horizontal scan order, multiplexer 608 selects the output of register stage R2 to drive the even byte data stream, and multiplexer 606 selects the output of register stage FL3 to drive the odd data byte stream. . For horizontal accesses of the 7 frame store 18, a similar deinterlace filter following the vertical to horizontal transposing frame store performs deinterlace filtering.
フィルタ604は偶数および奇数のデータ流とも実質的
に同じ部分を有し、それぞれi;i−1/8゜2/8
、6/8 、2/8および一1/8のろ波機能を有する
。フィルタ604の2つの奇数シよび偶数の部分はそれ
ぞれ、第7B図に示すように、2倍の倍率器410,4
11.4倍の倍率器612.4つの加算器614〜61
7.1つの減算器618.および1/4の割算器620
で有利に構成することができる。なか、乗算器および割
算器は2のべき乗として実現できるので、入力および出
力データ流のデータビットラインの相対的な位置を単に
シフトさせることによって簡単に実現することができる
。偶数シよび奇数データ流のフィルタの入力は第7B図
のシフトレジスタ602の出力用テーブルに示される偶
数列および奇数列に示される情報によって表示される。The filter 604 also has substantially the same portions for the even and odd data streams, each i;i-1/8°2/8
, 6/8, 2/8 and 1/8 filtering functions. The two odd and even portions of filter 604 are connected to two-fold multipliers 410 and 4, respectively, as shown in FIG. 7B.
11.4x multiplier 612.4 adders 614-61
7. One subtractor 618. and 1/4 divider 620
can be advantageously configured. Since the multipliers and dividers can be implemented as powers of two, they can be easily implemented by simply shifting the relative positions of the data bit lines of the input and output data streams. The inputs of the filters for the even and odd data streams are represented by the information shown in the even and odd columns of the table for the output of shift register 602 in FIG. 7B.
この表にかける各要素はシフトレジスタ602の中の1
つのシフトレジスタ段を示し、その出力は表示されたよ
うなフィルタ入力□接続されている。Each element to be applied to this table is one in the shift register 602.
Two shift register stages are shown, the outputs of which are connected to the filter inputs as shown.
ここで第8図を参照すると、プリデシメータ700はラ
インバッファ0〜ラインバツフア4として示された5つ
のラインバッファを有し、それぞれは2567−ドX5
2ピツトの記憶容量を有する。ラインバッファo−sB
それぞれ2つの8ビットデータat−それぞれマルチプ
レクサ702〜705から受ける。マルチプレクサ70
2〜705のそれぞれは4つの入力信号のうちの1つを
選択し、その対応するラインバッファへの8ピツトバス
のうちの1つに選択された入力信号t−><ことができ
る。ある動作モードでは、ラインバッファの2つの8ビ
ツトパス入力が並列に駆動される。したがってマルチプ
レクサ702〜705は4つの入力バイト流のうちの2
つを選択するか、4つの入力バイト流のうちの1つを選
択するかを動作モードに応じて行なうことができるよう
になっていなければならない。ラインバッファ4はフィ
ルタ708からの偶数および奇数出力として2つの8ビ
ットデータ流t−受ケる。Referring now to FIG. 8, predecimator 700 has five line buffers, designated as line buffer 0 through line buffer 4, each having a 2567-do
It has a storage capacity of 2 pits. line buffer o-sB
Two 8-bit data at-receive from respective multiplexers 702-705. multiplexer 70
Each of 2-705 can select one of the four input signals and pass the selected input signal t->< onto one of the eight-pit buses to its corresponding line buffer. In one mode of operation, the two 8-bit path inputs of the line buffer are driven in parallel. Multiplexers 702-705 therefore select two of the four input byte streams.
It must be possible to select one of the four input byte streams or one of the four input byte streams depending on the mode of operation. Line buffer 4 receives two 8-bit data streams t- as even and odd outputs from filter 708.
32ビット幅の5対1マルチプレクサ710が32ビツ
ト出力を発生し、これは4つの8ビツトデータ流に分割
され、4バイト幅の5段シフトレジスタ712に転送さ
れる。読み出すときにシフトレジスタ712012バイ
トを1本の走査線の直列の画素情報で満たすことができ
るような順序でデータをラインバッファにロードスル。A 32-bit wide 5-to-1 multiplexer 710 generates a 32-bit output that is divided into four 8-bit data streams and transferred to a 4-byte wide 5-stage shift register 712. Loads the data into the line buffer in such an order that, when read, the shift register 712012 bytes can be filled with serial pixel information for one scan line.
すなわちシフトレジスタ712の各レジスタ段は1画素
の情報を蓄積し、この画素情報はレジスタRO〜B、1
10番号で示されたラスク走査の順番に配列される。レ
ジスタR,8〜R11はトランスフォーメーションシス
テムのつぎの段にデータ出力を与えるばかシでなく、レ
ジスタ)114〜R7t−含むシフトレジスタの第2段
にデータ出力を与える。シフトレジスタ7120目的は
12バイトの直列画素情報を所定の順序でフィルタ70
8に利用できるようにすることである。簡単のために明
確に図示されていないが、レジスタRO〜R11のそれ
ぞれの出力Fiフィルタ70&に転送される。That is, each register stage of the shift register 712 stores information for one pixel, and this pixel information is stored in registers RO to B, 1.
They are arranged in the order of rask scans indicated by numbers 10. Registers R, 8-R11 not only provide data outputs to the next stage of the transformation system, but also provide data outputs to the second stage of shift registers including registers 114-R7t. The purpose of the shift register 7120 is to filter 12 bytes of serial pixel information in a predetermined order.
8. Although not explicitly shown for simplicity, the outputs of the registers RO to R11 are transferred to the respective output Fi filters 70&.
フィルタ708は実際には2つの別々な並列に動作する
フィルタを有する。これらのフィルタのうちの一方は偶
数の画素データを画素周波数で発生し、他方は奇数の画
素データを画素周波数で発生する。したがって偶数およ
び奇数の出カフ16.718は画素周波数の2倍で組み
合わせた帰還データを発生する。消勢信号を利用して走
査線の処理の終了時にマルチプレクサ710の出力消勢
入力を駆動し、シフトレジスタ712に0をロードする
。この0のロードによって走査線の終了時にフィルタ7
08 Kよる完全な合成が行なわれ、走査線の終了時か
らの情報がりぎの走査線の開始時にかける情報に影響を
与えないようにする。マルチプレクサ71Gを通してっ
ぎの走査線のデータが入力する前にフィルタ708を各
走査線の端部が通るたびに6つの余分なりロック信号が
発生し、プリデシメータシステムのパイプライン、およ
びとくにシフトレジスタ712を復旧させる。Filter 708 actually has two separate parallel-operating filters. One of these filters generates even pixel data at the pixel frequency and the other generates odd pixel data at the pixel frequency. The even and odd output cuffs 16.718 therefore produce combined feedback data at twice the pixel frequency. The deactivation signal is used to drive the output deactivation input of multiplexer 710 and load shift register 712 with a zero at the end of processing a scan line. This loading of 0 causes the filter 7 to load at the end of the scan line.
Full compositing by 0.8K is performed to ensure that information from the end of a scan line does not affect the information applied at the beginning of the next scan line. Six extra lock signals are generated each time the end of each scan line passes through filter 708 before the next scan line's data is input through multiplexer 71G, and is used to control the pipeline of the predecimator system, and in particular shift register 712. to restore.
さ1ざ筐な動作モードを行危うためにラインパック70
〜4によって蓄積された4つの走査線信号が広く分布し
ていることによってプリデシメータ700が複雑である
ようにみえるが実際にその動作は極めて単純である。通
常の動作モードにかいて、一対の順次フィールドの対応
する垂直走査線からの垂直走査線情報を偶数および奇数
の入力ラインから受信し、ラインバッファ0にゲートす
る。これら偶数会よび奇数の入力ラインは一連のフィー
ルドからのデータを表わし、これらはそれぞれ1つのフ
レームの交互の画素を運ぶものである。すなわち、与え
られた走査線列について、行0および1の画素情報はそ
れぞれ偶数および奇数のバスに現われ、つぎに列2およ
び5の画素情報はそれぞれ偶数および奇数のバスに現わ
れ、つぎに列4シよび5の画素情報は偶数シよび奇数の
バスに現われ、以下これが続く。マルチプレクサ702
は上の方の出力流720を偶数入力バスに接続し、同時
に出力流722を奇数人力バスに接続する。入力ラッチ
にかいてラインバッファ0にゲートすることによって最
初の、すなわち列0の画素情報が入力デーフランチのバ
イト位置0に与えられ、バス722の列1の画素情報が
入力デーフランチのバイト位置1にゲートされる。つぎ
の画素クロック周期にかいて、バス720に現われるフ
レーム列2の画素情報が位ta12の入力データラッチ
にゲートされ、バス722に現われるフレーム列3の画
素情報は位tjIt3の入力データラッチにゲートされ
る。最初の4つの画素バイトはこのようにして入力デー
クラッチに順次走査順に2つの画素クロック時間の終b
Kかいて蓄積され、このデータはアドレスワード位置0
に誉き込筐れる。入カデータパツファ2は第3および7
%4の1ii1i素クロック時間において列の位置4〜
7の#J累情報がロードされ、アドレスツー)’位f&
1に蓄積される。したがってこれかられかるように、一
対の順次フィールドからの垂直走査列は飛越し走査を解
除され、ラインバッファOに垂直走査線走査期間中ラス
タ走査の順序で蓄積され、この走査期間は走査時間Nで
示され、1つの基準フレームを与える。The line pack 70 is designed to operate in various operating modes.
Although the wide distribution of the four scan line signals accumulated by ~4 makes predecimator 700 seem complicated, its operation is actually quite simple. In a normal mode of operation, vertical scan line information from corresponding vertical scan lines of a pair of sequential fields is received from even and odd input lines and gated into line buffer 0. These even and odd input lines represent data from a series of fields, each carrying alternating pixels of a frame. That is, for a given scanline column, pixel information for rows 0 and 1 appears on the even and odd buses, respectively, then pixel information for columns 2 and 5 appears on the even and odd buses, respectively, and then pixel information for columns 4 and 5 appear on the even and odd buses, respectively. The pixel information of 5 and 5 appears on the even and odd buses, and so on. multiplexer 702
connects the upper output stream 720 to the even input bus and simultaneously connects the output stream 722 to the odd input bus. The first, or column 0, pixel information is provided to byte position 0 of the input da-ranch by gating line buffer 0 through the input latch, and the pixel information of column 1 of bus 722 is gated to byte position 1 of the input da-launch. be done. On the next pixel clock period, the pixel information for frame column 2 appearing on bus 720 is gated into the input data latch at position ta12, and the pixel information for frame column 3 appearing on bus 722 is gated into the input data latch at position tjIt3. Ru. The first four pixel bytes are thus input to the data latch sequentially in scan order at the end of the two pixel clock times.
This data is stored in address word position 0.
I admire you. Input data puffer 2 is 3rd and 7th
Column position 4 ~ at 1ii1i prime clock time of %4
7 #J cumulative information is loaded, address 2)' position f &
It is accumulated to 1. Therefore, as we will see, the vertical scan columns from a pair of sequential fields are deinterlaced and stored in the line buffer O in raster scan order during a vertical line scan period, which scan period is a scan time N. shown, giving one frame of reference.
この同じ垂直走査時間にかいて、フレーム走査線をバッ
ファOに書き込むと同時に、前に書き込筐れた垂直走査
線情報はラインバッファ2の4つのバイトから同時に読
み出され、5対1のマルチプレクサ71−0を通してレ
ジスタR8〜R11からなるシフトレジスタ712の第
1段に出力される。つぎの4つのバイトフードはライン
バッファ2から読み出され、各画素クロック時間ごとに
シフトレジスタ712を通ってシフトされる。ラインバ
ッファ2から読み出されシフトレジスタ712の中をシ
フトされるデータは4バイト並列データ流を含み、この
データ転送動作の実効帯域幅は画素周波数の4倍である
。フィルタ708はシフトレジスタ712にかける個々
のバイトレジスタRO〜R11のデータ内容に応動し、
偶数および奇数で表示された2バイトのデータをパスラ
イン716カよび718に画素周波数で出力する。ライ
ンバッファ0の入力走査線情報ならびにフィルタ708
の偶数および奇数出力情報はそれぞれ2つのバイトを並
列に含み、ラインバッファ2から読み出された情報1l
t4バイトを並列に含み、ラインバッファ出力情報は他
の2つのデータ流の実効帯域幅の2倍を有する。During this same vertical scan time, at the same time that a frame scan line is written to buffer O, the previously written vertical scan line information is simultaneously read out from the four bytes of line buffer 2 and is transferred to a 5-to-1 multiplexer. The signal is output through 71-0 to the first stage of a shift register 712 consisting of registers R8 to R11. The next four byte foods are read from line buffer 2 and shifted through shift register 712 each pixel clock time. The data read from line buffer 2 and shifted through shift register 712 includes a 4-byte parallel data stream, and the effective bandwidth of this data transfer operation is four times the pixel frequency. The filter 708 responds to the data contents of the individual byte registers RO to R11 to be applied to the shift register 712,
Two bytes of data represented by even and odd numbers are output to pass lines 716 and 718 at the pixel frequency. Input scan line information of line buffer 0 and filter 708
The even and odd output information of contains two bytes each in parallel, and the information 1l read from line buffer 2
Containing t4 bytes in parallel, the line buffer output information has twice the effective bandwidth of the other two data streams.
ラインバッファ4Fi、偶数および奇数の7レームデー
タをラインバッファ0にゲートするのと同様にフィルタ
70Bからの偶数および奇数データ流からその入力デー
クラッチに交互のバイトを与えるようにゲートされる。Line buffer 4Fi is gated to provide alternating bytes to its input data latch from the even and odd data streams from filter 70B, as well as gate even and odd seven-frame data to line buffer 0.
したがって、入力画素情報の4バイト系列がラインバッ
ファ0にロードされると、フィルタ708からのろ波さ
れた4バイト系列の情報がラインバッファ4にロードさ
れる。入力垂直走査線の画素の半分がラインバッファ0
にロードされてし筐う走査線サイクルに釦ける時点で、
フィルタ708からの画素情報に対応する走査線の半分
がラインバッファ4にロードされることになる。これは
、ラインバッファ0およびラインバッファ4の2つのデ
ータ流入力の帯域幅が同じである、すなわち画素周波数
の2倍であるためである。しかし、ラインバッファ0お
よび4に画素周波数の2倍でロードされ、ラインバッフ
ァ2Fi画素周波数の4倍で出力するので、半分の走査
線の画素情報がラインバッファ0釦よび4にロードされ
ると、完全な1走査線の画素情報がシフトレジスタ71
2t−通過し、フィルタ708で処理されることになる
。したがってラインバッファ4に蓄積された半分の走査
線のデータは、2対1の圧縮比を表わし、これは完全な
1本の走査線の情報の処理によって半分の走査線の情報
を蓄積することになるためである。Therefore, when a 4-byte sequence of input pixel information is loaded into line buffer 0, a filtered 4-byte sequence of information from filter 708 is loaded into line buffer 4. Half of the pixels of the input vertical scanning line are line buffer 0
At the point when the scan line cycle is loaded and the button is pressed,
Half of the scan line corresponding to the pixel information from filter 708 will be loaded into line buffer 4. This is because the bandwidths of the two data stream inputs of line buffer 0 and line buffer 4 are the same, ie twice the pixel frequency. However, line buffers 0 and 4 are loaded at twice the pixel frequency, and line buffer 2Fi outputs at four times the pixel frequency, so when half the scan line's pixel information is loaded into line buffers 0 and 4, Complete pixel information for one scanning line is stored in the shift register 71.
2t- will be passed and processed by filter 708. Therefore, half a scan line of data stored in line buffer 4 represents a 2:1 compression ratio, which means that by processing one complete scan line of information, one half scan line of information is stored. To become.
なお、走査線周期の前半にかいて、圧縮されない画素情
報がシフトレジスタ712の中を転送され、下の径路の
回路に与えられ、これによってシフトレジスタ段R8〜
R11の出力によって使用することができる。したがっ
て、2対1のデータ圧縮が行なわれた場合でも、もとの
データが蓄積され下の径路の回路によってさらに使用さ
れるように保持される。走査線期間のっぎの1 / 4
(1/ 2から3/4の時間)にかいて、ラインバッ
ファ0は映像入力情報の画素を走査線の順序で受信し、
ラインバッファ2シよび4は入れ替わる。この2対1に
圧縮されたデータは2インバツフア4から画素クロック
周波数の4倍で読み出され、シフトレジスタ712を通
ってフィルタ708に送られて圧縮処理され、ラインバ
ッファ2に書き込まれる。2対1に圧縮されたデータが
ラインバッファ4から読み出され、シフトレジスタ71
2を通過すると、これはまたレジスタR8〜R11のデ
ータ出力を通して下の径路の回路によって蓄積されのち
に使用するために利用することができる。垂直走査線期
間の3/4の終シにおいて、4対1に圧縮されたデータ
の走査線がラインバッファ2にロードされる。1つの走
査線期間のつぎの1/8にシいて、4対1に圧縮された
データがラインバッファ2から読み出され、つぎに8対
1に圧縮されたデータがラインバッファ4に蓄積される
。ラインバッファ2シよびラインバッファ4に交互に蓄
積してさらに順次2倍に圧縮するこのプロセスは垂直走
査線期間の終すまで続けられ、そこで完全な垂直フレー
ムラインがバッファ0にロードされ、フィルタ708を
通って巡回している走査線が単一の画素すなわちバイト
に圧縮されてしまう。Note that during the first half of the scan line period, uncompressed pixel information is transferred through shift register 712 and provided to the circuitry in the lower path, thereby providing shift register stages R8 to R8.
It can be used by the output of R11. Therefore, even if two-to-one data compression is performed, the original data is stored and retained for further use by circuits in the path below. 1/4 of scanning line period
(time 1/2 to 3/4), line buffer 0 receives pixels of video input information in scan line order;
Line buffers 2 and 4 are exchanged. This 2:1 compressed data is read out from the 2-in-buffer 4 at four times the pixel clock frequency, passed through the shift register 712, sent to the filter 708, compressed, and written to the line buffer 2. The 2:1 compressed data is read from the line buffer 4 and transferred to the shift register 71.
2, it is also stored by the lower path circuitry through the data outputs of registers R8-R11 and is available for later use. At the end of 3/4 of the vertical scan line period, a scan line of 4:1 compressed data is loaded into line buffer 2. In the next 1/8 of one scanning line period, data compressed at 4:1 is read from line buffer 2, and then data compressed at 8:1 is stored in line buffer 4. . This process of alternately accumulating and sequentially doubling line buffers 2 and 4 continues until the end of the vertical scan line period, when a complete vertical frame line is loaded into buffer 0 and filter 708 The scan line circulating through the image is compressed into a single pixel or byte.
したがってこのブリデシメート処理は下の径路の回路に
1つの走査線情報の選択を与え、これは高級なフィルタ
処理によって処理され、2倍の圧縮比を有する。このブ
リデシメート処理は、このようにしなければ垂直トラン
スフォーメーション回路によって行なわれたであろう多
くの仕事を行なうことができ、改良された最終的な完全
にトランスフオームされた映像をデータトランスフォー
メーションシステムの与えられたデータ解像度にする。This bridecimate processing therefore provides the lower path circuit with a selection of one scan line information, which is processed by sophisticated filtering and has a compression ratio of 2. This bridecimate process can thus do much of the work that would otherwise be done by the vertical transformation circuitry, providing an improved final fully transformed image to the data transformation system. data resolution.
たとえば、17対1の圧縮比が必要であれば、このトラ
ンスフォーメーションシステムは16対1の圧縮比を有
するプリデシメートされたデータから選択し、この比を
17対1にふやすのに必要な非常に小さな付加的な圧縮
のみを行なえばよい。For example, if a compression ratio of 17:1 is required, the transformation system selects from the predecimated data that has a compression ratio of 16:1, and then selects the very small amount needed to increase this ratio to 17:1. Only additional compression needs to be performed.
垂直走査線期間Nの終シで新しい垂直走査線期間N+1
が始まシ、マルチプレクサ704は偶数および奇数のつ
ぎの一対の垂直走査線のフィールドデータを前の走査線
がラインバッファ0に書き込まれたのと同じ順序で2イ
ンバツフア2にゲートする。同時に、7リツプ70ツブ
データの入れ換えが2インバツフアOと2インバツフア
4の間で始tb、走査線データがプリデシメートされ、
ラインバッファ2に蓄積されたデータについて垂直走査
線期間NK&いて前に行なわれたようにシフトレジスタ
712およびフイルタフ08を通して走査線データが巡
回するにつれ2倍の順次圧縮が行なわれる。つぎの垂直
走査線期間N+2において、このサイクルを繰す返し、
入力走査線画素データ流がラインバッファ0にロードさ
れ、2インパツ、ファ2の内容がプリデシメートされる
。At the end of vertical scanning line period N, a new vertical scanning line period N+1
Beginning, multiplexer 704 gates the field data for the next pair of even and odd vertical scan lines into 2-in buffer 2 in the same order that the previous scan line was written to line buffer 0. At the same time, the exchange of 7 rip 70 tb data begins between 2 in-buffer O and 2 in-buffer 4, and the scanning line data is pre-decimated.
Data stored in line buffer 2 is sequentially compressed by a factor of 2 as the scan line data circulates through shift register 712 and filter 08 as previously done during vertical scan line periods NK&. In the next vertical scanning line period N+2, this cycle is repeated,
The input scanline pixel data stream is loaded into line buffer 0 and the contents of 2 in part, 2 are predecimated.
垂直走査線の順ではなく、水平走査線の順にデータが偶
数および奇数の入力バスで受信される動作モードでは、
データパックアプロセスが少し異なっていなければなら
ない。これは、各偶数および奇数の入力が飛越し走査垂
直走査線情報の場合のように交互の画素の位置の情報で
はなくそれ自体の完全なひと続きの画素の低い情報を運
ぶためである。完全な偶数列データが偶数のラインにあ
シ、完全な奇数列データが奇数のラインにある。この動
作モードでは、マルチプレクサ702および705が動
作してそれぞれ2インバツフア0およびラインバッファ
1に偶数および奇数の入力水平データ流を選択してゲー
トする。マルチプレクサ702によって偶数2インの入
力データ流が交互に上のパス720シよび下のパス72
2にゲートされ、入力画素を走査順にラインバッファ0
の4バイト入力データバツフアにロードすることができ
る。同様に、マルチプレクサ705が動作して上のパス
ライン724および下のパスライン726に交互に入力
奇数水平走査線情報をゲートし、奇数水平走査線情報を
ラインバッファ1に走査順にロードすることができる。In operating modes where data is received on the even and odd input buses in horizontal scan line order rather than vertical scan line order,
The datapacking process must be a little different. This is because each even and odd input carries its own complete series of pixel lower information rather than alternating pixel position information as in the case of interlaced vertical scan line information. Complete even column data is on the even lines, complete odd column data is on the odd lines. In this mode of operation, multiplexers 702 and 705 operate to select and gate even and odd input horizontal data streams into 2 in-buffer 0 and line buffer 1, respectively. Multiplexer 702 alternately routes the even 2-in input data stream to upper path 720 and lower path 72.
2 and input pixels in line buffer 0 in scan order.
4-byte input data buffer. Similarly, multiplexer 705 may operate to alternately gate input odd horizontal scan line information to upper pass line 724 and lower pass line 726 to load the odd horizontal scan line information into line buffer 1 in scan order. .
ラインバッファ0および1のそれぞれにここで垂直走査
動作モードの画素周波数の2倍ではなく画素周波数でロ
ードされ、全体の入力データ周波数は2つのラインバッ
ファが1つではなく並列に使用されるため画素周波数の
2倍に留まる。水平走査時間間隔が進行するにつれ、す
でにロードされたデータがラインバッファ2から画素周
波数の4倍で読み出され、シフトレジスタ712および
フィルタ708を通過して2対1の圧縮比でラインバッ
ファ4に蓄積される。このデータはラインバッファ0シ
よび1のそれぞれにデータが書き込まれる周波数の4倍
でラインバッファ2から読み出されるので、1本のライ
ンのデータの1/4がラインバッファ0および1のそれ
ぞれに蓄積されてしまうまでに1本の完全な走査線のデ
ータがラインバッファ2から読み出され、フィルタ70
8を通過する。Each of line buffers 0 and 1 is now loaded at the pixel frequency rather than twice the pixel frequency in the vertical scan mode of operation, and the overall input data frequency is pixel because the two line buffers are used in parallel instead of one. Stays at twice the frequency. As the horizontal scan time interval progresses, previously loaded data is read out from line buffer 2 at four times the pixel frequency and passed through shift register 712 and filter 708 into line buffer 4 with a compression ratio of 2:1. Accumulated. This data is read from line buffer 2 at four times the frequency at which data is written to each of line buffers 0 and 1, so 1/4 of the data for one line is stored in each of line buffers 0 and 1. One complete scan line of data is read out from the line buffer 2 and filtered by the filter 70.
Pass 8.
ラインバッファ2の元の内容は、ラインバッファ0およ
び1のそれぞれに1本のラインの半分の情報がロードさ
れるまでに完全にプリデシメートされる。水平走査線時
間間隔の後半では、すでに書き込まれたラインバッファ
5の内容がプリデシメートされる。つぎの水平走査線期
間において、水平走査線情報が順次それぞれ偶数および
奇数走査線列情報のラインバッファ2シよびラインバッ
ファ3に書き込まれ、すでに蓄積されたラインバッファ
0の内容がその走査線期間の前半てプリデシメートされ
、ラインバッファ1のすでに蓄積された内容はその走査
線期間の後半でプリデシメートされる。したがって明ら
かに、このプリデシメーションプロセスは実質的には垂
直および水平走査の場合と同じである。しかし、入力デ
ータのバッファは幾分具なっていて、飛越し走査と非飛
越し走査の入力映像データ流の違いを生じている。The original contents of line buffer 2 are fully predecimated by the time line buffers 0 and 1 are each loaded with half a line of information. In the second half of the horizontal scan line time interval, the already written contents of line buffer 5 are predecimated. In the next horizontal scanning line period, horizontal scanning line information is sequentially written to line buffer 2 and line buffer 3 for even and odd scanning line column information, respectively, and the contents of line buffer 0 that have already been accumulated are used for that scanning line period. The first half is pre-decimated, and the already accumulated contents of line buffer 1 are pre-decimated in the second half of the scan line period. Clearly, therefore, this predecimation process is substantially the same for vertical and horizontal scanning. However, the input data buffer is somewhat more specific, resulting in a difference between interlaced and non-interlaced input video data streams.
フィルタ708は2つの並列フィルタを有し、これは−
1/ 16 y Op 5 / 16 t 1 / 2
t 5 / 16 * Osl /’ 16のフィル
タ機能を行ない、これらの入力接続がシフトレジスタ7
12の中にある点を除いては同一である。Filter 708 has two parallel filters, which are -
1/16 y Op 5/16 t 1/2
t 5 / 16 * Osl /' 16 filter functions, and these input connections are connected to the shift register 7.
They are the same except for the points in 12.
フィルタ708の非常に有利な実施例が第9図に示され
、これについて説明する。1つのフィルタ708しか示
されていないが、二重の偶数および奇数フィルタを用い
てそれらの入力をそのフィルタの入力に表で示す各偶数
および奇数レジスタに接続していることがわかる。明ら
かに、このフィルタは4つの加算器730〜753およ
び単一の減算器734で実現するのが都合がよい。A highly advantageous embodiment of filter 708 is shown in FIG. 9 and will be described. Although only one filter 708 is shown, it can be seen that dual even and odd filters are used to connect their inputs to the inputs of that filter to each of the even and odd registers shown. Obviously, this filter is conveniently implemented with four adders 730-753 and a single subtractor 734.
実際に乗算または加算は必要ないが、これは、乗算ブロ
ック736釦よび737、ならびに割算ブロック758
が2のべき乗で実現され、これらの動作は単に入出力デ
ータ情報の相対的なビット位置をシフトさせることによ
って行なうことができるためである。実際の乗算釦よび
割算動作がないために、フィルタ708は従来の7点フ
ィルタようも非常に経済的に実現することができ、70
ナノ秒の画素クロック周波数で動作することができる。Although no actual multiplication or addition is required, this is done by the multiply block 736 button and 737, as well as the divide block 758.
is realized as a power of 2, and these operations can be performed simply by shifting the relative bit positions of input/output data information. Due to the lack of actual multiply and divide operations, filter 708 can be implemented very economically like a conventional 7-point filter;
It can operate at nanosecond pixel clock frequencies.
第3図に示すインタボレーションデシメーションフィル
タ8001!?よび906は基本的には同一であう、第
10図に示すようにインタボレーションデシメーション
フィルタ800で代表的に図示され、これについて説明
する。フィルタ800は垂直次元におけるソースすなわ
ち入力映像データと目標データとの間の最終的な関数関
係を与える。Interbolation decimation filter 8001 shown in FIG. 3! ? and 906 are basically the same, and are representatively illustrated in an interbolation decimation filter 800 as shown in FIG. 10, which will now be described. Filter 800 provides the final functional relationship between source or input video data and target data in the vertical dimension.
垂直ソースアドレス発生器912(第5図)は、垂直目
標アドレスカウンタ914およびトランスフオームコン
ボーザ・ファクメライザ916に応動して出力目標映像
データ系列に対応する垂直画素ソースアドレス系列を計
算し、インタボレーションデシメーションフィルタ80
0に供給する。垂直ソースアドレス発生器912によっ
て与えられたアドレスは1/64画素の解像度を有し、
0 (1/i、 99の大きさまたはこれよう大きい映
像について)と15(215以上に圧縮されたプリデク
メートされたデータについて)との間の4ビツト倍率パ
ラメータを含む。インタボレーションデシメーションフ
ィルタ800はソースアドレスの両側に現われる4つの
uhi木ロケーションから計算された映像データの値を
供給する。この出力映像データの値を計算するのに16
のフィルタ関数が利用できる。その1つは、選択された
プリデシメーション圧縮の他にインタボレーションデシ
メーションフィルタ800によって与えられる所望の圧
縮比に従って4ビツトパラメータ、アルファに応じて選
択される。A vertical source address generator 912 (FIG. 5) calculates a vertical pixel source address sequence corresponding to an output target video data sequence in response to a vertical target address counter 914 and a transform combiner/factorizer 916, and performs interbolation. Decimation filter 80
Supply to 0. The addresses provided by vertical source address generator 912 have a resolution of 1/64 pixel;
Contains a 4-bit scaling parameter between 0 (for 1/i, 99 sized or such large images) and 15 (for predetermined data compressed to 215 or more). Interbolation decimation filter 800 provides video data values computed from the four uhi tree locations that appear on either side of the source address. 16 to calculate the value of this output video data.
filter functions are available. One is selected according to a 4-bit parameter, alpha, according to the desired compression ratio provided by the interbolation decimation filter 800 in addition to the selected predecimation compression.
2ラインダブルバツフア809は8つのセグメント80
1〜808で実現され、並列の4バイトの映像データを
プリデシメータ700(第3図シよび第8図)のR8〜
R11データ出力から受信する。1つのフレームの各垂
直走査線ごとに、受信されたデータは1本の完全なライ
ンの映像データの他にその完全なラインのプリデシメー
トされたすべてのコピーを含み、このコピーは2番目の
完全なラインのデータを占有する。したがって、ダブル
パックア809の各半分において2本のラインのデータ
を蓄積する必要がある。2 line double buffer 809 has 8 segments 80
R8 to R8 of the predecimator 700 (Figures 3 and 8)
Received from R11 data output. For each vertical scan line of a frame, the received data includes one complete line of video data plus all predecimated copies of that complete line, which copies the second complete line of video data. Occupies line data. Therefore, two lines of data need to be stored in each half of double packer 809.
このダブルバッファリングによって新しい2本のライン
の映像データを受信することができ、その直前の2本の
ラインのデータを操作して目標画像の映像データの1本
のラインを与える。This double buffering allows two new lines of video data to be received, and the previous two lines of data are manipulated to provide one line of video data for the target image.
ダブルバッファ809が映像データを受信すると、最初
の4バイトがそれぞれ4つのセグメント801〜804
に蓄積され、っぎの4バイトがそれぞれ4つのセグメン
ト805〜808に蓄積され、3番目の4バイトがそれ
ぞれ4つのセグメント801〜804に蓄積され、以下
これが続く。このようにダブル人カバツ77801−8
08を8つの部分に分けたことによって、アドレス点の
両側における4つの隣接する画素ロケーション(合計8
)の画素データを確実にダブル人カバッ7アから並列に
読み出すことができる。When the double buffer 809 receives video data, the first four bytes are divided into four segments 801 to 804, respectively.
The first four bytes are stored in each of the four segments 805-808, the third four bytes are stored in each of the four segments 801-804, and so on. Like this double person cover 77801-8
By dividing 08 into eight parts, four adjacent pixel locations on each side of the address point (a total of 8
) can be reliably read out in parallel from the double cover 7a.
バレルシフタ810がダブル入カハツ77809から8
バイトの画素データを受信し、ソースアドレスの非仮数
部分の下3桁のビットに応じて所望の位置にこのデータ
を巡回させ、計算した映像データをセグメント821〜
828を有する8セグメント乗算器820に送る。この
データは、ソースアドレスの非仮数部分に対応する画素
データが中央乗算セグメント824に与えられるように
巡回する。3つの画素の画素データは実質的にその左側
へセグメン) 823,822$−よび821に与えら
れ、4つの画素の画素データは右側にそれぞれセグメン
ト825〜828に与えられる。したがって8つの乗算
セグメント821〜828は最初の入力としてそのソー
スアドレス点を中心とする8つの順次画素ロケーション
のそれぞれについて8ビツトの映像データを受信する。Kahatsu 77809-8 with double barrel shifter 810
Bytes of pixel data are received, this data is circulated to a desired position according to the last three bits of the non-mantissa part of the source address, and the calculated video data is transferred to segments 821 to 821.
828 to an eight segment multiplier 820 with 828. This data is circulated such that the pixel data corresponding to the non-mantissa portion of the source address is provided to the central multiplication segment 824. Pixel data for three pixels is provided substantially to the left in segments 823, 822, and 821, and pixel data for four pixels is provided in segments 825-828, respectively, to the right. Thus, eight multiplication segments 821-828 receive as initial inputs 8 bits of video data for each of eight sequential pixel locations centered on its source address point.
乗算セグメント821〜828はそれぞれ@2の入力と
してセグメント851〜858を有する6セグメント係
数メモリ830から8ビツト係数、すなわち重み関数を
受信する。各セグメントはそれぞれ8ビツトの1024
フードとして構成される。Multiplication segments 821-828 each receive an 8-bit coefficient, or weighting function, from a 6-segment coefficient memory 830 having segments 851-858 as inputs @2. Each segment is 1024 bits each
Constructed as a hood.
係数メモリ83Gは部分アドレスとしてソース画素アド
レスの6ビツト仮数部分を受信する。これらの6ビツト
は位相ファクタφを与え、これはソースアドレスの1/
64画素解像度に対する64個のサブビクセル点のうち
の1つを規定する。したがって1つのフィルタ関数がこ
のサブビクセルソースアドレスを中心とすることができ
、この画素データはサブビクセルアドレスに対するフィ
ルタ関数曲線にかけるその位置に従って重みが付けられ
る。Coefficient memory 83G receives the 6-bit mantissa portion of the source pixel address as a partial address. These 6 bits give the phase factor φ, which is 1/1 of the source address.
Define one of 64 sub-vixel points for 64 pixel resolution. A filter function can thus be centered on this sub-vixel source address, and the pixel data is weighted according to its position on the filter function curve for the sub-vixel address.
係数メモリ850はさらに、インタボレータデシメーシ
ョンフィルタ800によって出力される倍率に関係した
パラメータ、アルファに従って4ビツトのアドレスを受
信する。したがって係数メモリ850は64のサブビク
セルソースアドレスのそれぞれについて16の異なった
フィルタ関数を持つことができる。そこでこのフィルタ
関数ハ、インタポレーションデシメーションフィルタ8
00によって与えられる拡大(圧縮)程度、マグファク
タ、に設計することができる。Coefficient memory 850 further receives a 4-bit address in accordance with the scaling factor related parameter, alpha, output by intervolator decimation filter 800. Therefore, coefficient memory 850 can have 16 different filter functions for each of the 64 sub-vixel source addresses. Therefore, this filter function C, interpolation decimation filter 8
The magnification (compression) degree given by 00, the mag factor, can be designed.
たとえば、出力目的画像が少なくともソース画像の選択
されたオリジナルまたはグリデシメートされたコピーと
同じ大きさであれば、ソースアドレスにもつとも近い画
素ロケーションの映像データを深く重み付けするフィル
タ関数を使用することが望ましいことがある。一方、1
/2に近い圧縮が望ましい場合には、ソースアドレスに
近い8つの画素ロケーションのすべてに少なくともある
重みを与えるフィルタ関数が望ましい。th、プリデシ
メータ700は実際上すべて1/2の圧縮を行なうので
、インタボレーションデシメーションフィルタ800に
よって行なわれるそれ以上の圧縮はつねに1/2より大
きい倍率となる。For example, if the output destination image is at least as large as the selected original or gridimated copy of the source image, it may be desirable to use a filter function that deeply weights the video data at pixel locations closest to the source address. There is. On the other hand, 1
If compression close to /2 is desired, a filter function that gives at least some weight to all eight pixel locations near the source address is desirable. th, predecimator 700 performs virtually all 1/2 compression, so any further compression performed by interbolation decimation filter 800 will always be by a factor greater than 1/2.
アドレス指定回路がセグメント841で表示され、これ
はそれぞれ8つのダブルバッファメモリセグメント80
1〜808のアドレス入力を与える8つのセグメントの
うちの1つである。アドレスセグメント841は加算器
851と、倍率7アクタROM a 61と桁上げRO
M 871とを有する。Addressing circuitry is represented by segments 841, which correspond to each of the eight double buffered memory segments 80.
One of eight segments giving address inputs 1-808. Address segment 841 includes adder 851, multiplier 7 actor ROM a 61 and carry RO
M 871.
加算器851は第1の入力として8で割ったソースアド
レスの非仮数部分を受信する。この8で割ることはもち
ろん、ソースアドレスの整数部分の下5桁を単にシフト
させることによって行なう。4ビツトマグフアクタパラ
メータは、倍率に従ってアドレスシフトを発生するRO
M861のアドレス入力として与えられる。目的画像が
ソース画像の大きさの半分であれば、マグファクタは0
であう、ソース画像のフルサイズコピーがバレルシフタ
810に出力される。ソース画像の大きさの1/4と1
/2の間に圧縮された目的画像については、ROMa6
1がソースアドレスをソース画像のハーフサイズプリデ
シメートされたコピーに変換し、以下これを続ける。Adder 851 receives as a first input the non-mantissa portion of the source address divided by eight. This division by 8 is of course performed by simply shifting the last five digits of the integer part of the source address. The 4-bit mag factor parameter is an RO that generates address shifts according to the scaling factor.
Provided as address input of M861. If the destination image is half the size of the source image, the mag factor is 0.
A full-size copy of the source image is output to barrel shifter 810. 1/4 and 1 of the size of the source image
For the target image compressed between /2, ROMa6
1 converts the source address to a half-size predecimated copy of the source image, and so on.
桁上げROM 871はソースアドレスの指数部分の下
3桁のビットを受信し、この下3桁のビットが4〜7の
数を示すとそれぞれ桁上げ出力を発生して変換されたバ
ックアメモリ809を歩進させる。この選択的な歩進に
よって、所望の8つの画素がバックアメモリ80901
つのワードの境界と交わる位置を発生する。なか、セグ
メント806〜808のアドレスは増加させるのでは危
く選択的に減少させなければならない。The carry ROM 871 receives the lower three bits of the exponent part of the source address, and when the lower three bits indicate a number from 4 to 7, it generates a carry output and stores the converted backup memory 809. make progress. By this selective step, the desired eight pixels are transferred to the backup memory 80901.
Generates a position that intersects two word boundaries. Among them, the addresses of segments 806 to 808 must be selectively decreased because increasing them would be dangerous.
たとえば、フルサイズ目的画像のソースアドレスが25
−(2進値00011001.0.00101 )であ
4
るとする。そこで加算器851の8で割った画素アドレ
ス入力は3(2進値00011)となる。マグ7アクタ
=0はフルサイズ画像を指定し、ROM861の加算器
851への出力は0となる。与えられたアドレスについ
て、バックアメモリ809力ラ画素ロケーション22〜
29の映像データを読み出すことが望ましい。画素24
〜29のデータはワードロケーション3、バッファセグ
メント801〜806に蓄積され、画素ロケーション2
2シよび23のデータはそれぞれバッファセグメント8
07および808のワードロケーション2に蓄積される
。したがってキャリーROM871は1(2進001)
の入力に応動して0を出力し、バッファアドレスワード
Sがセグメント801に加算器851によって与えられ
る。同様に、セグメント802〜806はそれぞれのア
ドレス回路セグメント841からアドレスフード3を受
け、セグメン)807$>よび808は逓減されたアド
レスワード2を受信する。For example, if the source address of a full-size destination image is 25
-(binary value 00011001.0.00101) and 4. Therefore, the pixel address input to the adder 851 divided by 8 becomes 3 (binary value 00011). MAG7Actor=0 specifies a full size image, and the output of the ROM 861 to the adder 851 becomes 0. For a given address, the backup memory 809 is located at pixel location 22~
It is desirable to read out 29 video data. pixel 24
~29 data is stored in word location 3, buffer segments 801-806, and pixel location 2
Data of 2 and 23 are stored in buffer segment 8, respectively.
Stored in word location 2 at 07 and 808. Therefore, carry ROM871 is 1 (binary 001)
buffer address word S is provided to segment 801 by adder 851. Similarly, segments 802-806 receive address word 3 from their respective address circuit segments 841, and segments 807 and 808 receive decremented address word 2.
ソースアドレスの指数部分によって規定された画素デー
タ(画素25)はセグメント802から出力され、下3
桁のアドレスピッ)(0(1)に応じてバレルシフタ8
10により2桁だけ下方に(図示のように)巡回し、指
定されたソース画素のデータが乗算セグメント824に
与えられる。したがって係数メモリ830は、1つのソ
ース点について8つの画素の映像データがつねに乗算セ
グメント821〜82Bに順番に与えられるようにプロ
グラムすることができる。バレルシフタ810をなくシ
、係数メモリ830に3つのアドレス入力を加えること
によって同じ効果を得ることができ、各セグメントは指
定されたソース画素のデータが発生する8つの可能なロ
ケーションを生ずるように別にプログラムすることがで
きる。The pixel data (pixel 25) defined by the exponent part of the source address is output from segment 802 and is
digit address pick) (barrel shifter 8 according to 0(1)
10 cycles down two places (as shown) and provides the data for the designated source pixel to multiplier segment 824 . Therefore, coefficient memory 830 can be programmed so that eight pixels of video data for one source point are always applied in sequence to multiplication segments 821-82B. The same effect can be achieved by eliminating barrel shifter 810 and adding three address inputs to coefficient memory 830, with each segment programmed separately to yield eight possible locations where the data for a given source pixel occurs. can do.
そこで演算回路812の乗算器821〜828はバレル
シフタ810から8画素の映像データを受け、係数メモ
リ850のセグメント831〜838からの適当な係数
7アクタによってこれらの画素を掛算し、その結果を加
算回路881〜887に出力する。この加算回路は、こ
れら8つの積を合計して入力ソースアドレスに対応する
画素の映像データを発生する。インタボレーションデシ
メーションフィルタ800からの出力画素データ流は完
全に垂直の次元に処理され、つぎに垂直・水平トランス
ポージングメモ+7900 (第3図)に与えられて垂
直次元における処理とは別の水平次元にかける処理を開
始する。Therefore, multipliers 821-828 of arithmetic circuit 812 receive 8-pixel video data from barrel shifter 810, multiply these pixels by appropriate coefficient 7 actors from segments 831-838 of coefficient memory 850, and send the result to the adder circuit. Output to 881-887. This adder circuit sums these eight products to generate video data for the pixel corresponding to the input source address. The output pixel data stream from the interbolation decimation filter 800 is fully processed in the vertical dimension and then provided to a vertical and horizontal transposition memo + 7900 (Figure 3) to separate the horizontal dimension from processing in the vertical dimension. Start processing to apply.
ここで第3図を参照すると、インタボレーションデシメ
ーションフィルタ800はソース画像の垂直走査線を受
ける。この映像データが水平・垂直トランスポージング
メモリ18から水平に読み出される場合でさえ、この映
像データは依然として垂直走査として扱われる。その正
味の結果は90°ローテイジヨンおよび鏡像操作であり
、これはトランスフォームコンボーザファクタライザ9
16によって補償される。Referring now to FIG. 3, an interbolation decimation filter 800 receives a vertical scan line of a source image. Even when this video data is read out horizontally from the horizontal/vertical transposition memory 18, this video data is still treated as a vertical scan. The net result is a 90° rotation and mirror operation, which transform combiner factorizer 9
16.
目的すなわち出力映像にかける画素ロケーションを識別
するのにXおよびyを使用し、ソース画像にかける画素
ロケーションを識別するのにU&よびVを使用している
ことを思いおこそう。インタボレーションデシメーショ
ンフィルタ800にかいて、各垂直走査線は一定のUの
値に対応し、このUの値は0から始まって各順番の垂直
走査線ごとに増加し、左から右に動く。Recall that X and y are used to identify the pixel location to be applied to the destination or output image, and U& and V are used to identify the pixel location to be applied to the source image. In the interbolation decimation filter 800, each vertical scan line corresponds to a constant value of U, which starts at 0 and increases with each sequential vertical scan line, moving from left to right.
各垂直走査線ごとに、インタボレーションデシメーショ
ンフィルタ800は垂直ソースアドレス発生器912か
らVアドレス入力系列を受け、このアドレス発生器は映
像データ画素の系列の1つの走査線にかける画素アドレ
スの系列を特定するものである。インタボレーションデ
シメーションフィルタ800は、垂直走査線に>ケるV
点の回シに位置する画素の関数として映像データの画素
を出力することによって受信した各Vアドレスに応動す
る。For each vertical scan line, interbolation decimation filter 800 receives a V address input sequence from vertical source address generator 912, which generates a sequence of pixel addresses to be applied to one scan line of the sequence of video data pixels. It is something that specifies. The interbolation decimation filter 800 has V
It responds to each received V address by outputting a pixel of video data as a function of the pixel located at the dot.
弐〇はUおよびyの関数としてVを規定し、目的画像と
ソース画像の間の所望の関係を規定するraJマトリク
ス(第1表下)から多数の定数を規定する。フィールド
間の各垂直帰線期間にかいて、トランスフオームコンボ
ーザ・ファクトライザ916はオペレータ入力コマンド
に応じて必要なマトリクス定数を計算し、これを垂直ア
ドレス発生器912に供給する。垂直アドレス発生器9
12自体は、最初の走査線の最初の画素について0から
始筐り、一連の画素ごとにyを増加させ、一連の垂直走
査線ごとにUを増加させることを実際に行なうことによ
ってuhよびyの項を発生する。2 defines V as a function of U and y and defines a number of constants from the raJ matrix (Table 1 below) that defines the desired relationship between the destination and source images. During each vertical retrace period between fields, the transform convoser/factorizer 916 calculates the necessary matrix constants in response to operator input commands and provides them to the vertical address generator 912. Vertical address generator 9
12 itself calculates uh and y by actually starting at 0 for the first pixel of the first scan line, increasing y for each successive pixel, and increasing U for each successive vertical scan line. The term is generated.
同様□、水平次元について水平アドレス発生器908は
トランスフォームコンボーザファクトライザ916から
適当なraJマトリクス定数を受け、式51に従ってX
およびyの関数として各水平走査線ごとに水平ソースア
ドレスUを計算する。実際Xおよびyは、各フィールド
ごとの最初の画素について0,0で始1シ、各画素ごと
にXを増加させ、各水平走査線ごとにyを増加させるこ
とによって得られる。Similarly, for the horizontal dimension, the horizontal address generator 908 receives the appropriate raJ matrix constant from the transform convoser factizer 916 and
and y for each horizontal scan line. In practice, X and y are obtained by starting at 0,0 for the first pixel of each field, increasing X for each pixel, and increasing y for each horizontal scan line.
もちろん垂直シよび水平アドレスv>よびUをそのため
の式からマイクロプロセッサによって発生することがで
きるが、これを70ナノ秒の画素周波数で行なうことは
非常に困難であろう。垂直ソースアドレス発生器912
および水平ソースアドレス発生器908はViよびU式
30゜31を画素周波数で計算する専用回路である。Of course, the vertical and horizontal addresses v> and U could be generated by a microprocessor from the formulas therefor, but this would be very difficult to do at a pixel frequency of 70 nanoseconds. Vertical source address generator 912
The horizontal source address generator 908 is a dedicated circuit that calculates Vi and the U equation 30°31 at the pixel frequency.
注意すべきことは、飛越し走査を行なわないために画素
周波数の2倍で映像データがインタポレーションデシメ
ーションフィルタ800ニ入力し、画素周波数でシステ
ムの残シの部分を通過することである。したがって垂直
および水平ソースアドレスは画素周波数でのみ発生し、
画素周波数の2倍では発生しない。It should be noted that since no interlaced scanning is performed, the video data enters the interpolation decimation filter 800 at twice the pixel frequency and passes through the remainder of the system at the pixel frequency. Vertical and horizontal source addresses therefore occur only at the pixel frequency,
It does not occur at twice the pixel frequency.
ここで第11図を参照すると垂直ソースアドレス発生器
912は分子計算回路915、分母計算回路916、分
子を分母で割る割算回路918、および垂直ソースアド
レス発生器912全体で使用されるさまざまなタイミン
グ制御信号を発生するタイミング制御回路920を有す
る。Referring now to FIG. 11, the vertical source address generator 912 includes a numerator calculation circuit 915, a denominator calculation circuit 916, a divider circuit 918 that divides the numerator by the denominator, and various timings used throughout the vertical source address generator 912. It has a timing control circuit 920 that generates a control signal.
前のVレジスタ924は各垂直アドレスVを受信して一
時蓄積する。減算器926は蓄積された前のVアドレス
を現在のシフト、レスから引算し、信号路928に18
ビット差分パラメータを発生する。18ビット差分パラ
メータの最上位ビットは符号ビットであシ、6つの下位
ビットは仮数部分を表わす。この差分パラメータは、マ
グファクタおよびアルファの項を抽出する時に関してV
の導関数の値として使用される。Previous V register 924 receives and buffers each vertical address V. Subtractor 926 subtracts the previous stored V address from the current shift, address and outputs 18 on signal path 928.
Generate bit difference parameters. The most significant bit of the 18-bit difference parameter is the sign bit, and the six least significant bits represent the mantissa portion. This difference parameter is V
is used as the value of the derivative of .
マグファクタROM930は差分パラメータの指数部を
受け、マグファクタの項を差分パラメータの絶対値の指
数の底2の指数部として出力する。マグファクタは0〜
199の差分パラメータについては0に、2.00〜五
99の差分パラメータについては1に、4.00〜7.
99の差分パラメータについては2に等しく、以下この
ように続く。The mag factor ROM 930 receives the exponent part of the difference parameter and outputs the term of the mag factor as the base 2 exponent part of the exponent of the absolute value of the difference parameter. Mag factor is 0~
For difference parameters of 199, set to 0; for difference parameters of 2.00 to 599, set to 1; for difference parameters of 4.00 to 7.
For a difference parameter of 99, it is equal to 2, and so on.
絶対値だけを考える。マグファクタはインタボレーショ
ンデシメーションフィルタ800に特定のプリデシメー
トされたコピーを使用するように指示し、バレルシフタ
934に転送される。このシフタはマグ7アクタに等し
い多数のピット位置によって垂直ソースアドレスをシフ
ト(割算)シ、調整されたソースアドレスを発生する。Consider only the absolute value. The mag factor instructs the interbolation decimation filter 800 to use the particular predecimated copy and is forwarded to the barrel shifter 934. This shifter shifts (divides) the vertical source address by a number of pit positions equal to MAG7 actors to generate an adjusted source address.
1ラインのデータのプリデシメートされたコピーが与え
られた2倍の圧縮率を有するように選択されると、ソー
スアドレスは両立性のために同じ2で割算しなければな
らず、バレルシフタ934はこの機能を行なう。If the predecimated copy of one line of data is chosen to have a given 2x compression ratio, the source address must be divided by the same 2 for compatibility, and the barrel shifter 934 perform a function.
差分パラメータはソース画像に対する目的画像の倍率の
逆数である。たとえばダブルサイズ目的画像はα5の差
分パラメータを発生し、ハーフサイズ目的画像は2.0
の差分パラメータを発生し、以下これを繰シ返す。した
がってこの差分パラメータはソース画像に対する目的画
像の倍率(圧縮率を含む)の尺度である。バレルシフタ
936は差分バクメータを受け、これをパラメータマグ
ファクタによって示されるピット位置の数だけ下位桁の
ビット位置の方へシフトさせ、信号路938にインタボ
レータ差分信号を発生する。これは、パラメータマグフ
ァクタによって選択されたプリデシメートされたコピー
によって行なわれる拡大(縮少)以上にインタボレーシ
ョンデシメーションフィルタ800によって行なわなけ
ればならない拡大(縮小)を表わしている。The difference parameter is the reciprocal of the magnification of the destination image relative to the source image. For example, a double-size target image yields a difference parameter of α5, and a half-size target image generates a difference parameter of 2.0.
The difference parameters are generated, and this process is repeated below. This difference parameter is therefore a measure of the magnification (including compression) of the destination image relative to the source image. Barrel shifter 936 receives the difference bacmeter and shifts it toward the lower bit positions by the number of pit positions indicated by the parameter magfactor, producing an intabolator difference signal on signal path 938. This represents the expansion (reduction) that must be performed by the interbolation decimation filter 800 over and above that performed by the predecimated copy selected by the parameter magfactor.
バラメータインタボレータの差をアルファROM952
のアドレス入力として使用し、このROMは4ビツトパ
ラメータアルフアを発生するように動作し、これは16
のフィルタ関数のうちの1つを選択してインタボレーシ
ョンデシメーションフィルタ800によって使用される
。目的画像の質を改善するためには、インタボレーショ
ンデシメーションフィルタによって目的画像のさまざま
な倍率(縮小率)のさまざ1なフィルタ関数を使用する
ことが望ましい。プリデシメートされたコピーをP波す
ることはプリデシメーションフィルタ700によって行
なわれ、インタボレーションデシメーションフィルタ8
00によって別に:P波することだけがこの点では問題
となる。Alpha ROM952 difference between parameter intervolator
This ROM operates to generate a 4-bit parameter alpha, which is 16
one of the filter functions is selected for use by the interbolation decimation filter 800. In order to improve the quality of the target image, it is desirable to use different filter functions with different scaling factors (reduction factors) of the target image by means of an interbolation decimation filter. The P wave of the predecimated copy is performed by a predecimation filter 700 and an interbolation decimation filter 8.
The only problem in this respect is that 00 causes a P wave.
たとえば、目的画像がフルサイズまたはそれよう大きい
場合、高いピークで狭いフィルタ関数を使用すべきであ
る。これは垂直ソースアドレス点にもつとも近いソース
画素に大きな重みを置くものである。目的画像が非常に
大きく圧縮されると、フィルタ関数は平坦に広くなる。For example, if the target image is full size or so large, a narrow filter function with high peaks should be used. This places greater weight on source pixels that are closest to the vertical source address point. If the target image is compressed very heavily, the filter function will become flat and wide.
したがってソースアドレス点にもつとも近い画素には重
みが少なくなり1ソ一スアドレス点から遠い画素に重み
が多くなる。Therefore, the pixels closest to the source address point have less weight, and the pixels farther from the source address point have more weight.
インタボレーションデシメーションフィルタ800はあ
らゆる程度の映像拡大を行なうが、最大圧縮率はt99
である。小さいプリデシメートされたコピーを選択する
ことによってどんな別な圧縮率も得ることができる。た
とえば、目的映像を1/16に圧縮することは、4番目
のプリデシメートされたコピー(マグファクタが4に等
しい)を選択することによって、かつインタボレーショ
ンデシメーションフィルタ800iC1の圧縮率を導入
することによってにれ以上圧縮されない)行なうことが
できる。マグファクタの項は4とし、差分パラメータは
16とし、インタボレータ差分パラメータは1とする。The interbolation decimation filter 800 performs any degree of video enlargement, but the maximum compression rate is t99.
It is. Any additional compression ratio can be obtained by selecting a small predecimated copy. For example, compressing the target video by 1/16 can be achieved by selecting the fourth predecimated copy (mag factor equal to 4) and by introducing a compression ratio of interbolation decimation filter 800iC1. (no more compression) can be done. The mag factor term is 4, the difference parameter is 16, and the intavolator difference parameter is 1.
元の画像を1732に圧縮するために、5番目のプリデ
シメートされたコピーを選択し、マグファクタを5とし
、差分パラメータを32とし、インタボレータ差分パラ
メータを1とする。元の画像を1/15.4に圧縮する
ために、3番目のプリデシメートされたコピーを選択し
、マグ7アクタを3とし、差分パラメータを15.4(
2進1111011001 ) とし、インタボレータ
差分パラメータを192(2進t111011 )とす
る。To compress the original image to 1732, select the fifth predecimated copy, set the mag factor to 5, the difference parameter to 32, and the intabolator difference parameter to 1. To compress the original image to 1/15.4, select the third predecimated copy, set the mag7 actor to 3, and set the difference parameter to 15.4 (
1111011001 ) in binary, and the intavolator difference parameter is 192 (t111011 in binary).
信号路938のインタボレータ差分パラメータの指数部
分は最大値1を有し、その仮数部分は6ビツトの精度を
有する。したがってインタボレーション差分パラメータ
は7ビツトを有し、アルファRIOM932は128X
4の大きさをもつことができる。あらゆる程度の画像拡
大、フルサイズおよび僅かな縮小について単一のフィル
タ機能が適切であるので、tooと199の間のインタ
ボレーション差分パラメータの範囲を16個の等しい部
分に分け、各部分に差分アルファパラメータおよび対応
するフィルタ機能を1!1シ当てることが望ましい。The exponent portion of the intervolator difference parameter on signal path 938 has a maximum value of 1, and its mantissa portion has a precision of 6 bits. Therefore, the interbolation difference parameter has 7 bits, and the Alpha RIOM932 has 128X
It can have a size of 4. Since a single filter function is adequate for all degrees of image enlargement, full size and slight reduction, we divide the range of the interbolation difference parameter between too and 199 into 16 equal parts and apply the difference to each part. It is desirable to match the alpha parameter and the corresponding filter function 1:1.
したがってアルファROM932 にロードされ、アド
レス0〜104 (2進t000011)については0
を、入力アドレスtOS〜109 (2進tooo1o
。Therefore, it is loaded into alpha ROM932, and 0 for addresses 0 to 104 (binary t000011).
, the input address toOS~109 (binary toooo1o
.
から1000110)については1を、入力アドレス1
10〜114 (2進1000111〜t(11N]0
1)については2を出力し、以下このようにして入力ア
ドレス191〜19? (2進1111010〜111
1111 )について15を出力するまでこれを繰す返
す。to 1000110), input address 1
10~114 (binary 1000111~t(11N]0
For 1), output 2, and input addresses 191 to 19? (Binary 1111010~111
1111), repeat this until 15 is output.
したがって、狭くて急な0に等しいアルファから広くて
平坦な15に等しいアルファにわたる16個のアルファ
の値のそれぞれについて異なったフィルタ機能を与える
ことができる。したがって、フルサイズの画像、拡大さ
れた画像)よび縮小された画像のもつとも大きな群につ
いて同じフィルタ関数を使用する。Thus, a different filter function can be provided for each of the 16 values of alpha ranging from a narrow and steep alpha equal to 0 to a wide and flat alpha equal to 15. Therefore, the same filter function is used for a very large group of full size images, scaled images) and scaled down images.
垂直ソースアドレス発生器912は分子回路915、分
母回路917、kよび割算回路918を有し、この回路
918は分子回路915の出力を分母回路917の出力
で割算し、つぎにその商をデノーマライズしてから垂直
アドレスVをバレルシフタ934に出力する。タイミン
グ制御回路920は信号路940の垂直目標アドレスカ
ウンタ914から受信したコマンドに応動し、これはフ
レーム時間間隔の終了はかシでなく、トランスフオーム
デポーザ・ファクタライザ916から転送パス942に
受信した情報を表示し、垂直ソースアドレス発生器91
2全体で使用されるさまざまなタイミング制御信号を発
生する。なか、ソースアドレス発生器の実際の回路は説
明をわかシやすくするために単純な形で図示されている
。たとえばマルチプレクサ944.946および948
はマルチプレクサと称する別々な集積回路の場合よシも
3状態論理回路を選択的にゲーティングすることによっ
て実現することができ、同時には1バイトづつ32ビツ
ト(4バイト)データレジスタ950,951,952
,955,954.および955に順次ロードすること
ができる。この場合転送バス942はたとえば8ビツト
マイクロプロセツサからの8ビツトデータバスを含む。The vertical source address generator 912 has a numerator circuit 915, a denominator circuit 917, a k and a divider circuit 918, which divides the output of the numerator circuit 915 by the output of the denominator circuit 917, and then calculates the quotient. After denormalization, the vertical address V is output to the barrel shifter 934. Timing control circuit 920 is responsive to commands received from vertical target address counter 914 on signal path 940 indicating that the end of the frame time interval is not the end of the frame time interval and is received on transfer path 942 from transform deposer/factorizer 916. Display information and vertical source address generator 91
Generates various timing control signals used throughout 2. The actual circuit of the source address generator is shown in a simplified form for ease of explanation. For example multiplexers 944, 946 and 948
can be realized by selectively gating 3-state logic circuits, as well as in separate integrated circuits called multiplexers, which simultaneously store 32-bit (4-byte) data registers 950, 951, 952, one byte at a time.
,955,954. and 955 sequentially. In this case, transfer bus 942 includes, for example, an 8-bit data bus from an 8-bit microprocessor.
データレジスタ956も32ビツトレジスタで1)、バ
イアスデータレジスタ957は8ビツトレジスタとして
実現することができる。Data register 956 can also be implemented as a 32-bit register (1), and bias data register 957 can be implemented as an 8-bit register.
垂直ソースアドレス発生器12が式ωを解いて垂直ソー
スアドレスを画素周波数で達成することを思い起こそう
。各垂直帰線期間にかいて、トランスフォームコンポー
ザ7アクタライザ916は式30の内容を対応する垂直
ソースアドレス発生器912のレジスタに転送パス94
2を通してロードする。たとえば分子定数”311 ”
341”21 ”よび”24はそれぞれ32ビツトレジ
スタ950.951,952および953にロードされ
る。Recall that the vertical source address generator 12 solves the equation ω to achieve the vertical source address at the pixel frequency. During each vertical retrace interval, the transform composer 7 actuator 916 transfers the contents of Equation 30 to the register of the corresponding vertical source address generator 912 on path 94.
Load through 2. For example, the molecular constant “311”
341"21" and "24" are loaded into 32 bit registers 950.951, 952 and 953, respectively.
タイミング制御回路920はこの時間間隔にかいてマル
チプレクサ944および946の選択大入力を論理0に
し、このデータをレジスタ951および953の入力に
転送する。つぎに選択大入力は論理1にセットされ、レ
ジスタ951は32ビツト加算器960からマルチプレ
クサ944のA入力を通してデータを受信し、レジスタ
953は32ビツト加算器962からマルチプレクサ9
460A入力を通してデータを受信する。Timing control circuit 920 forces the select high inputs of multiplexers 944 and 946 to logic 0 during this time interval and transfers this data to the inputs of registers 951 and 953. The select large input is then set to logic 1, register 951 receives data from 32-bit adder 960 through the A input of multiplexer 944, and register 953 receives data from 32-bit adder 962 through multiplexer 944.
Receives data through the 460A input.
同様に、垂直帰線にかいて垂直定数”52が32ビツト
レジスタ954にロードされ、定数−”22が32ビツ
トレジスタ955にマルチプレクサ948のB入力を通
してロードされる。つぎにマルチプレクサ948の選択
大入力が論理1にセットされ、32ビツト加算器964
からマルチプレクサ948のA入力を通してデータレジ
スタ9550入力にデータを転送することができる。Similarly, on vertical retrace, a vertical constant "52" is loaded into a 32-bit register 954, and a constant "22" is loaded into a 32-bit register 955 through the B input of multiplexer 948. The select large input of multiplexer 948 is then set to logic 1, and 32-bit adder 964
Data can be transferred from the A input of multiplexer 948 to the data register 9550 input.
加算器960は”5ルジスタ950シよびレジスタ95
1の出力から入力を受信して、これらの入力の和をマル
チプレクサ944の主入力に与えることがわかる。同様
に加算器962は”2ルジスタ952の出力をレジスタ
953の出力に加算する。The adder 960 has 5 registers 950 and 95 registers.
It can be seen that inputs are received from the outputs of 1 and the sum of these inputs is provided to the main input of multiplexer 944. Similarly, adder 962 adds the output of register 952 to the output of register 953.
さらに分子回路915は加算器966を有し、これはレ
ジスタ951の出力をレジスタ956の出力に加算し、
その和をレジスタ956の入力に戻す。Further, the molecule circuit 915 has an adder 966, which adds the output of the register 951 to the output of the register 956, and
The sum is returned to the input of register 956.
減算回路968はレジスタ956の出力をレジスタ95
3の出力から引算し、式(至)の分子の解である差信号
を発生し、これは割算回路918に与えられる。加算回
路964は”32レジスタ954の出力をレジスタ95
5の出力に加算する。レジスタ955の出力は式30の
分母の解となシ、これも割算回路918に与えられる。The subtraction circuit 968 outputs the output of the register 956 to the register 95.
3 to produce a difference signal that is the solution of the numerator of equation (to), which is provided to divider circuit 918. The adder circuit 964 sends the output of the 32 register 954 to the register 95.
Add to the output of 5. The output of register 955 is the solution to the denominator of equation 30, and is also provided to divider circuit 918.
基準画素時間間隔の1つのフレームが垂直アドレスv(
u、y)に対応するuおよびyの関数として定義され、
分子回路915の出力および分母回路917の出力にか
いて与えられた画素アドレスのデータが対応する画素ク
ロック遷移の発生によって有効となる。たとえば、画素
クロック時間t。、。にシいて垂直ソースアドレスV。One frame of the reference pixel time interval is at the vertical address v(
defined as a function of u and y corresponding to u, y),
The data at the pixel address provided at the output of the numerator circuit 915 and the output of the denominator circuit 917 becomes valid upon the occurrence of the corresponding pixel clock transition. For example, pixel clock time t. ,. Vertical source address V.
、。,.
に対応する画素のデータが有効となシ、画素クロック時
間2,2にかいて画素ソースアドレスv2,2のデータ
が有効となシ、以下これを続ける。The data of the pixel corresponding to v2,2 is valid, and the data of the pixel source address v2,2 is valid at pixel clock time 2,2, and so on.
垂直ソースアドレス発生器912では垂直アドレスを目
標画像の画素ロケーションyについて測定し、垂直アド
レスを最初の画像の画素ロケーションUについて測定す
ることがわかる。It can be seen that in the vertical source address generator 912, a vertical address is determined for pixel location y of the target image, and a vertical address is determined for pixel location U of the initial image.
垂直帰線期間にかいてレジスタ956をクリアし、他の
レジスタには定数がロードされる。式(至)をみると、
最初の画素クロック時間t。、。では変数Uおよびyが
両方とも0となり、vの解はa24を−”22で割った
ものとなることがわかる。During the vertical retrace period, register 956 is cleared and other registers are loaded with constants. Looking at the expression (to),
First pixel clock time t. ,. It can be seen that the variables U and y are both 0, and the solution for v is a24 divided by -''22.
レジスタ953には定数”24がプリロードされ、レジ
スタ956は垂直帰線期間において時間’o、。Register 953 is preloaded with a constant "24," and register 956 is preloaded with a constant "24," and register 956 is preloaded with a constant "24."
でクリアされているので、減算器968は分子回路91
5の出力として適当な分子の項”24を発生する。同様
に、レジスタ955には定数−”24がプリロードされ
、この項を式(7)の適当な分母の項として出力する。Since the subtracter 968 is cleared in the molecule circuit 91
An appropriate numerator term "24" is generated as the output of Eq.
クロック信号CK3によってレジスタ956には各画素
クロック時刻ごとに加算器966の出力がロードされる
。したがって画素クロック時間t□、orc*いて、レ
ジスタ956にはO+(1) (a34)の和がロード
される。したがってレジスタ956の出力は2番目のク
ロック時間to、1にかいて式−の分子の最初の部分に
ついてu = Okよびy=1の適当な値を表わす。ク
ロック信号CK3はこの時点において、およびそれぞれ
別な画素クロック時刻にかいてアクティブでラシ、レジ
スタ951に蓄積された定数”34は各画素クロック時
刻にかいてレジスタ956の内容に加算される。The output of the adder 966 is loaded into the register 956 at each pixel clock time by the clock signal CK3. Therefore, at pixel clock time t□, orc*, register 956 is loaded with the sum of O+(1) (a34). The output of register 956 therefore represents the appropriate value of u=Ok and y=1 for the first part of the numerator of the equation - at the second clock time to,1. Clock signal CK3 is active at this time and at each separate pixel clock time, and the constant "34" stored in register 951 is added to the contents of register 956 at each pixel clock time.
各画素クロック時刻ごとにyが増加するので、つぎの結
果は一連の加算を行なうことによって34を1倍したも
のとなる。すなわち、式■の分子の最初の部分の)’=
0.1.2.5.4などに対する出力がレジスタ956
の出力□発生するが、これは、”31 u+A34の値
をレジスタ956 にそれぞれ0回、1回、2回、3回
、4回、などのようにして加算することによって行なわ
れる。Since y increases at each pixel clock time, the next result is 34 times 1 by performing a series of additions. That is, )'= of the first part of the numerator of formula ■
Output for 0.1.2.5.4 etc. is in register 956
The output □ is generated by adding the value of "31 u+A34 to the register 956 0 times, 1 time, 2 times, 3 times, 4 times, etc., respectively.
同様にして、レジスタ951は一連のライン走査の間の
時間間隔においてクロック信号CK2と同期し、レジス
タ951はライン0の最初の2イン走査では定数”54
を、垂直ライン102番目のライン走査では値”34+
(1)(a31)を、3番目のライン、垂直ライン2で
はa34+(2)(a31)を蓄積し、以下これを続け
る。したがってレジスタ951の出力は連続的に項a
u+a34を表わす。この値1
は各画素クロック時間においてレジスタ956の内容に
加算され、その効果は、垂直ラインの走査中に一連の画
素のロケーションをyが順次歩進していくにつれレジス
タ951の出力にyを掛けるのと同じである。各一連の
ライン走査の間に、レジスタ956をクリアして、すな
わちリセットしてy=oの新しい垂直ライン走査開始位
置を与えるようにし欧ければならない。Similarly, register 951 is synchronized with clock signal CK2 in the time intervals between successive line scans, and register 951 is constant ``54'' for the first two in-scans of line 0.
For the 102nd vertical line scan, the value "34+"
(1) (a31) are accumulated, and a34+(2) (a31) is accumulated in the third line, vertical line 2, and this process continues thereafter. Therefore, the output of register 951 is continuously the term a
Represents u+a34. This value 1 is added to the contents of register 956 at each pixel clock time, the effect of which is to multiply the output of register 951 by y as y steps through successive pixel locations during the scanning of a vertical line. is the same as Between each series of line scans, register 956 must be cleared or reset to provide a new vertical line scan starting position for y=o.
画素クロック周波数で項を繰シ返し加算し、すなわち累
積してyによる掛算を行ない、またラインクロック周波
数で項を繰シ返し加算してyによる掛算を行なうという
この一般的な思想は垂直ソースアドレス発生器912全
体にわたって使用されている。水平ソースアドレス発生
器908において、同様な方法を使用し、画素クロック
周波数で一連の加算を行なってXによる掛算を行ない、
水平ラインクロック周波数で一連の加算を行なってyに
よる掛算を行なう。This general idea of repeatedly adding terms at the pixel clock frequency, i.e., accumulating and multiplying by y, and repeatedly adding terms at the line clock frequency and multiplying by y, is the vertical source address. It is used throughout generator 912. In the horizontal source address generator 908, a similar method is used to perform a series of additions and multiplications by X at the pixel clock frequency;
Perform a series of additions and multiplications by y at the horizontal line clock frequency.
分子の第2項をレジスタ953の出力に発生する。この
レジスタには各フィールド期間の開始前に初めに定数a
24がロードされ、つぎに各一連の垂直走査線の間で垂
直ラインクロック周波数で信号CKs 4c同期し、レ
ジスタ953の出力が”24+”21”を表わす。同様
にレジスタ955のクロック信号人力CK7を付勢して
最初に定数二a2□をレジスタ955にロードし、つぎ
に項a52をレジスタ955の内容に画素クロック周波
数で加算し、これによってレジスタ955の出力は値a
3゜。The second term of the numerator is generated at the output of register 953. This register is initially filled with the constant a before the start of each field period.
24 is loaded, and then the signal CKs4c is synchronized at the vertical line clock frequency between each series of vertical scan lines, and the output of register 953 represents "24+"21.Similarly, the clock signal CK7 of register 955 is loaded. energizes to first load the constant 2a2□ into register 955, then add term a52 to the contents of register 955 at the pixel clock frequency, so that the output of register 955 becomes the value a
3°.
”22を表わす。これは式翰の分母である。バレルシフ
タ970は一連の画素アドレスに対する一連の32ビツ
トワードの映像データを受信し、指数検出器972とと
もに動作して分子を浮動小数点に変換し、バレルシフタ
970の出力が分子の仮数を表わす16ビツトのデータ
を与え、指数検出器972は分子項の指数を表わす8ビ
ツトを出力する。浮動小数点形式に変換することによっ
て先行する0を桁上げする必要がなくなシ、バレルシフ
タ970の16ビツト出力によって実際の数値データの
上位16ピツトの桁上げを行なうことができる。同様の
方法でバレルシフタ974によび指数検出器976が分
母の項を浮動小数点形式に変換する。逆数回路97Bが
分母項の16ビツトの仮数を受信し、その逆数を発生す
る。この逆数演算を70ナノ秒の画素クロック周波数で
行なうための1つの方法は、分母項の上位8ビツトを利
用して逆数の値を蓄積した変換テーブルをアドレス指定
し、分母の項の解8ビットを利用して逆数テーブルにか
ける隣接する値の線形インタボレーションを発生する。"22. This is the denominator of the formula. Barrel shifter 970 receives a series of 32-bit words of video data for a series of pixel addresses, works with exponent detector 972 to convert the numerator to floating point, and converts the numerator to floating point. The output of 970 provides 16 bits of data representing the mantissa of the numerator, and the exponent detector 972 outputs 8 bits of data representing the exponent of the numerator term.Conversion to floating point format eliminates the need to carry leading zeros. Instead, the 16-bit output of the barrel shifter 970 can carry the upper 16 bits of the actual numerical data.In a similar manner, the barrel shifter 974 and exponent detector 976 convert the denominator term into floating point format. Reciprocal circuit 97B receives the 16-bit mantissa of the denominator term and generates its reciprocal. One method for performing this reciprocal operation at a pixel clock frequency of 70 nanoseconds is to The 8-bit solution of the denominator term is used to address a conversion table that stores reciprocal values, and to generate a linear interpolation of adjacent values that is applied to the reciprocal table.
分母の逆数の仮数はハードウェアの乗算器980にかい
て分子の仮数を掛算し、その積をバレルシフタ982に
与える。減算器984は分母の指数を分子の指数から引
算して割算機能を実行し、加算器986はその差をバイ
アス環に加算する。これは各フィールド走査期間が始ま
る前にバイアスレジスタ957に蓄積される。分子回路
915および分母回路917の32ビツトの容量を最適
に利用するために@a1定数を選択的にシフトしてから
各フィールド走査期間の開始前に対応するレジスタ95
0〜955にロードする。これらの定数のシフト位置の
数に対応する定数をバイアスレジスタ957にロードし
、減算器984の出力に加算してその指数項をデノーマ
ライズし、垂直アドレスの実際の値を正しく表わす。こ
のデノーマライズされた指数項は加算器986によって
バレルシフタ982に出力され、適当なシフト動作ヲ行
なってバレルシフタ982の出力に16ビツト固定小数
点表記に逆変換される。バレルシフタ982のこの出力
はプリデシメーションの調整をすることなく実際の垂直
アドレスの実際の固定小数点表記である。上に説明した
ように、バレルシフタ934はこの垂直アドレスを受信
し、これを選択された2のべき乗で割算することによっ
て調整し、映像データの特定の選択されたプリデシメー
トされたコピーを出力するような調整を行なう。なお、
バイアスレジスタ957に蓄積されたバイアス環はマト
リクスからの各項の値に応じて正または負をとることが
できる。The mantissa of the reciprocal of the denominator is multiplied by the mantissa of the numerator by a hardware multiplier 980, and the product is provided to a barrel shifter 982. Subtractor 984 performs a division function by subtracting the denominator exponent from the numerator exponent, and adder 986 adds the difference to the bias ring. This is stored in bias register 957 before each field scan period begins. To optimally utilize the 32-bit capacity of the numerator circuit 915 and denominator circuit 917, the @a1 constant is selectively shifted before the start of each field scan period in the corresponding register 95.
Load from 0 to 955. Constants corresponding to the number of shift positions of these constants are loaded into bias register 957 and added to the output of subtractor 984 to denormalize its exponential term and correctly represent the actual value of the vertical address. This denormalized exponent term is output by adder 986 to barrel shifter 982, and is converted back to 16-bit fixed point notation as the output of barrel shifter 982 by performing an appropriate shifting operation. This output of barrel shifter 982 is the actual fixed point representation of the actual vertical address without any predecimation adjustment. As explained above, barrel shifter 934 receives this vertical address and adjusts it by dividing it by a selected power of two to output a particular selected predecimated copy of the video data. Make appropriate adjustments. In addition,
The bias ring stored in bias register 957 can be positive or negative depending on the value of each term from the matrix.
これらの値はコマンドで指定されている映像の特定の操
作とともに変化する。These values change with the specific manipulation of the video specified in the command.
式31を解くための水平ソースアドレス発生器908の
有利な構成は第12図に示されている。An advantageous configuration of horizontal source address generator 908 for solving Equation 31 is shown in FIG.
水平ソースアドレス発生器908は分子回路1002、
分母回路1004、第11図の垂直ソースアドレス発生
器9120割算回路918と同じでよい割算回路100
6、&よびタイミング制御1回路1008を有する。水
平ソースアドレス発生器908も調整回路1010を有
し、これは垂直ソースアドレス発生器912の調整回路
と実質的に同じでsb、割算回路1006の水平ソース
アドレスU出力をRMされた水平ソースアドレスuad
JJc変換する。horizontal source address generator 908 is a molecular circuit 1002;
Denominator circuit 1004, a divider circuit 100 that may be the same as the vertical source address generator 9120 divider circuit 918 in FIG.
6, and a timing control circuit 1008. Horizontal source address generator 908 also has an adjustment circuit 1010, which is substantially the same as the adjustment circuit of vertical source address generator 912 and converts the horizontal source address U output of divider circuit 1006 into an RM'd horizontal source address. uad
Convert to JJc.
調整回路1010も水平インタポレーションデシメーシ
ョンフィルタ906のパラメータマグ7アクタおよびア
ルファを発生する。分子回路1002はレジスタ101
2,1014j?よび1016を有し、これらにはフィ
ールド走査期間の前にトランスフオームコンポーザ・フ
ァクタライザ916からデータがプリロードされる。こ
のデータは転送パスライン42から受信される。マルチ
プレクサ1018によってレジスタ1016には加算器
1020−fi 7’(は転送パス942から交互にロ
ードされる。レジスタ1024には加算器1026の出
力が選択的にロードされる。式31の分子は一般形A
+B 十〇を有し、ただしA:’: a22 a3a
a2aa32゜y
B””11a32112a34 ’ ” !びC=a1
2”24 ”14a22である。プリフィールド走査期
間の初期において、パラメータCがレジスタ1o16に
ロードされ、Bがレジスタ1014にロードされる。ク
ロック信号CK21がタイミング制御回路1008によ
って水平ラインクロック周波数で発生し、レジスタ10
16の出力が連続的にC+Byの値を表わす。これは弐
〇1)の分子の最後の2項である。Adjustment circuit 1010 also generates the parameters MAG7 actor and alpha for horizontal interpolation decimation filter 906 . The molecular circuit 1002 is a register 101
2,1014j? and 1016, which are preloaded with data from the transform composer and factorizer 916 before the field scan period. This data is received from transfer path line 42. Adders 1020-fi7' (are alternately loaded from transfer path 942 into registers 1016 by multiplexer 1018. Register 1024 is selectively loaded with the output of adder 1026. The numerator of Equation 31 has the general form A
+B has 10, but A:': a22 a3a
a2aa32゜y B""11a32112a34'"!biC=a1
2"24"14a22. At the beginning of the prefield scan period, parameter C is loaded into register 1016 and B is loaded into register 1014. Clock signal CK21 is generated by timing control circuit 1008 at the horizontal line clock frequency and is clocked into register 10.
The 16 outputs continuously represent the value of C+By. These are the last two terms of the numerator of 201).
レジスタ1024はタイミング[ff回路1008から
のクロック信号CK23によって画素クロック。The register 1024 uses the timing [pixel clock according to the clock signal CK23 from the ff circuit 1008.
周波数に同期して連続的に更新され、値Axを発生し、
これは加算器1028によって値C+Byに加算され、
弐C31)の分子を出力してノーマライゼーション割算
回路1006で割算される。is continuously updated in synchronization with the frequency and generates the value Ax,
This is added to the value C+By by adder 1028,
The numerator of 2C31) is output and divided by the normalization division circuit 1006.
分母回路1004は分子回路1002とほとんど同じで
あシ、定数A、 B、 Cが定数り、EiよびFによっ
て置き替っている点が異なる。ただし、D”a a
a a ”””12a31 ”11”321 j
Pよび21 32 22 31’
””11”22−a12a21である。加算器1030
は分母の値を割算回路1006に出力する。分母回路1
004は基本的には分子回路1002と同じであるので
さらに説明はしない。したがって明らかに、1lIJ算
回路1006はデノーマライズされた水平ソースアドレ
スUを調整回路1010に出力する。調整回路1010
はつぎに信号uadJ %水平マグファクタパラメータ
、シよび水平アルファパラメータを前述の第11図の垂
直ソースアドレス発生器912の動作に似た方法で発生
する。Denominator circuit 1004 is almost the same as numerator circuit 1002, except that constants A, B, and C are replaced by constants Ei and F. However, D”a a
a a ”””12a31 ”11”321 j
P and 21 32 22 31'""11"22-a12a21. Adder 1030
outputs the value of the denominator to the division circuit 1006. Denominator circuit 1
004 is basically the same as the molecular circuit 1002, so further explanation will not be given. Clearly, therefore, the 1lIJ arithmetic circuit 1006 outputs the denormalized horizontal source address U to the adjustment circuit 1010. Adjustment circuit 1010
then generates signals uadJ%, horizontal magfactor parameter, horizontal alpha parameter, and horizontal alpha parameter in a manner similar to the operation of vertical source address generator 912 of FIG. 11 described above.
第3図に戻って、垂直・水平ト2ンスポージングメモリ
900tJ )う/スポージングメモリ18と実質的に
同じである。これは僅か2つのフィールドバッファを必
要とし、つねに垂直に書き込み、水平に読み出す。Returning to FIG. 3, the vertical/horizontal transmission memory 900tJ) is substantially the same as the spacing memory 18. It requires only two field buffers and always writes vertically and reads horizontally.
水平デインタレースフィルタ902は通常、フィルタ6
00でデインタレースが行なわれているので動作してい
ない。しかし、トランスポージングメモリ18から水平
に読み出す場合は、デインタレースフィルタ902はデ
インタレース機能を実行しなければならない。したがっ
て僅か1つのフィルタ回路を必要とし、これはデインタ
レ−スフイルタロ00の2つのフィルタ回路のうちのい
ずれかと同じでよい。Horizontal deinterlacing filter 902 is typically filter 6
Since deinterlacing is being performed at 00, it is not operating. However, when reading horizontally from transposing memory 18, deinterlace filter 902 must perform a deinterlace function. Therefore, only one filter circuit is required, which may be the same as either of the two filter circuits of the deinterlacing filter 00.
プリデシメーションフィルタ904はデインタレースフ
ィルタ902から8ビツトの映像データ流を受信してプ
リデシメーションフィルタ700によって行なわれるの
と実質的に同じプリデシメーション動作を行なう。プリ
デシメーションフィルタ904は僅か3つのラインバッ
ファを必要とする。Predecimation filter 904 receives the 8-bit video data stream from deinterlacing filter 902 and performs substantially the same predecimation operation as performed by predecimation filter 700. Predecimation filter 904 requires only three line buffers.
インタボレーションデシメーションフィルタ906はプ
リデシメーションフィルタ904から2バイトの情報流
を受信する。これは実質的に垂直インタボレーションデ
シメーションフィルタと同じであう、調整のためにフィ
ルタ800のデータ速度の半分でデータを受信する点で
異なるにすぎない。Interbolation decimation filter 906 receives a two-byte information stream from predecimation filter 904 . This would be essentially the same as a vertical interbolation decimation filter, only that it receives data at half the data rate of filter 800 for adjustment.
本システムを通るデータの速度はインタボレーションデ
シメーションフィルタ8001’1mおケル速度の半分
である。この点1で本システムは同時に2つのフィール
ドを処理し、インタボレーションのために利用できる合
成フレームを維持する。インタボレーションデシメーシ
ョンフィルタ800は1/60秒ごとに1枚のフィール
ドを発生する必要があるにすぎない。The rate of data passing through the system is half the rate of interbolation decimation filter 8001'1m. At this point 1, the system processes two fields simultaneously and maintains a composite frame available for interbolation. Interbolation decimation filter 800 only needs to generate one field every 1/60 second.
水平ソースアドレス発生器908Fill標画素行列配
置の機能として水平走査線に沿ってソースアドレスを規
定する機能を実現する。水平目標アドレスカウンタ91
0は水平ラスタ走査の順に目標位置情報を与える。これ
によってトランスポージングメモリ900に蓄積された
中間映像の処理が可能となる。Horizontal source address generator 908 implements the function of defining source addresses along horizontal scan lines as a function of fill pixel matrix arrangement. Horizontal target address counter 91
0 gives target position information in the order of horizontal raster scanning. This makes it possible to process the intermediate video stored in the transposing memory 900.
垂直アドレス発生器912は垂直走査1IsVc沿って
ソースアドレスを発生する。垂直目標アドレスカウンタ
914は中間トランスポージングメモリ900に垂直走
査の目標位置情報を与える。Vertical address generator 912 generates source addresses along vertical scan 1IsVc. Vertical target address counter 914 provides vertical scanning target position information to intermediate transposing memory 900.
トランス7オームコンポーザ・ファクタライf916は
):yンスフオーメーションコマントヲ受信し、第1表
に示される式を実現してトランス7オームパラメータを
発生し、水平ソースアドレス発生器912によび垂直ソ
ースアドレス発生器908を制御する。これらのパラメ
ータは各フィールドごとにトランス7オームコンポーザ
及びファクタライザ916の内部のデータプロセッサに
よって計算される。The transformer 7 ohm composer factor line f916 receives the y format command, generates the transformer 7 ohm parameters by realizing the formula shown in Table 1, and generates the vertical source address by the horizontal source address generator 912. Control generator 908. These parameters are calculated by a data processor within the transformer 7 ohm composer and factorizer 916 for each field.
水平インタボレータデシメータフィルタ906はつぎの
関数を実現する。Horizontal intervolator decimator filter 906 implements the following function.
ただし、 Sは個々のサンプル点におけるソース データの値であシ、 量はインタボレートすべき点のソース アドレスの整数部でろシ、 φはインタボレートすべき点のソース アドレスの小数部分であシ、 hはインタボレート関数のインパルス 応答であシ、つぎの式によって決定さ れる。however, S is the source at each sample point The value of the data is Quantity is the source of points to be intervoluted In the integer part of the address, φ is the source of the points to be interbolated The decimal part of the address is h is the impulse of the interborate function The response is determined by the following formula: It will be done.
π(k−φ)
8thα“(k−φ)aia[3
h(α、φ、k)= π2(k−02αはこの低域
通過応答のカットオフを表わす1/2と1の間の数であ
る。π(k-φ) 8thα"(k-φ) aia[3 h(α, φ, k) = π2 (k-02α is a number between 1/2 and 1 representing the cutoff of this low-pass response It is.
水平ソースアドレス発生器90Bは式r3υに示された
関数を計算し、Xは目標画素の番号、yは走査線のアド
レスである。垂直ソースアドレス発生器912は式■に
示された関数を計算する。Horizontal source address generator 90B calculates the function shown in equation r3υ, where X is the target pixel number and y is the scan line address. Vertical source address generator 912 calculates the function shown in equation (2).
ら7ココ□1コ
o Ii 百
・ 百・i
百
ここで第13図を参照すると、カラーテレビジョン映像
信号のディジタル特殊効果システム1300はチャネル
1のプレイプロセッサ1300に、ならびに各チャネル
の入力映像信号を受信するように結合されたチャネル2
,3シよび4のアレイプロセッサ1304を有する。映
像スイッチャ1306はこれら4チヤネルのうちのそれ
ぞれについてトランスフオームされた映像信号を受信し
、これらをコマンド指定された組合せで出力する。たと
えば、4チヤネルをすべて組み合わせて単一の出力チャ
ンネル人を形成し、チャネル1シよび2は組み合わせて
出力チャネルCを形威し、チャネル3および4は組み合
わせて出力チャネルDを形成するようにしてもよ<、t
+はそれぞれトランスフオームされたスイッチャ130
6のチャネル入力が別々のチャネルをもって出力される
ようにしてもよい。ra7koko□1koo Ii 10・10・i 100 Referring now to FIG. 13, a digital special effects system 1300 for color television video signals is connected to a play processor 1300 for channel 1 as well as input video signals for each channel. Channel 2 coupled to receive
, 3 and 4 array processors 1304. Video switcher 1306 receives transformed video signals for each of these four channels and outputs them in a command-specified combination. For example, all four channels may be combined to form a single output channel, channels 1 and 2 may be combined to form output channel C, and channels 3 and 4 may be combined to form output channel D. moyo<,t
+ indicates a transformed switcher 130, respectively.
The six channel inputs may be output with separate channels.
パネルプロセッサ1308はzaoooマイクロプロセ
ッサを基本としたマイクロプロセッサシステムとして実
現され、制御パネル1310とともに動作してオペレー
タコマンドを受信する。Panel processor 1308 is implemented as a zaooo microprocessor-based microprocessor system and operates in conjunction with control panel 1310 to receive operator commands.
これらのコマンドは高レベル制御装置1314に転送さ
れ、これもzaoooマイクロプロセッサを基本とした
プロセッサでアシ、これに結合された乗算器1316は
その演算能力を高めるためのものである。高レベル制御
装置1514はパネルプロセッサ130Bからトランス
フォーメーション状態のプログラムを受信して蓄積する
。動作中、高レベル制御装置1314はトランスクオー
メーショ/コマンドヲトランスフオームコンポーザフア
クタ2イザ131Bにフィールド周波数で与える。高レ
ベル制御装置1314は蓄積されたコマンド状態をそれ
に対応する適切なセット時間で出力し、これらのセット
時間の間に各制御パラメータの直前の一状態と直後の状
態との間のインタポレートを行なう。These commands are forwarded to a high-level control unit 1314, which is also a ZAOOO microprocessor-based processor and has a multiplier 1316 coupled thereto to enhance its computing power. High level controller 1514 receives and stores transformation state programs from panel processor 130B. In operation, high level controller 1314 provides transcomposition/commands to transform composer factor 2izer 131B at field frequency. The high-level controller 1314 outputs the accumulated command states at appropriate set times, and interpolates between the immediately preceding and following states of each control parameter during these set times. .
したがって高レベル制御装置1314によってディジタ
ル特殊効果システム1300はなめらかな、制御された
、再現性のめる特殊効果を行なうことがてき、この効果
はオペレータが実時間で操作しても得ることができない
ものであった。Thus, the high-level controller 1314 allows the digital special effects system 1300 to perform smooth, controlled, repeatable special effects that cannot be achieved by an operator operating in real time. Ta.
特殊効果状態をセットポイントに規定し、セットポイン
ト間のインタポレートを行なうことによって、なめらか
な映像操作効果が実現できるが、比較的少数のセットポ
イントだけを規定し、各フィールドごとに特殊効果パラ
メータを別々に規定する必要がない。By defining special effect states as set points and performing interpolation between set points, smooth video manipulation effects can be achieved. There is no need to specify them separately.
高レベル制御11装置13t4Fiパネルプロセツサ1
308から複数のセットポイントのデータを受信して蓄
積する。25以上のセットポイントが利用でき、これら
はここではノットと称する。High level control 11 device 13t4Fi panel processor 1
308 and stores data for a plurality of setpoints. More than 25 set points are available and these are referred to herein as knots.
各ノットごとに、各映像操作変数のそのノットの状態を
規定するパラメータが蓄積される。また各ノットごとに
、現在のノットとつぎのノットとの間の相対的な時間を
示す数値も蓄積される。初めに、この数値はフィールド
期間の数を表わす。しかし、効果を行なう全体の時間は
修正することができる。各パラメータのインタボレーシ
ョンの式は単一の独立変数の関数である。For each knot, parameters defining the state of that knot for each video manipulation variable are stored. Also stored for each knot is a number indicating the relative time between the current knot and the next knot. Initially, this number represents the number of field periods. However, the total time the effect takes place can be modified. The interbolation equation for each parameter is a function of a single independent variable.
効果を行なうとき、この単一の変数の値をパネルプロセ
ッサ1308から高レベル制御装置1514に送る。こ
の変数の値はフィールドごとに修正される。効果を行な
う全体の時間を制御することはこの修正の量によって調
節する。When performing an effect, the value of this single variable is sent from panel processor 1308 to high-level controller 1514. The value of this variable is modified for each field. Controlling the overall time the effect performs adjusts by the amount of this modification.
高レベル制御装置1314は与えられたフィールド期間
中容変数をアクセスするごとに各変数を指示するデータ
を各フィールドごとにトランスフオームコンポーザ・フ
ァクトライザ1318に与える。各ノットにおいて、蓄
積されたパラメータ状態が指示される。ノットの間では
、各パラメータが前のノツli−よびそれに続くノット
にかけるその状態の間で第3次多項式によってインタボ
レートされ、その係数は現在のノットおよびそれに続く
ノットにかけるパラメータの値、ならびに現在のノツ)
>よびそれに続くノットにかける時間に関するそのパラ
メータの傾斜すなわち一次導関数の値について計算され
る。High-level controller 1314 provides data indicating each variable to transform composer/factorizer 1318 for each field as the variable is accessed during a given field. At each knot, the accumulated parameter state is indicated. Between knots, each parameter is intercollated by a third-order polynomial between its state over the previous knot and subsequent knots, whose coefficients are the values of the parameters over the current knot and subsequent knots, and current knots)
> and the value of the slope or first derivative of that parameter with respect to the time spent in subsequent knots.
各パラメータの各ノットにおける傾斜は、まずその値が
直後のノットに対して変化しているかどうかをテストす
ることによって求まる。変化していなければ、この傾斜
は0にセットされ、パラメータは現在のノットとそれに
続くノットの間で一定であるとみなす。パラメータが変
化している場合、3次式近似間挿法を用いてその傾斜を
得る。3次式近似間挿については、カール ドボア、ア
・プラクティカル・ガイド・トク・スプライン、第49
〜57項、スプリンジャーバーラグ刊(ニューヨーク、
1978年)に記載されている。また各パラメータの傾
斜は最初および教徒のノットの効果では0にセットされ
る。The slope of each parameter at each knot is determined by first testing whether its value changes with respect to the immediately following knot. If not, the slope is set to 0 and the parameter is considered constant between the current knot and subsequent knots. If a parameter is changing, a cubic approximation interpolation method is used to obtain its slope. Regarding cubic approximate interpolation, see Carl de Bois, A Practical Guide Tok Spline, No. 49.
~57, Published by Springer Barrag (New York,
(1978). Also, the slope of each parameter is set to 0 for the initial and final knot effects.
ノツ・ト間のインタボレーションにノットを用いること
によって、非常に複雑で連続的に変化する映像効果を得
ることができる。これは、所望の映像トランスフォーメ
ーション状態を比較的少数のキーノットポイントに指定
するだけで行なわれ、各フィールトド2ンスフオーメー
シヨン条件を指定する必要がない。また、正確な状態お
よび時間をあらかじめ設定することによって、実時間の
オペレータ制御によって得ることができた精度ようもは
るかに優れた精度が得られ、全体の効果時間を規定する
ことによって、たとえば15.30または60秒のコマ
ーシャルなどの与えられたタイムスロットにその効果を
正確に整合させることができる。またこのプログラミン
グによって複数の映像チャネルが正確に同期することが
できる。このように指定しなければ、与えられ九ノット
におけるパラメータは、現在のノットが最初のノットで
ない限シ前のノットにおける対応するパラメータの値を
とシ、その場合このパラメータの値はその通常の値にセ
ットされ、ノット間の時間は0をとる。By using knots for interbolation between knots, extremely complex and continuously changing video effects can be obtained. This is done by simply specifying the desired video transformation state to a relatively small number of key knot points, without the need to specify each field transformation condition. Also, by presetting precise conditions and times, much greater accuracy is obtained than could be obtained with real-time operator control, and by defining the overall effective time, e.g. The effect can be precisely aligned to a given time slot, such as a 30 or 60 second commercial. This programming also allows multiple video channels to be accurately synchronized. Otherwise, the parameter at a given nine knots will take the value of the corresponding parameter at the previous knot, unless the current knot is the first knot, in which case the value of this parameter will be its normal value. The time between knots is set to 0.
実際の応用例では、2つの隣接するノットに両者の間の
0時間を与えることが望ましいことがある。たとえば、
与えられた時間間隔にわたって映像ローテーションを行
ない、つぎにその映像において対応する急激な変化を生
ずることなく回転軸の急激な、かつ段階的な変化を行な
うことが望ましいことがある。これは、たとえば最初の
ノットおよび2番目のノットを両者の間の与えられた徐
々の回転関数で指定することによって行なうことができ
る。つぎに3番目のノットは、2番目のノットの0時間
をトランスレートされた回転軸で指定することによって
2番目のノットと同じ時間で設定することができる。In practical applications, it may be desirable to give two adjacent knots zero time between them. for example,
It may be desirable to perform image rotation over a given time interval and then perform an abrupt, gradual change in the axis of rotation without a corresponding abrupt change in the image. This can be done, for example, by specifying the first knot and the second knot with a given gradual rotation function between them. The third knot can then be set at the same time as the second knot by specifying the zero time of the second knot with the translated axis of rotation.
つぎに、3番目のノットと4番目のノットの間の新しい
回転軸を中心としてなめらかな遷移が発生し、最終的な
、まfp、、は中間的な回転状態を設定することができ
る。Then, a smooth transition occurs around the new rotational axis between the third and fourth knots, and the final, fp, can set an intermediate rotational state.
チャネル1アレイプロセツサは全体としては第3図に示
すものと同様であシ、トランスフォーメーションの品質
を著しく損なうことなく価格を減少させるように構成さ
れている点でいくらか修正が行なわれている。具体的に
は、映像信号のニジよびQクロマ成分はYすなわち輝度
成分のほぼ70ナノ秒のサンプリング周波数の1/4で
サンプルされる。これによって低価格で低速の集積回路
ばかシでなく、さまざまな映像成分の処理を確実に行な
うことができるように保守を実施する限少データ蓄積容
量が少なくてすむなどのある経済性を実現することがで
きる。The channel 1 array processor is generally similar to that shown in FIG. 3, with some modifications designed to reduce cost without significantly compromising transformation quality. Specifically, the rainbow and Q chroma components of the video signal are sampled at 1/4 of the approximately 70 nanosecond sampling frequency of the Y or luminance component. As a result, it is not necessary to use low-cost, low-speed integrated circuits, but it also realizes economical efficiency, such as requiring less data storage capacity to perform maintenance so that various video components can be reliably processed. be able to.
このチャネル1アレイプロセツサは、輝度すなわちY処
理システム1320と、第1のカラーすなわちIを処理
システム1522と、第2のカラーすなわちQ処理シス
テム1324とを有する。The channel 1 array processor has a luminance or Y processing system 1320, a first color or I processing system 1522, and a second color or Q processing system 1324.
垂直ソースアドレス発生器1526 >よび水平ソース
アドレス発生器1328はそれぞれy、r>よびQ処理
システム1520.1322および1324に共通アド
レスを与える。アドレス発生器1326および1328
は実質的に、第3図に示すような対応する垂直および水
平ソースアドレス発生器912シよび908と同一であ
ってよい。Vertical source address generator 1526 > and horizontal source address generator 1328 provide common addresses to y, r > and Q processing systems 1520, 1322 and 1324, respectively. Address generators 1326 and 1328
may be substantially identical to the corresponding vertical and horizontal source address generators 912 and 908 as shown in FIG.
水平・垂直トランスポージングメモリ1330は5つの
フィールドストアを有し、これらは巡回ローテーション
で動作し、これらのストアのうちの1つが入力映像輝度
データを受信して蓄積し、他の4つのストアは出力路A
、 B、 CpよびDにもつとも最近に受信した4つの
フィールドの映像データを出力し、もつとも新しいフィ
ールドが出力路人に現われ、4番目に新しいフィールド
が出力路りに現われる。メモリ1330の個々のフィー
ルドバッファは、通常の水平ラスク走査順にデータが受
信されると書き込まれ、同じ順序か、または上から下に
、かつ左から右にそのデータの垂直ラスク走査を行なう
順□交互に読み出される。通常の動作では、メモリ13
30に水平にデータが書き造管れ、垂直にデータが読み
出され、それ以外の指定が行なわれない限シこのモード
をとる。The horizontal and vertical transposition memory 1330 has five field stores that operate in cyclic rotation, with one of these stores receiving and storing input video luminance data and the other four storing the output Road A
, B, Cp, and D, the video data of the four most recently received fields are output, and a new field appears on the output path, and a fourth new field appears on the output path. Individual field buffers in memory 1330 are written to as data is received in normal horizontal rask scan order, either in the same order or in an alternating order that performs a vertical rask scan of the data from top to bottom and left to right. is read out. In normal operation, memory 13
30, data is written horizontally and data is read vertically, and this mode is used unless otherwise specified.
デインタレースフィルタ1332はトランスポージング
メモリ1330から4つのデータ流を受信し、もつとも
新しいフィールドのデータの交互に失なわれたラインを
完成させる第2のフィールドのデータを出力することに
よって、もつとも新しいフィールドをディンタレースさ
れた完全なフレームのデータに連続的に変換する。De-interlacing filter 1332 receives the four data streams from transposing memory 1330 and generates at least one new field of data by outputting a second field of data that alternately completes the missing line of at least new field of data. into a complete frame of data that is dinterlaced.
デインタレースフィルタ1332はモーションディテク
タを有し、これによって、検出された動きがない場合2
番目に新しいフィールドのデータがもつとも新しいフィ
ールドの中間の2インとして出力される。動きが検出さ
れると、もつとも新しいフィールドの与えられた中間の
ラインのすぐ上およびすぐ下のもつとも新しいフィール
ドにおける画素位置の平均を使用して中間の2インを規
定する。もつとも新しいフィールドのライン間のデータ
のこのインタポレーション、すなわち平均化は、映像デ
ータの出力フレームの空間解像度を減少させる影響があ
るが、2つの一連のフィールドのデータを組み合わせて
発生すると思われる単一フレームのデータを形威し、ま
たは2つの一連のフィールドのデータが単一の時点で発
生した時に生ずる二重映像効果をなくす。第3図の装置
とは反対に、水平−垂直トランスポージングメモリ13
30がト2ンスポージングモードで動作するか否かにか
かわらずデインタレースフィルタ1332が動作スる。The deinterlacing filter 1332 has a motion detector that allows 2 if there is no detected motion.
The data of the newest field is output as the middle 2-in of the newest field. When motion is detected, the average of the pixel positions in the most new field immediately above and just below a given midline of the new field is used to define the middle two ins. Although this interpolation, or averaging, of data between lines of a new field has the effect of reducing the spatial resolution of the output frame of video data, it is possible to To eliminate the double-image effect that occurs when a single frame of data or two series of fields of data occur at a single point in time. In contrast to the device of FIG.
Deinterlacing filter 1332 operates regardless of whether or not 30 operates in transposing mode.
なか、45°〜135°、および225°〜335°の
2軸を中心とした回転には非トランスポージングモード
を利用する。Among them, the non-transposing mode is used for rotation around two axes of 45° to 135° and 225° to 335°.
プリデシメーションフィルタ1334はデインタレース
フィルタ1332から映像信号を受信し、そのフルサイ
ズコピーばかシでな(1/2.1/4および1/8のサ
イズのコピーも垂直インタボレーションデシメーション
フィルタ1336に送ルことができる。垂直インタボレ
ーションデシメーションフィルタ1336はプリデシメ
ーションフィルタ1334から各フィールドの映像デー
タの適当なサイズのコピーを受信し、垂直ソースアドレ
ス発生器1326からの垂直ソースアドレスに応動して
垂直データ点を選択するか、または垂直方向におけるデ
ータ点の間を間挿するかして、垂直の次元にトランスフ
オームされている映像を出力する。垂直インタボレーシ
ョンデシメーションフィルタ1336は、垂直方向の指
定された倍率によって入力映像ようも゛大きな出力映像
、入力映像と同じ大きさの出力映像、または入力映像の
大きさの1/2よシ大きな出力映像が生ずると、各フィ
ールドのフルサイズコピーを用いる。ハーフサイズコピ
ーを1/4〜1/2のサイズの映像に使用し、1/4サ
イズのコピーを1/8〜1/4のサイズの映像に使用し
、178サイズのコピーを通常のサイズの1/8よシ小
さい映像に使用する。トランスポージングメモリ133
0が非トランスポージングモードで動作している場合、
垂直インタボレーションデシメーションフィルタ133
6は、それが実際に水平に走査された場合でさえもあた
かも垂直に走査されたかのごとくその映像を取り扱う。A pre-decimation filter 1334 receives the video signal from the de-interlacing filter 1332 and makes full size copies of it (1/2, 1/4 and 1/8 size copies are also provided to the vertical interlacing decimation filter 1336). A vertical interbolation decimation filter 1336 receives an appropriately sized copy of the video data for each field from a predecimation filter 1334 and in response to a vertical source address from a vertical source address generator 1326 The vertical interbolation decimation filter 1336 outputs a video that has been transformed in the vertical dimension by selecting data points or interpolating between data points in the vertical direction. If the specified scaling factor results in an output image that is larger than the input image, an output image that is the same size as the input image, or an output image that is larger than 1/2 the size of the input image, a full-size copy of each field is used. . Use half size copy for 1/4 to 1/2 size images, 1/4 size copy for 1/8 to 1/4 size images, and 178 size copy for normal size image. Transposing memory 133 Used for images smaller than 1/8 of
0 is operating in non-transposing mode,
Vertical interbolation decimation filter 133
6 treats the image as if it were scanned vertically even if it was actually scanned horizontally.
したがって動作は実質的には両方の動作モードと同じで
あるが、完全に垂直に走査された映像が12イン当シ4
25の画素を有し、水平に走査された映像がNTSC形
式で1ライン当シフ68画素を有する点が異なる。フィ
ルタ1336は、実質的にはフィルタ800(第3図)
としても実現してもよいが、低い帯域のクロマ成分の経
済的に有利な装置は第19図を参照して以下に説明する
。The operation is therefore essentially the same for both modes of operation, except that the completely vertically scanned image is
The difference is that the horizontally scanned video has 25 pixels and has a shift of 68 pixels per line in NTSC format. Filter 1336 is essentially filter 800 (FIG. 3).
An economically advantageous arrangement for lower band chroma components is described below with reference to FIG. 19.
垂直・水平トランスポージングメモリ1338は部分的
にトランスフオームされた映像アレイデータを垂直トラ
ンスボレーションデシメーションフィルタ1336から
受信し、垂直・水平トランスポジションを行なう。トラ
ンスポージングメモリ1338に垂直ラスタ走査順にデ
ータを読み込み、水平ラスタ走査順に画素当す約70ナ
ノ秒の単一フィールド周波数で読み出す。A vertical/horizontal transposition memory 1338 receives the partially transformed video array data from the vertical translation decimation filter 1336 and performs vertical/horizontal transposition. Data is read into transposing memory 1338 in vertical raster scan order and read out in horizontal raster scan order at a single field frequency of approximately 70 nanoseconds per pixel.
プリデシメーションフィルタ1342は実質的にはフィ
ルタ1334と同一に構成してよい。これはU−H)ラ
ンスポージングメモリ1338からデータを受信し、水
平インタボレーションデシメーションフィルタ1334
にフルサイズコピーおよび1/2 、1/4シよび1/
8サイズのコピーの両方を出力する。水平インタボレー
ションデシメーションフィルタ1344は水平ソースア
ドレス発生器1328からの水平ソースアドレスに応動
して水平方向にインタポレーションデシメーションフィ
ルタリングを完成し、トランスフオームされた映像信号
の輝度成分を出力する。Predecimation filter 1342 may be configured substantially the same as filter 1334. It receives data from U-H) transpose memory 1338 and horizontal interbolation decimation filter 1334.
Full size copy and 1/2, 1/4 size and 1/2 size copy
Output both 8 size copies. The horizontal interpolation decimation filter 1344 completes interpolation decimation filtering in the horizontal direction in response to the horizontal source address from the horizontal source address generator 1328, and outputs the luminance component of the transformed video signal.
水平インタボレーションデシメーションフィルタ134
4は実質的には垂直インタボレーションデシメーション
フィルタ1336と同一に構成してよい。Horizontal interbolation decimation filter 134
4 may be configured substantially the same as the vertical interbolation decimation filter 1336.
制御パネル1310の有利な装置構成が第14図に示さ
れ、これFig軸周波数制御ジョイスティック1410
と、パネルオペレータにフィードバックを与える2つの
状態デイスプレィ1412゜1414と、数群の押ボタ
ンまたはキースイッチ制御装置とを有する。このキース
イッチの群を使用してモード、チャネル、Dよび機能を
指定することによって、比較的複雑な1組の制御を単一
の3軸周波数制御ジョイスティック1410で実現する
ことができる。リターンすなわち中立位置にジョイステ
ィックを置くと、状態の変化は生じない。ジョイスティ
ックを右側に倒すと、選択されたXパラメータが増加し
、ジョイスティックを右側に保つ限シ増大し続ける。ジ
ョイスティックを右側に動かすほど、パラメータは急速
に増大する。同様に、このパラメータはジョイスティッ
クを左側に倒すと減少する。An advantageous configuration of the control panel 1310 is shown in FIG.
, two status displays 1412 and 1414 to provide feedback to the panel operator, and several groups of push buttons or keyswitch controls. By using this group of keyswitches to specify modes, channels, D, and functions, a relatively complex set of controls can be achieved with a single three-axis frequency control joystick 1410. Placing the joystick in the return or neutral position causes no change in state. Moving the joystick to the right increases the selected X parameter and continues to increase as long as the joystick is held to the right. The more you move the joystick to the right, the faster the parameter increases. Similarly, this parameter decreases by moving the joystick to the left.
y>よび2軸も同様に動作する。第14図に示す上の方
にジョイスティックを倒すと、Y軸のパラメータが増大
し、下の方に動かすと減少する。Z軸制御の場合、反時
計方向の回転でパラメータが増大し、時計方向の回転で
減少する。y> and the two axes operate similarly. When the joystick is tilted upward as shown in FIG. 14, the Y-axis parameter increases, and when moved downward, it decreases. In the case of Z-axis control, the parameter increases with counterclockwise rotation and decreases with clockwise rotation.
簡単のために電気的接続は省略しであるが、それぞれの
キースイッチレよび状態デイスプレィばかシでなくジョ
イスティックもパネルプロセッサ1308に接続されて
いる。Although electrical connections are omitted for simplicity, the joystick as well as the respective key switches and status displays are also connected to the panel processor 1308.
チャネル選択スイッチ群1418によって4つの利用で
きるチャネルのうちの1つを選択して対応する映像を制
御することができる。最後のチャネルキーを選択するこ
とによってトランスフォーメーションコマンドが関連す
るチャネルが決定される。クリアスイッチ群1420に
よって、選択された軸をクリアすることができ、または
すべての軸を現在選択されたパラメータの通常の、すZ
わち入力映像状態に戻すマスタクリアを行なうことがで
きる。たとえば、位置決め(トランスレーション)が選
択され、ジョイスティックを右側に動かして映像を右に
移動させると、クリアXキーを操作することによって映
像をその通常の位置に戻すことができる。モード選択キ
ー群1422によってこのトランスフォーメーションシ
ステムの全体の動作モードが決まシ、特殊効果の実現が
容易になる。プログラムキーを選択することによって本
システムはプログラムモードになシ、最初のノットで#
hまって利用できる各ノットごとにトランスフォーメー
ションコマンドを入力することができる。Channel selection switches 1418 allow one of the four available channels to be selected to control the corresponding video. Selecting the last channel key determines the channel to which the transformation command is associated. Clear switch group 1420 allows you to clear the selected axis or set all axes to the normal,
In other words, it is possible to perform master clear to return to the input video state. For example, if translation is selected and the joystick is moved to the right to move the image to the right, the image can be returned to its normal position by operating the Clear X key. The mode selection key group 1422 determines the overall operating mode of this transformation system, making it easier to realize special effects. By selecting the program key the system enters program mode and at the first knot #
Transformation commands can be entered for each available knot at any time.
右を指す矢印を操作することによって選択されたノット
の数が増大し、左を指す矢印を選択することによって現
在のノット数が減少する。Operating the arrow pointing to the right will increase the number of selected knots, and selecting the arrow pointing to the left will decrease the current number of knots.
ランキーを操作すると、本システムはランモードとなシ
、蓄積された一連のノットが実行される。テストキーを
操作すると本システムはテスト動作モードになシ、さま
ざまなマイクロプロセッササブシステム内の診断プログ
ラムが工2−状態を試験して表示する。デュレーション
キーを操作して数値キー群1424のうちの1つ以上の
キーを操作すると、動作シーケンスの各フィールドに唄
ける全体の時間が指定される。When the run key is operated, the system enters run mode and executes a series of accumulated knots. Actuation of the test key places the system in a test mode of operation in which diagnostic programs within the various microprocessor subsystems test and display system conditions. When the duration key is operated and one or more keys of the numeric key group 1424 are operated, the entire time that can be sung for each field of the action sequence is specified.
プログラムモードでは、テュレーション機能によって現
在のノットからこれに続くノットまでのフィールドのト
ランジション時間が指定される。ストア効果シよびリコ
ール効果と表示された一対のキーによって全体の効果、
すなわち一連のノットがフロッピーディスクに蓄積され
、つぎにこれを呼び出すことができる。ナンバー/ルー
プ1424も入カキ−およびリコールキーを有する。こ
の入カキ−によって選択された数が入力されて蓄積され
、数値の入力を終了する。In program mode, the turation function specifies the transition time of the field from the current knot to the following knot. Store effect and recall effect and the entire effect by a pair of keys displayed,
That is, a series of knots is stored on a floppy disk, which can then be recalled. Number/loop 1424 also has an input and recall key. The number selected by this input key is input and accumulated, and the numerical input is completed.
リコールキーは入力された数値を0にして工2−を消去
することができる。The recall key can change the input value to 0 and erase the work 2-.
パラメータ選択群1426によってジョイスティックの
さ筐ざまな軸の意味が決まる。アスペクト/スキニーキ
ーは、ジョイスティックをX方向シよびY方向にそれぞ
れ動かすと水平および垂直方向に映像の大きさを選択的
に拡大管たは縮小させるものである。同時に、2軸制御
のジョイスティック1410を使用して映像のスキュー
を行なう。すなわち、映像の上部が映像の下部に対して
トランスレートされ正方形を平行四辺形にする。Parameter selection group 1426 determines the meaning of the various axes of the joystick. The aspect/skinny key selectively enlarges or reduces the size of the image in the horizontal and vertical directions by moving the joystick in the X and Y directions, respectively. At the same time, a two-axis control joystick 1410 is used to skew the image. That is, the top of the image is translated relative to the bottom of the image, turning a square into a parallelogram.
軸選択キーは3つの次元にかいて映像のローテーション
が発生する中心点の位置を決める。The axis selection keys determine the position of the center point at which image rotation occurs in three dimensions.
この機能を選択すると、カーソルが表示され、・ローテ
ーションの中心点の位置を決める助けになる。すべての
ローテーションはこのローテーションの中心点を通る3
本の互いに垂直な軸のうちの1本を中心として起る。When you select this function, a cursor will appear to help you locate the rotation center point. All rotations pass through the center point of this rotation3
Occurs around one of the mutually perpendicular axes of the book.
ロケートキーは入力映像の3つの次元にかける位置を決
めるものである。The locate key is used to determine the position in three dimensions of the input image.
プラーキーは映像を選択的にデホーカスさせるものであ
る。ジョイスティック14100zおよびθ軸制御を行
なうだけでこのキーを働かせることができる。Plaquey is for selectively defocusing images. This key can be activated simply by controlling the joystick 14100z and the θ-axis.
ポジション/サイズキーはXおよびY軸を用いて入力映
像に対して出力映像を水平および垂直にトランスレーシ
ョンさせるものであシ、ジョイスティックの2軸制御に
よって入力映像のサイズに対して出力映像のサイズを制
御するととができる。The position/size keys are used to horizontally and vertically translate the output image relative to the input image using the X and Y axes, and the two-axis control of the joystick allows the size of the output image to be translated relative to the size of the input image. When you control it, you can do it.
ローテートキーは、中心点の回シに映像を3次元でロー
テーションさせるのを制御するものである。各ジョイス
テイオり軸は対応する軸のローテーションを制御する。The rotate key controls the three-dimensional rotation of the image around the center point. Each joystay axis controls the rotation of the corresponding axis.
垂直に動かすことによってX軸を中心とするローテーシ
ョンを制御し、水平に動かすことによってY軸を中心と
するローテーションを制御し、ジョイスティックを回転
させることによって2軸を中心とする映像のローテーシ
ョンを行なう。ローテーションのいずれの妥当な数も指
定することができる。Moving the joystick vertically controls rotation around the X axis, moving it horizontally controls rotation around the Y axis, and rotating the joystick rotates the image around the two axes. Any reasonable number of rotations can be specified.
たとえば、0ローテーシヨンを1つの与えられ九ノット
で指定してつぎのノットでは10のローテーションを指
定してもよい。つぎに高レベル制御装置1314のイン
タボレート機能によって、与えられたノットとつぎのノ
ットの間に10のローテーションを発生させることがで
きる。For example, a zero rotation may be specified for one given knot of nine, and a rotation of ten for the next knot. The interpolation function of the high level controller 1314 can then cause 10 rotations to occur between a given knot and the next knot.
多数のローテーションは、ジョイスティックを操作して
所望の軸を中心とするローテーションを行ない、所望の
数のローテーションを計数してし筐うまでジョイスティ
ックを操作し続けることによって行なわれる。Multiple rotations are performed by manipulating the joystick to rotate around the desired axis and continuing to manipulate the joystick until the desired number of rotations has been counted and completed.
パースペクティブ深度のキーはジョイスティックがZ軸
にあるときにのみ有効であシ、被写体が最初の映像の平
面の後の方に移動するにつれて小さくなるか、この平面
の前の方に移動す“るにつれて大きくなるかする速度を
2軸を中心トスるローテーションなどによって制御する
ものである。これは、映像の下部にかいてX軸を中心と
して回転する映像を想定することによって視覚的に実現
することができる。映像が見るものから離れて回転する
と、その映像の上部が最初の平面から離れるようになシ
、したがって小さくなる。パースペクティブ深度キーに
よって映像がローテーション角に対して小さくなる速度
を制御することができる。The perspective depth key is only active when the joystick is in the Z axis, and becomes smaller as the subject moves towards the back of the initial image plane, or becomes smaller as the subject moves towards the front of this plane. The speed at which the image increases is controlled by rotation, such as tossing around two axes.This can be achieved visually by imagining an image rotating around the X axis at the bottom of the image. Yes, as the image rotates away from the viewer, the top of the image moves away from the initial plane, and therefore becomes smaller. The perspective depth key allows you to control how quickly the image shrinks relative to the rotation angle. can.
LUM HUE SATキーは、最初の映像によって占
有されない領域における出力映像の背景の色を指定する
ものである。たとえば、前述のパースペクティブローテ
ーションの例では、映像の上部が表示スクリーンの平面
から離れてローデートすると、この映像の上部は小さく
なシ、表示スクリーンの右上および左上の隅はもはや最
初の映像によって占有されなくなる。LUMlHUE
8ATキーによってジョイスティック141゜のy、z
>よびX軸はそれぞれ、背景の映像の対応する成分を制
御することができる。この背景の映像制御は、スイッチ
ャ1506(第13図)とともに使用するととくに有効
であシ、これはカラーキーまたは輝度キーに応動して1
つのチャネルの映像データを別なチャネルの映像データ
に置き換えて、単一チャネルの合成映像を組み立てるプ
ログラムされている。The LUM HUE SAT key specifies the color of the background of the output video in areas not occupied by the first video. For example, in the perspective rotation example above, when the top of the image loads away from the plane of the display screen, the top of this image becomes smaller and the top right and top left corners of the display screen are no longer occupied by the first image. . LUMlHUE
8AT key to move joystick 141°y, z
> and X axes can each control corresponding components of the background image. This background video control is particularly useful when used in conjunction with switcher 1506 (FIG. 13), which can be used in response to color or brightness keys.
It is programmed to replace video data from one channel with video data from another channel to assemble a single channel composite video.
プログラムキーIFP1428は、与えられた映像効果
のさまざまなノットのプログラミングを行なうものであ
る。挿入ノットキーを操作すると、新しいノットが現在
のノットと前のノットの間に挿入され、リムーブノット
キーは同様にプログラムされ九ノットを一連のノットか
ら消去するものである。セーブノットキーを操作すると
、与えられたノットにかけるすべてのパラメータはロー
テーションの場合以外、リコールノットキーを操作する
ことによるのちのリコールのために蓄積される。このセ
ープレよびリコール機能は、与えられたノットにおける
パラメータ状態がつぎのノットにデュプリケートされる
場合に用いられる。もちろんこれらのパラメータのうち
のいくつか、またはすべてをデュプリヶーションののち
変えることができる。ポーズノットキーを操作すると、
ランモードにかける現在のノットでホルトし、つぎのユ
ーザコマンドを待つ。ループキーを操作して数値キー群
1424によってデュレーションの数値を選択すると、
効果の最後のノットから最初のノットにループバックす
る。最後のノットから最初のノットに遷移する時間は、
ループキーを選択したのち入力された数値をとる。この
ループバックによって、ストップキーの操作で連続的な
ループシーケンスを中止するまで、中間の一連のノット
状sFi連続的に順番に実行される。Program key IFP 1428 is for programming various knots of a given video effect. Actuation of the insert knot key inserts a new knot between the current knot and the previous knot, and the remove knot key is similarly programmed to remove nine knots from the series of knots. When the Save Knot key is operated, all parameters applied to a given knot are stored for later recall by operating the Recall Knot key, except in the case of rotation. This save and recall function is used when the parameter state at a given knot is duplicated at the next knot. Of course, some or all of these parameters can be changed after duplication. When you operate the pause knot key,
Halts at the current knot in run mode and waits for the next user command. When you operate the loop key and select the duration value using the numeric key group 1424,
Loops back from the last knot of the effect to the first knot. The transition time from the last knot to the first knot is
After selecting the loop key, take the input value. This loopback causes a series of intermediate knotted sFi sequences to be executed sequentially until the continuous looping sequence is interrupted by operation of the stop key.
フリーズアップテート・レートキーは、フリーズされた
映像をアップデートするまで保持するフィールドの数を
数値キー群1424によって指定するものである。すな
わち、フリーズアップデートキーのつぎに数値8のキー
を操作すると、8番目のフィールドごとに2つの新しい
映像フィールドがサンプルされ、つぎのアップデート時
点まで保持される。実際に、水平・垂直トランスポージ
ングメモリ13504−j、入力映像フィールドの指定
された数が生ずるまで新しい入力映像フィールドを受信
することが禁止される。The freeze-update rate key is used to specify the number of fields to be held until the frozen video is updated using a group of numerical keys 1424. That is, when the key with the number 8 is operated after the freeze update key, two new video fields are sampled every eighth field and are held until the next update time. In fact, the horizontal and vertical transposition memory 13504-j is inhibited from receiving new input video fields until the specified number of input video fields has occurred.
与えられたチャネルに効果を入れる例として、フルサイ
ズの画像を画面の中央Vc 1/2のサイズに縮小し、
パースペクティブ表示をしてY軸の回シに360°回転
させ、つぎにフルサイズに戻す例を考える。スイッチ群
1418によって所望のチャネル、たとえばチャネル1
を選択したのち、群1422のプログラムスイッチを操
作してすべての状態をフルサイズ画像を発生する初期状
態にセットし、どんな操作も行なわないようにする。そ
こで、この初期画像状態はその効果の最初のノット点で
ある。ここで群1428にシけるセーブノットキーを操
作して初期状態を保持し、のちにこの効果の終シにおい
てこの効果を初期状態に戻すのべ使用する。As an example of applying an effect to a given channel, reduce a full size image to the size of Vc 1/2 in the center of the screen,
Consider an example of displaying a perspective view, rotating it 360 degrees around the Y axis, and then returning to full size. Switch group 1418 selects a desired channel, for example channel 1.
After selecting , the program switch in group 1422 is operated to set all states to the initial state for generating a full-size image, and no operations are performed. This initial image state is then the first knot point of the effect. Here, the save not key in group 1428 is operated to maintain the initial state, and later, at the end of this effect, this effect is used to return to the initial state.
そこで数値キー1424によってデュレーション時間を
指定し、つぎのすなわち2番月のノットの時間を規定す
る。たとえば数値600によって最初のノット時間を6
00フイ一ルド期間すなわち10秒とする。この最初の
10秒の期間中に、フルサイズからハーフサイズへの「
ズーム」が発生する。このノット数は状態デイスプレィ
1412に表示され、ノット時間の数値が入力されると
状態デイスプレィ1414に現われる。−般に、状態デ
イスプレィは現在のノットはかシでなく選択されたパラ
メータの状態も表示する。Therefore, the duration time is specified using the numerical key 1424, and the time of the next knot, that is, the second month, is defined. For example, the number 600 indicates the initial knot time of 6.
00 field period, or 10 seconds. During this first 10 second period, the full-size to half-size
"Zoom" occurs. This number of knots is displayed on status display 1412 and appears on status display 1414 when a knot time value is entered. - In general, the status display shows the status of the selected parameter as well as the current knot position.
群1422にかける前方または右を指す矢印をここで操
作すると、つぎのすなわち2番目のノット状態に移行す
る。このキーを操作することによって最初のノットのイ
ベントのプログラミングを閉じ、2番目のノットのプロ
グラミングを開く。If the arrow pointing forward or to the right on group 1422 is operated here, it will move to the next or second knot state. By operating this key, the programming of the first knot event is closed and the programming of the second knot is opened.
ここで群1426から2Dポジシヨンサイズキーを操作
し、ここでジョイスティックを使用してジョイスティッ
クのXYの動きに従ってスクリーン上の画像の位置を変
化させることができ、または2軸すなわち0軸にかいて
そのジョイスティックの上にある回転ノブを動かすこと
によって画像のサイズを変化することができる。この例
では、XY位置は一定に保持した筐ま画像が1/2の大
きさになるまでジョイスティックノブを回転させる。こ
こでつぎのノットすなわち第30ノツトまでの継続時間
を指定し、この場合これによってサイズ縮小の時間が指
定される。Now operating the 2D position size keys from group 1426, the joystick can now be used to change the position of the image on the screen according to the XY movement of the joystick, or to You can change the size of the image by moving the rotary knob on the joystick. In this example, the joystick knob is rotated until the casing image becomes 1/2 the size while keeping the XY position constant. Here, the duration until the next knot, ie, the 30th knot, is specified, and in this case, this specifies the time for size reduction.
デュレーションボタンを操作し、300フイ一ルド期間
すなわち5秒の期間に入る。第20ノツトのプログラミ
ングが完全であれば、再びホアードキーを操作して第2
のノットを閉じ、第30ノツトを開く。第30ノツトは
そのY軸を中心としてハーフサイズの画像を360°回
転させることを規定し、いくつかの3次元の透視効果を
加える。群1426におけるローテートキーをここで操
作してジョイスティックを有効にし、その3つの軸のい
ずれかを中心として画像を回転させる。この例ではジョ
イスティックを水平方向に右に動かし、画像をそのY軸
を中心として回転させる。ジョイスティックを垂直方向
に動かすことによってX軸を中心として回転し、ジョイ
スティックノブを2軸すなわち0軸に回転させることに
よって画像を2軸を中心として回転させることができる
。この例では、ジョイスティックを右に動かし、透視効
果が得られるのに充分な角度、たとえば30〜45°に
画像が回転するまでこれを保持する。なか、画像が表示
スクリーンの平面から回転する・1で透視効果が見られ
ないので、この回転が必要である。画像を部分的に回転
させる場合、ジョイスティックを復旧させて群1426
における透視深度キーを操作する。ここでジョイスティ
ック0コントロールを操作して必要な透視の量を制御し
、所望の量の透視を画像に加える。つぎに再びローテー
ションボタンを操作し、スクリーン上にローテーション
が見られるまでジョイスティックを右に保持することに
よって所望の完全な360゜の画像の回転を行なう。こ
こで群1424におけるデュレーションキーおよび1組
の数字キーを操作することによってノット3の継続期間
を指定する。この例にかいて、この期間は10秒に相当
する600フイ一ルド期間として入力されるものとする
。この場合、この10秒はノット4の時間を規定し、こ
れは単一の、すなわち変更されない映像状態である。し
たがって最後の10秒の期間中、映像はフルサイズにズ
ームバックされる。Operate the duration button to enter a 300 field period, or a 5 second period. If the programming of the 20th knot is complete, operate the ford key again to set the 20th knot.
Close the 30th knot and open the 30th knot. Note 30 specifies a 360° rotation of the half-size image around its Y axis and adds some three-dimensional perspective effects. The rotate key in group 1426 is now operated to enable the joystick and rotate the image about any of its three axes. In this example, moving the joystick horizontally to the right rotates the image about its Y axis. By moving the joystick vertically, the image can be rotated about the X-axis, and by rotating the joystick knob about the 2-axis, the 0-axis, the image can be rotated about the 2-axis. In this example, move the joystick to the right and hold it until the image has been rotated to a sufficient angle to create a perspective effect, for example 30-45 degrees. This rotation is necessary because the perspective effect cannot be seen in 1, where the image is rotated from the plane of the display screen. If you want to partially rotate the image, restore the joystick and press group 1426.
Operate the perspective depth key in . Now manipulate the joystick 0 control to control the amount of perspective needed to add the desired amount of perspective to the image. The desired full 360° image rotation is then achieved by operating the rotation button again and holding the joystick to the right until rotation is seen on the screen. Here, the duration of knot 3 is specified by operating the duration key and a set of numeric keys in group 1424. In this example, assume that this period is entered as a 600 field period corresponding to 10 seconds. In this case, this 10 seconds defines the time of knot 4, which is a single, ie unaltered, video state. Therefore, during the last 10 seconds, the video is zoomed back to full size.
ここで歩進矢印キーを選択してノット5を閉じ、最後の
ノット4を開く。プログラミング群1428からリコー
ルノットボタンを操作し、前に蓄積した現在のノット点
4にかける最初のフルサイズすなわち1のパラメータを
蓄積する。Now select the step arrow key to close knot 5 and open the last knot 4. The recall knot button from programming group 1428 is operated to store the first full size or 1 parameter to be applied to the previously stored current knot point 4.
ここてこの効果を完了してモード制御1422からスト
ア効果ボタンを選択することによってこれをディスクに
蓄積することができる。継続期間および操作の変更また
は追加などの効果をさらに編集することは、別なノット
に戻シ、選択されたロケーションに別なノットを挿入し
、またはノットを消去することによっても行なうことが
できる。You can now complete this effect and store it to disk by selecting the store effect button from mode control 1422. Further editing of effects, such as changing or adding duration and operations, can also be done by reverting to another knot, inserting another knot at a selected location, or deleting a knot.
または、全体の効果の全操作時間は、各ノット点の間の
相対的な継続期間を変更することなく修正することがで
きる。たとえば、効果の指定された操作時間が25秒で
ある。しかし、全体の操作時間は、群1422にかける
デュレーションキーを操作してつぎにキーボード142
41Cよって1800を入力することによって、たとえ
ば30秒のコマーシャルなどのように容易に30秒に増
加させることができる。したがって各それぞれのノット
時間は50/25によって効果的に増加する。すなわち
最初のノット時間は600フイ一ルド期間から720フ
イ一ルド期間まで効果的に増大し、2番目のノット時間
は300フイ一ルド期間から360フイ一ルド期間まで
効果的に増大し、3番目のノット時間は600フイ一ル
ド期間から720フイ一ルド期間まで効果的に増大する
。これによって、全体の操作時間は指定された50秒に
なる。Alternatively, the total operating time of the entire effect can be modified without changing the relative duration between each knot point. For example, the specified operation time for the effect is 25 seconds. However, the entire operation time is as follows: by operating the duration key applied to group 1422, and then pressing the keyboard 1422.
For example, a 30 second commercial can be easily increased to 30 seconds by inputting 1800 by 41C. Thus each respective knot time is effectively increased by 50/25. That is, the first knot time effectively increases from the 600 field period to the 720 field period, the second knot time effectively increases from the 300 field period to the 360 field period, and the third knot time effectively increases from the 300 field period to the 360 field period. The knot time effectively increases from 600 field periods to 720 field periods. This brings the total operation time to the specified 50 seconds.
ここで第15図を参照すると、水平・垂直トランスポー
ジングメモリ1530は、ディストリビュータ1502
、OH2と表示された5つのフィールドストア1510
〜1514.5 : 4マルチプレクサ1520、!?
よびトランスポージングメモリ1330の他の部分にア
ドレス信号および制御信号を与えるように接続されたア
ドレス制御回路1522を有する。フィールドストア1
510〜1514は輝度成分ごとに別々に示されている
が、これらは同期して共通に動作し、以下に説明するよ
うにI&よびQ力2−成分フィールドストアをアドレス
指定することが有利である。Referring now to FIG. 15, the horizontal and vertical transposing memory 1530
, 5 field stores 1510 labeled OH2
~1514.5: 4 multiplexers 1520,! ?
and an address control circuit 1522 connected to provide address and control signals to and other portions of transposing memory 1330. field store 1
Although 510-1514 are shown separately for each luminance component, they operate in common synchronously and advantageously address the I& and Q power 2-component field stores as described below. .
ディストリビュータ1502はたとえば入力としてのY
すなわち輝度成分などの標準力2−テレビジョン映像デ
ータの1つの成分を受信し、フィールドストア1510
〜1514のうちの一連のものにこの入力データの一連
のフィールドを巡回的に蓄積する。5つのフィールドス
トアがすべて一杯になると、ディストリビュータ150
2はもつとも古いフィールドデータを蓄積しているフィ
ールドストアに入力フィールドデータを送シ続ける。そ
の結果、5つのフィールドストア1510〜1514は
つねにもつとも新しい4つのフィールドデータを蓄積し
、5番目にもつとも新しいフィールドデータが新しい入
力データによって上書きされる。Distributor 1502 may have Y as an input, for example.
That is, the standard power 2 - one component of the television video data, such as the luminance component, is received and stored in the field store 1510.
This series of fields of input data is stored cyclically in a series of .about.1514. When all five field stores are full, 150 distributors
2 continues to send input field data to the field store which stores old field data. As a result, the five field stores 1510-1514 always store at least four new field data, and the fifth at least new field data is overwritten by new input data.
マルチプレクサ1520は、5つのフィールドストアの
出力を受け、つぎに4つのもつとも新しい蓄積された完
全なフィールドからデータを4つの出力2インに巡回的
に出力し、もつとも新しいフィールドが径路人に、2番
目に新しいフィールドが径路Bに、3番目に新しいフィ
ールドが径路Cに、4番目に新しいフィールドが径路り
にそれぞれ出力される。したがって4つのもっとも新し
い映像データフィールドがデインター、レースフィルタ
1332に連続して利用される。A multiplexer 1520 receives the outputs of the five field stores and then cyclically outputs data from the four newest stored complete fields to the four outputs 2-in, so that any new field is routed to the second The new field is output to path B, the third new field is output to path C, and the fourth new field is output to path C. Therefore, the four most recent video data fields are sequentially applied to the deinter and lace filter 1332.
水平・垂直トランスポージングメモリ18では、トラン
スポージングメモリ1330がつねにデータを受信して
水平走査方向に蓄積する。通常の動作モードでは、この
蓄積されたフィールドデータをトランスポーズし、垂直
走査方向に出力し、特殊動作モードではメモリ133o
が非トランスポージングモードで動作し、読み込まれた
のとまったく同じ水平走査方向に映像データを出力する
。In the horizontal/vertical transposing memory 18, a transposing memory 1330 constantly receives and stores data in the horizontal scanning direction. In the normal operation mode, this accumulated field data is transposed and output in the vertical scanning direction, and in the special operation mode, the stored field data is transposed and outputted in the memory 133o.
operates in non-transposing mode, outputting video data in the exact same horizontal scan direction in which it was read.
第16図および第17図には、第15図にかけるストア
1510に対応するフィールドストア0のメモ!J 1
600、>よびI訃よびQ処理システム1322.13
24の対応するストアの有利な構成例が示されている。In FIGS. 16 and 17, there is a memo for field store 0 corresponding to store 1510 in FIG. 15! J1
600, > and I death and Q processing system 1322.13
An advantageous example configuration of 24 corresponding stores is shown.
この輝度信号成分のメモリはYO〜Y7として表示され
た8つの記憶モジュールを有する。これらのモジュール
はそれぞれ32フードの深さで1H素すなわち8ビツト
の幅を有する。メモリ1600は140ナノ秒サイクル
で動作し、同時に2つの輝度信号画素を蓄積する。各メ
モリサイクルにおいて、記憶モジュールYO,Y2.
Y4.またはY6の1つには前の画素が蓄積され、4つ
の後の記憶モジュールY1. Y3. Y5 ”!たは
Ylの1つにはつぎに続く画素すなわち後の画素が蓄積
される。メモリに書き込む前に、Y入力第1ストローブ
信号YIE8に応じて最初の輝度信号画素データがY入
力第ルジスタ1602に蓄積される。そこで、つぎの画
素がY入力第2ストローブ信号YIL8に応じてY入力
第2レジスタ1604に蓄積される。この同じ2つの画
素期間において、行列アドレスが記憶モジュールYo〜
Y7にストローブされ、Y入力第2レジスタ1604が
後の画素を受信すると2つの画素データをただちに書き
込めるようにメモリを準備する。This luminance signal component memory has eight storage modules labeled YO to Y7. Each of these modules is 32 hoods deep and 1H element or 8 bits wide. Memory 1600 operates in 140 nanosecond cycles and stores two luminance signal pixels simultaneously. In each memory cycle, storage modules YO, Y2 .
Y4. Or one of Y6 stores the previous pixel, and the four later storage modules Y1. Y3. The next pixel, that is, the next pixel, is stored in one of Y5"! or Yl. Before writing to memory, the first luminance signal pixel data is stored in the Y input first strobe signal YIE8. 1602.Then, the next pixel is stored in the Y-input second register 1604 in response to the Y-input second strobe signal YIL8.In these same two pixel periods, the row and column addresses are stored in the storage module Yo~
When Y7 is strobed and Y input second register 1604 receives the next pixel, the memory is prepared so that two pixel data can be written immediately.
経済的に実現できる記憶モジュールのサイクルタイムは
1400ナノ秒以上であるので、この記憶モジュールを
4相ローテート構成に使用する。最初の14Qナノ秒メ
モリサイクルKかいて、相1信号によって記憶モジュー
ルYOおよびYlにデータが蓄積される。第2相におい
て、記憶モジュールY2およびY3にデータが蓄積され
、第3相において記憶モジュールY4およヒY5にデー
タが蓄積され、第4相にかいて記憶モジュールY6>よ
びYlにデータが蓄積される。The storage module is used in a four-phase rotating configuration because it has an economically viable cycle time of 1400 nanoseconds or more. During the first 14Q nanosecond memory cycles K, data is stored in storage modules YO and Yl by the phase 1 signal. In the second phase, data is stored in storage modules Y2 and Y3, in the third phase, data is stored in storage modules Y4 and Y5, and in the fourth phase, data is stored in storage modules Y6> and Yl. Ru.
5′#r目のサイクル中、アドレス入力が歩進し、ロー
テートサイクルを繰シ返してモジュールYOおよびYl
に相1で情報を蓄積し始める。したがって明らかに、各
メモリモジュールごとに、4X140ナノ秒すなわち5
60ナノ秒の期間が各データアクセスサイクルで利用で
き、これは経済的に得られるメモリチップで充分に実現
することができる。During the 5'#rth cycle, the address input increments and repeats the rotation cycle to input the modules YO and Yl.
In Phase 1, information begins to accumulate. So clearly, for each memory module, 4X140 nanoseconds or 5
A period of 60 nanoseconds is available for each data access cycle, which can be fully realized with economically available memory chips.
読出し動作に訃いてもこれらの記憶モジュールを実質的
に同じように動作させ、140ナノ秒のメモリサイクル
KThいて初めの方の記憶装置Yo、Y2.Y4または
Y6の1つからデータをY出力第1ストローブ信号YO
E8に応じてY出力画ルジスタ1606に蓄積し、後の
モジュールY1.l、YsまたはYlの1つからデータ
をY出力第2ストローブ信号YOL8に応じてY出力第
2レジスタ1608に蓄積する点が異なる。つぎに、2
つの画素データを直列にしてY出力信号ラインYOで順
次利用できるようにするが、・これは、Y出力付勢レジ
スタ1606の出力をY出力第1付勢ストローブ信号Y
OEBSで付勢し、つぎに70ナノ秒後に、Y出力第2
レジスタ1608の出力をY出力第2付勢信号YOLE
Sで付勢することによって行なわれる。読出しにかいて
、記憶装置YO〜Y7は4相ロ一チーテイング動作で同
じよ・うに動作し続ける。行走査方向に読み出しを行な
う場合、書き込み動作と実質的に同じであるが、記憶装
置が書き込みコマンドの代シに読出しコマンドを受信す
る点が異なる。Even if a read operation fails, these storage modules operate in substantially the same way, and the 140 nanosecond memory cycle KTh allows the earlier storage devices Yo, Y2 . Outputs data from one of Y4 or Y6 as first strobe signal YO
E8, the Y output image is accumulated in the register 1606, and is stored in the subsequent module Y1. The difference is that data from one of Y, Ys, or Yl is stored in the Y-output second register 1608 in response to the Y-output second strobe signal YOL8. Next, 2
The two pixel data are serialized and made available sequentially on the Y output signal line YO.
energize with OEBS, then after 70 nanoseconds, Y output 2nd
The output of the register 1608 is the Y output second energizing signal YOLE.
This is done by energizing with S. For reading, storage devices YO-Y7 continue to operate in the same manner in a four-phase rotary cheating operation. Reading in the row scanning direction is substantially the same as a write operation, except that the storage device receives a read command instead of a write command.
第16図に示す配憶装置はさらに、■カラー映像信号成
分の2つの記憶モジュールエ2およびエフと、Qカラー
映像信号成分の2つの記憶モジュールQ2釦よびQ7と
を有する。力2−信号威分は、輝度信号成分の周波数の
471でサンプルされるので、輝度信号成分に8つのメ
モリモジュールを必要とするのに対して、各カラー信号
成分には僅か2つのメモリモジュールを必要とする。I
iよびQ輝度信号記憶モジュールはデータを受信した多
読み出しfl:、シする以外は正確に並列に動作し、I
2およびQ2記憶モジュールY2輝度信号記憶モジュー
ルと並列に動作するが、I7訃よびQ7記憶モジュール
はY7輝度信号記憶モジュールと同期して並列に動作す
る。このように同期して並列に動作することによって、
カラー信号記憶モジュールは輝度信号記憶モジュールに
発生したアドレス信号訃よびタイミング信号を両方受信
する。I2シよびQ2記憶モジュールは相2のY2記憶
モジュールと同期し、エフおよびQ7記憶モジュールは
相4のY7記憶モジュール−と同期しているので、カラ
ー信号フィールドストアはそれぞれ180°の位相差を
もつ2つの1120ナノ秒メモリとして動作するように
なる。いずれにせよ、各4つの輝度信号データの画素と
とKI力2−信号データの1つの画素およびQカラー信
号データの1つの画素が蓄積されることになる。カラー
信号記憶モジュールは適当な輝度信号記憶モジュールと
同期させて水平および垂直走査読出しモードの両方にお
いで、輝度信号データを輝度信号の70ナノ秒の周波数
の1/4の一定の周波数で読み出すようセすることがフ
ィールドストア0の適当な動作のために必要である。こ
のように行なうことは第1表を参照することによって理
解できる。The storage device shown in FIG. 16 further includes (2) two storage modules E2 and F for color video signal components, and two storage modules Q2 and Q7 for Q color video signal components. Power 2 - Signal power is sampled at 471 of the frequency of the luminance signal component, so each color signal component requires only two memory modules, compared to eight memory modules for the luminance signal component. I need. I
The i and Q luminance signal storage modules operate exactly in parallel except for the multi-readout fl:, which receives data, and the I
2 and Q2 storage modules operate in parallel with the Y2 luminance signal storage module, while the I7 and Q7 storage modules operate synchronously and in parallel with the Y7 luminance signal storage module. By operating synchronously and in parallel in this way,
The color signal storage module receives both the address signal and the timing signal generated by the luminance signal storage module. Since the I2 and Q2 storage modules are synchronized with the Y2 storage module of phase 2, and the F and Q7 storage modules are synchronized with the Y7 storage module of phase 4, the color signal field stores each have a 180° phase difference. It will now operate as two 1120 nanosecond memories. In any case, each of the four pixels of luminance signal data and one pixel of KI power 2-signal data and one pixel of Q color signal data will be accumulated. The color signal storage module is configured to read out the luminance signal data at a constant frequency of 1/4 of the 70 nanosecond frequency of the luminance signal in both horizontal and vertical scan readout modes in synchronization with the appropriate luminance signal storage module. This is necessary for proper operation of Field Store 0. This can be understood by referring to Table 1.
mi表tiアドレステーブルであシ、データがY記憶モ
ジュールに蓄積される方法を示す。各輝度信号成分ごと
に別々に示してはいないが、Y記憶モジュールC2Th
よびC7に蓄積された各画素の輝度信号データごとに対
応する画素のカラー信号データがカラー信号記憶モジュ
ールI2.Q2ThよびI7.Q7に蓄積されることが
わかシ、これは第1表の右側の2つの列に輝度信号画素
Co、 o、およびCO21によって2つの記憶装置に
対して集合的に示されている。The mi table ti address table shows how data is stored in the Y storage module. Although not shown separately for each luminance signal component, the Y storage module C2Th
The color signal data of the corresponding pixel for each luminance signal data of each pixel stored in the color signal storage module I2. Q2Th and I7. This is shown collectively for the two stores by the luminance signal pixels Co, o, and CO21 in the right two columns of Table 1.
同期させタイミングをとるためには、ときシシイニシャ
ルアドレス蓄積ロケーションの前に動作を開始すること
が都合がよい。したがって負のアドレスの識別を避ける
ため、16X112=1792のアドレスロケーション
でデータを蓄積し始める。水平行走査モードでフィール
ドストア0にデータを書き込む場合、画素po、o>よ
びPOllのデータが順次Y入カラインYIに到達し、
それぞれY入力第ルジスタ1602 $>よびY入力第
2レジスタ1604に蓄積される。これらのデータの最
初の2つの画素はレジスタ1602 Thよび1604
に書き込まれ、行列アドレスが相1の記憶モジュールY
o>よびYlにストローブされる。最初の相1メモリサ
イクルが続くと、画素PO12およびPO13が順次Y
入力画ルジスタ1602:によびY入力第2レジスタ1
604にそれぞれストローブされる。つぎに相2のメモ
リサイクルが始まシ、2つの画素がそれぞれ記憶モジュ
ールY2およびI3に蓄積される。このプロセスは最初
のラスタ走査ラインを通して続き、メモリの位相が相1
にリサイクルして画素PO26およびPO17が記憶モ
ジュールY6>よびI7のアドレス1792に相4で蓄
積されたのち、画素PO,8シよびPO19をメモリア
ドレスロケーション17X112=2016に蓄積する
。アドレスマツプは112X8 = 896の画素を各
水平走査行ごとにメモリモジュールのアドレス空間に割
シ当てる。これは、NT8C水平走査線にかける768
画素のみならず、PAL走査線のこれよシ多い画素数に
メモリの構成を変更することなく対処するのに充分であ
る。なお、■およびQカラー画素は同時に輝度信号画素
P0.2. Po、 7.* Pa、 10などととも
に蓄積される。最初のラスタ走査行のすべての画素が蓄
積されたのち、水平帰線中につぎのラスタ走査行の蓄積
の準備がなされる。どの位相で最初の行の最後の画素を
蓄積したかにかかわらず位相は相1に戻る。しかしフィ
ールドストアのシーケンスは行2の初めに1つの画素の
時間を開始する。したがって、Y入力第ルジスタ160
2は実際の映像データが利用できる前に1画素期間スト
ローブされ、第■表においてXで示されるドントケア情
報がロードされる。70ナノ秒のつぎのY入力第2レジ
スタ1604がストローブされ画素P1,0のデータを
受信する。その後データ蓄積が通常の方法で続けられ、
フィールドストアのカラー信号記憶位置に相2および相
4の動作時間でデータを蓄積する。For synchronization and timing purposes, it is advantageous to start operations before the actual initial address storage location. Therefore, to avoid identifying negative addresses, data begins to accumulate at address locations of 16×112=1792. When writing data to field store 0 in horizontal scanning mode, the data of pixels po, o> and POll sequentially reach Y input line YI,
They are stored in the Y-input register 1602 and the Y-input second register 1604, respectively. The first two pixels of these data are in registers 1602 Th and 1604
is written to the memory module Y whose matrix address is phase 1.
o> and Yl. As the first phase 1 memory cycle continues, pixels PO12 and PO13 are sequentially
Input image register 1602: and Y input second register 1
604 respectively. A phase 2 memory cycle then begins and two pixels are stored in storage modules Y2 and I3, respectively. This process continues through the first raster scan line until the memory phase is in phase 1.
After recycling pixels PO26 and PO17 to storage modules Y6> and I7 at address 1792 in phase 4, pixels PO,8 and PO19 are stored at memory address location 17X112=2016. The address map allocates 112×8=896 pixels to the address space of the memory module for each horizontal scan row. This is 768 times applied to the NT8C horizontal scanning line.
This is sufficient to handle not only pixels but also a larger number of pixels in a PAL scan line without changing the memory configuration. Note that the ■ and Q color pixels are simultaneously luminance signal pixels P0.2. Po, 7. *Accumulated together with Pa, 10, etc. After all the pixels of the first raster scan line have been accumulated, the next raster scan line is prepared for accumulation during horizontal retrace. Regardless of which phase the last pixel of the first row was accumulated, the phase returns to phase 1. However, the field store sequence starts one pixel time at the beginning of row 2. Therefore, the Y input register 160
2 is strobed for one pixel period before actual video data is available, and don't care information, indicated by X in Table 2, is loaded. After 70 nanoseconds, the Y-input second register 1604 is strobed to receive the data for pixel P1,0. Data accumulation then continues in the normal manner,
Data is stored in the color signal storage location of the field store during phase 2 and phase 4 operating times.
第5のラスク走査行のデータを受信すると、タイミング
サイクルは初めに2つの画素期間を開始し、ドントケア
データを相部間1において記憶モジュールYOシよびY
lに書き込む。相部間2において、画素P2.O$pよ
びP2,1が記憶モジュールY2およびY5に書き込ま
れる。Upon receiving the fifth rask scan row of data, the timing cycle begins with two pixel periods and stores the don't care data in phase 1 between storage modules YO and Y.
Write to l. In phase part 2, pixel P2. O$p and P2,1 are written to storage modules Y2 and Y5.
同じ相2にかいて、カラー信号画素2,0がカラー信号
メモリI2およびQ2に書き込1れる。In the same phase 2, color signal pixels 2,0 are written to color signal memories I2 and Q2.
この同じ動作方法は、8番目のラスク走査行が蓄積され
るまで各行に進むごとに1画素期間だけメモリ開始時間
が歩進するようにして続けられる。9番目のラスク走査
行(行8)を受信すると、アドレス入力が2,688に
歩進し、開始時間が最初の時間関係に戻って有効な画素
データだけが蓄積され、画素P8,0およびP8,1は
相部間1においてモジュールYa>よびYlに蓄積され
る。つぎにこの時間スタガプロセスを繰シ返し、1つの
画素のドントケアデータを列9の始めに書き込み、2つ
の画素のドントケアデータを10番目の列の初めに書き
込み、以下これを続ける。This same method of operation continues with the memory start time incrementing by one pixel period with each row until the eighth rask scan row is accumulated. Upon receipt of the ninth rask scan row (row 8), the address input is incremented to 2,688, the start time is returned to the initial time relationship, and only valid pixel data is accumulated, pixel P8,0 and P8. , 1 are stored in the modules Ya> and Yl in the interphase 1. This time stagger process is then repeated, writing one pixel's don't care data at the beginning of column 9, writing two pixels'don't care data at the beginning of column 10, and so on.
一連のラスク走査行に対して読出し期間中モジュロ8ご
とに開始時間をスタガさせることによって、1つの列の
異なった行の映像データの画素を9つのメモリモジュー
ルにモジュロ8ごとにスタガさせて蓄積し、列走査モー
ドで読み出す場合これらを順番に取シ出すことができる
。Pixels of video data from different rows of one column are stored in nine memory modules staggered by modulo 8 during the readout period for a series of rask scan rows. , these can be taken out in order when reading out in column scan mode.
たとえば最初の垂直走査メモリサイクルにかいて、時間
アドレス1792がY入力第1モジュールYOK与えら
れ、アドレス1904がY出力第2モジュールY1に与
えられる。相2のメモリサイクルにかいて、時間アドレ
ス016訃よび2128がそれぞれMlおよび第2モジ
ユールに与えられ、画素P2,0がモジュールY2から
読み出され、画素P3.0がモジュールY3から読み出
される。つぎの相部間において、画素P4゜0およびP
5.0が読み出され以下これが続く。For example, during the first vertical scan memory cycle, time address 1792 is provided to the Y input first module YOK and address 1904 is provided to the Y output second module Y1. During the phase 2 memory cycle, time addresses 016 and 2128 are applied to M1 and the second module, respectively, and pixel P2.0 is read from module Y2 and pixel P3.0 is read from module Y3. Between the next phase, pixels P4゜0 and P
5.0 is read out and so on.
第7番目および第8番目の垂直行の画素が読み出される
と、このサイクルを繰シ返し、相1に戻ってモジュール
YOから画素P8,0を読み出し、モジュールY1から
画素P9,0を読み出す。Once the pixels of the seventh and eighth vertical rows have been read out, this cycle is repeated, returning to phase 1 to read out pixel P8,0 from module YO and read out pixel P9,0 from module Y1.
第2列について、丁度第2行と同じように1画素期間早
くメモリ動作が始まる。その結果、最初の相1のサイク
ル期間中、ドントケア情報がモジュールYoから読み出
され、画素PO11がモジエールY1から読み出される
。つぎの相2の期間中、画素P1,1がモジエールY2
から読み出され、画素P2,1がモジュールY3から読
み出される。この処理は列1のすべてのデータが読み出
されてしまうまでモジュール8のリサイクルK>いて続
けられる。For the second column, memory operation begins one pixel period earlier, just like the second row. As a result, during the first phase 1 cycle, don't care information is read from module Yo and pixel PO11 is read from module Y1. During the next phase 2, pixel P1,1 is mosier Y2
Pixel P2,1 is read out from module Y3. This process continues with recycling of module 8 until all data in column 1 has been read.
つぎに1列2で示される第3の列の読出しによって初め
の2つの画素期間が始tシ、ドントケアデータが相部間
1においてモジュールYOおよびYlから読み出され、
画素P2,0およびP2,1が相部間2にかいてモジュ
ールY2>よびY3から読み出される。なお、相部間2
シよび4に釦けるカラー信号メモリモジュールの適当な
同期動作によって4番目の輝度信号画素ごと□カラー信
号画素が読み出され、行走査および列走査のメモリ動作
において1/4のサンプリング周波数で適当なカラー信
号を保持する。The first two pixel periods are then read out in the third column, indicated by column 2, and the don't care data is read out from the modules YO and Yl in phase 1;
Pixels P2,0 and P2,1 are read out from modules Y2> and Y3 in phase 2. In addition, between phase parts 2
By appropriate synchronized operation of the color signal memory module by pressing buttons 4 and 4, every 4th luminance signal pixel □ color signal pixel is read out, and the color signal pixel is read out at a sampling frequency of 1/4 in row scan and column scan memory operation. Preserves color signals.
同時に、選択されたフィールドストア構成によってアド
レス制御回路のハードウェア構成が比較的容易になる。At the same time, the selected field store configuration makes the hardware configuration of the address control circuitry relatively easy.
この相部間は各行または列の走査読出しの開始に訃いて
単に位置にリセットされ、つぎにモジュロ4で循環する
にれらは2つ並列に動作するので記憶装置全体ではモジ
ュロ8である)。モジュロ8の動作よシ1画素期間だけ
早くそれぞれの一連の行または列に対してメモリ動作を
開始させることによって、画素蓄積ロケーションのスタ
ガを自動的に行ない、行走査iたは列走査によって各メ
モリモジュールの蓄積された画素データに適当な順序で
アクセスすることができる。This interphase is simply reset to position at the beginning of each row or column scan readout, and then cycles modulo 4 (two of them operate in parallel, so the entire storage is modulo 8). Modulo 8 operation automatically staggers pixel storage locations by starting memory operations for each successive row or column one pixel period earlier, and each memory The module's stored pixel data can be accessed in any suitable order.
考慮しなければならない僅かにamな問題は11つの列
の走査モードにおいて読出し中スタガされた相部間にか
いてアドレス境界が交差することである。列0を読み出
すと、1行のアドレス群の対応するメモリアドレスロケ
ーションにかいて一連のモジュールロケーションにそれ
ぞれ一連の画素が発生する。すなわち、各一連のアドレ
スが112だけ歩進し、アドレスf792゜1904、
2D16.2128.2240などが発生する。しかし
列1を読み出す場合、ロケータ1フ19040代シにア
ドレスロケーション1905 において画素P1,7を
モジュールYOから読み出さなければならなくなるまで
のみ、このようにアドレスを続けて112だけ歩進させ
ることは適当である。これは、直接アドレス指定方式か
らはずれ、そうでなければ7番目、15番口、23番口
などの画素を読み出す通常のアドレスを歩進させること
を必要とする。同様に、列2は、6番目および7番目、
14番口および1511@、22番目および23番口な
どの画素を読み出すようにアドレスを歩進させなければ
ならない。列3については、5番目、6番目、および7
番目の画素、13番口、14番目、および15番口の画
素、21番口、22番目および23番口の画素というよ
うにアドレスを歩進させなければならない。したがって
明らかに、各列が進むにつれ、アドレスを歩進させるこ
とはモジュc1Bで1画素期間だけ早く始−1シ、8番
目、16番口、24番月などの画素を読み出してしまう
までこれが続く。列0.8.16などについてはこの歩
進は必要ない。前に述ぺたように、このようにスタガさ
れ九歩進動作はアドレス制御回路1522によって行な
われ、垂直走査メモリ動作中一連の列についてモジュー
ル8で1つの画素期間だけ順次早くセットされ、つねに
モジュール8のアドレス境界で終了する歩進信号を設定
することによって行なわれる。A slight problem that must be considered is that address boundaries cross between staggered phases during readout in the 11 column scan mode. Reading column 0 generates a series of pixels in a series of module locations, each corresponding to a memory address location in a row of addresses. That is, each series of addresses is incremented by 112, and addresses f792°1904,
2D16.2128.2240 etc. occur. However, when reading column 1, it is appropriate to continue incrementing the address in this way by 112 only until pixel P1,7 at address location 1905 must be read out from module YO in locator 1 f 19040s. be. This deviates from the direct addressing scheme and requires incrementing the normal addresses that would otherwise read pixels such as the 7th, 15th, 23rd, etc. Similarly, column 2 is the 6th and 7th,
The address must be incremented to read pixels such as the 14th and 1511@, the 22nd and 23rd pixels. For column 3, the 5th, 6th, and 7th
The address must be incremented to the th pixel, the 13th, 14th, and 15th pixels, the 21st, 22nd, and 23rd pixels, and so on. So clearly, as each column progresses, incrementing the address starts one pixel period earlier in mod c1B until we have read out the pixels at -1, 8th, 16th, 24th, etc. . For columns 0.8.16, etc., this increment is not necessary. As previously mentioned, this staggered nine-step operation is performed by address control circuit 1522, which is set sequentially one pixel period earlier in module 8 for successive columns during vertical scan memory operations, and is always set one pixel period earlier in module 8. This is done by setting an increment signal that terminates at an address boundary.
ここで第17図を参照すると、フィールドストア0のア
ドレスタイミング回路1700が示されている。なお、
フィールドストア1〜4は実質的にフィールドストア0
と同一である。アドレスタイミング回路1700は、タ
イミング発生器1700に、タイミング制御回路170
4.7ビツト水平アドレスカウンタ1706.9ビツト
垂直アドレスカウンタ1708、およびアドレスマツプ
回路1710を含む。入力データにフィールドストアを
同期させることは、ライン消去クロック信号によって行
なわれ、これは各垂直または水平走査ラインの最後の画
素の直後に高レベルになシ、つぎの走査ラインの最初の
画素時間の直前に再び低レベルになる。また前述の同期
は垂直クロック信号V CLOCKによって行なわれ、
これは1つのフィールドの最後の画素の直後に1つの画
素幅のパルスを発生する。Referring now to FIG. 17, field store 0 address timing circuit 1700 is shown. In addition,
Field stores 1 to 4 are essentially field stores 0
is the same as The address timing circuit 1700 includes a timing generator 1700 and a timing control circuit 170.
It includes a 4.7-bit horizontal address counter 1706, a 9-bit vertical address counter 1708, and an address map circuit 1710. Synchronizing the field store to the input data is accomplished by the line erase clock signal, which goes high immediately after the last pixel of each vertical or horizontal scan line and goes high at the time of the first pixel of the next scan line. Just before it goes back to low level. Further, the aforementioned synchronization is performed by the vertical clock signal V CLOCK,
This produces a one pixel wide pulse immediately after the last pixel of a field.
したがって、フィールド信号V CLOCKの終シでは
、各フィールドに続く垂直帰線期間中3ビツトモジユロ
8カウンタ1720が非同期でリセットされる。このO
出力は続出専用メモリ(ROM)1722に、送られ、
これは4ビツトの計数値をプリセット可能なカウンタ1
724の4りのロード入力に出力することによって応動
する。Therefore, at the end of the field signal V-- CLOCK, the 3-bit modulo 8 counter 1720 is asynchronously reset during the vertical retrace interval following each field. This O
The output is sent to a continuous memory (ROM) 1722,
This is a counter 1 that can preset a 4-bit count value.
It responds by outputting to the four load inputs of the 724.
カウンタ1724は70ナノ秒画素周波数クロック信号
に応動する。カウンタ1724には、この信号が各走査
線の始まる直前に終了するまで信号ラインブランクCK
K応動して計数値5がロードされる。つぎにカウンタ1
720は15までの計数をただちに開始する。計数値1
5で、計数終了出力がタイミング制御付勢信号T&CE
NBLを発生し、これはつぎのライン消去期間中カウン
タ17?4が再びロードされるまでさらに計数を行なわ
ないようにする。Counter 1724 is responsive to a 70 nanosecond pixel frequency clock signal. Counter 1724 is filled with signal line blank CK until this signal ends just before the start of each scan line.
In response to K, the count value 5 is loaded. Next, counter 1
720 immediately begins counting up to 15. Count value 1
5, the counting end output is the timing control activation signal T&CE
NBL is generated, which prevents further counting during the next line erase period until counter 17-4 is loaded again.
ライン消去信号の終了は入力映像データと同期し、5か
ら最終計数値151で計数するのに必要31゛0個の画
素クロック期間は、フィールドストア1600をレジス
タストローブ信号かよび位相10行列アドレスストロー
ブ信号で付勢する前にタイミング制御回路1704によ
って必要なシステムパイプライン遅延時間に等しい。The end of the line erase signal is synchronized with the input video data, and the 31'0 pixel clock period required to count from 5 to the final count value of 151 is the period when the field store 1600 is connected to the register strobe signal and the phase 10 matrix address strobe signal. equals the system pipeline delay time required by timing control circuit 1704 before energizing.
メモリ1600はしたがって適当に同期し、最初の走査
線の最初の画素データおよびそれに続く画素データを受
信して蓄積する。Memory 1600 is thus properly synchronized to receive and store the first pixel data of the first scan line and subsequent pixel data.
最初の走査線信号の終了後、ラインブランククロック信
号が高レベルになシ、カウンタ1720を歩進させて1
をカウントシ、カウンタ1724に計数値6をロードす
る。これはカウンタ1720の計数値が1になると、R
OM1722から出力される。カウンタ1724は1カ
ウントだけ高いレベルでスタートするので、その端子の
計数出力は1画素期間だけ早く発生し、メモリ1600
は有効なデータよシ1画素期間だけ前に動作を開始する
。書込みの場合、メモリ1600のユニット0にドント
ケアデータが書き込まれる。メモリからデータが読出さ
れる時、データ出力は有効な映像データが認められる時
間よシ前に到来するので、出力データは単に無視される
だけである。After the end of the first scan line signal, the line blank clock signal goes high and the counter 1720 is incremented by 1.
is counted and a count value of 6 is loaded into the counter 1724. This means that when the count value of the counter 1720 becomes 1, R
Output from OM1722. Since counter 1724 starts at a level one count higher, the count output at its terminal occurs one pixel period earlier, and memory 1604
starts operation one pixel period before valid data is received. In the case of writing, don't care data is written to unit 0 of memory 1600. When data is read from memory, the output data is simply ignored because the data output arrives before the time when valid video data is recognized.
2番目の走査線に続いてカウンタ1720は再び歩進し
、ROM1722によって7の計数値がカウンタ172
4にロードされ、2つの画素のドントケアデータが有効
なデータ期間よシ前にメモリ1600に書き込まれたシ
、またはこれから読み出されたシする。このような動作
は、カウンタ1720が8番目の走査線(0から始まっ
たときは走査線7)よシ前に計数値7に歩進して、計数
値12がカウンタ1724にロードされるまで続く。こ
れによって7画素のドントケアデータがメモリ1600
に書き込まれ、またはこれから読み出され、最初の有効
な画素が相4においてモジュール7に対応して発生する
。8番目の走査線の後で9番目の走査線の前に、カウン
タ1720はクロックに同期し、計数値0にオープア7
0−して上のサイクルを繰シ返す。Following the second scan line, the counter 1720 increments again, and the ROM 1722 sets the count value of 7 to the counter 172.
4, and the don't care data for the two pixels has been written to or read from memory 1600 before the valid data period. This operation continues until the counter 1720 increments to a count of 7 before the 8th scan line (scan line 7 if starting from 0) and a count of 12 is loaded into the counter 1724. . As a result, 7 pixels of don't care data are stored in memory 1600.
The first valid pixel occurs in phase 4 corresponding to module 7. After the 8th scan line and before the 9th scan line, the counter 1720 synchronizes to the clock and opens the count value 0.
0- and repeat the above cycle.
各走査線ごとにモジュロ8を繰シ返して1画素期間だけ
早く開始するこのプロセスは自動的に、垂直走査モード
または水平走査モードにかいて高速で読出しまたは書込
みを行なう場合トランスポジションに必要なメモリロケ
ーションのステッピングまたはスタガリングを行なうこ
とになる。アドレス計数タイミング回路の動作は基本的
には、タイミング発生器1702が開始アドレスロケー
ションの必要なステッピングを行なうのと同じである。This process, which repeats modulo 8 for each scan line and starts one pixel period early, automatically reduces the memory required for transposition when reading or writing at high speeds in vertical or horizontal scan modes. Stepping or staggering of locations will be performed. The operation of the address counting timing circuit is essentially the same as the timing generator 1702 providing the necessary stepping of the starting address location.
フィールドストアメモリ160008つのモジュールハ
各アドレスロケーションごとに8つの画素を蓄積するの
で、水平アドレスカウンタ1706が水平方向に8番目
の列の位置ごとに1回歩進する。これは信号CIG(で
駆動され、水平モードで560ナノ秒ごとに画素周波数
の1/8で発生する。垂直モードでは、信号CKHがカ
ウンタ1720の2イン4−7出力として取シ出され、
これは、カウンタ1706が8番目の垂直走査線の後ご
とに歩進することを意味する。これは水平走査モードで
は8番目の画素ごとと等価である。水平アドレスカウン
タ1706のD入力は論理OK接続され、ロード入力は
信号LDHによって0にリセットされるように接続され
ている。Since the eight modules of field store memory 16000 store eight pixels for each address location, horizontal address counter 1706 increments once for each eighth column position horizontally. It is driven by the signal CIG, which occurs at 1/8 of the pixel frequency every 560 nanoseconds in horizontal mode. In vertical mode, signal CKH is taken as the 2-in-4-7 output of counter 1720;
This means that counter 1706 increments after every eighth vertical scan line. This is equivalent to every eighth pixel in horizontal scan mode. The D input of horizontal address counter 1706 is connected to a logic OK connection, and the load input is connected to be reset to 0 by signal LDH.
信号LDHは垂直モードではVクロックであシ、水平モ
ードではラインブランクCKである。したがって垂直モ
ードでは、水平カウンタ1706が各フィールドの終シ
でリセットされ、水平モードでは各走査線の後でリセッ
トされる。The signal LDH is a V clock in the vertical mode, and is a line blank CK in the horizontal mode. Thus, in vertical mode, horizontal counter 1706 is reset at the end of each field, and in horizontal mode, after each scan line.
垂直アドレスカウンタ1708は9ビツトカウ/りであ
シ、そのクロック入力は信号CKVに接続され、これは
垂直モードでは70ナノ秒入力ホールドCK信号から取
シ出され、水平モードではラインブランクCK信号から
取シ出される。Vertical address counter 1708 is a 9-bit counter/reader whose clock input is connected to signal CKV, which is taken from the 70 nanosecond input hold CK signal in vertical mode and from the line blank CK signal in horizontal mode. It will be served.
したがってモードによらず、新しい水平走査線(垂直位
置)ごとに歩進する。Therefore, regardless of mode, each new horizontal scan line (vertical position) is stepped.
信号LDVによってカウンタ1708が周期的にリセッ
トされ、4つの最下位ビットがROM1722から取シ
出され、上位ビットは0にリセットされる。フィールド
の初めにかいて、垂直カウンタ1708が16にプリセ
ットされ、小さなオフセットを与え、これによっである
状況では負の数を使用することを避けることができる。Signal LDV periodically resets counter 1708, the four least significant bits are fetched from ROM 1722, and the upper bits are reset to zero. At the beginning of the field, vertical counter 1708 is preset to 16, providing a small offset that can avoid using negative numbers in some situations.
水平モードでは、ROM1722がアドレス入力信号H
モードに応動してつねにカウンタ1708 ヲ計数値1
6にプリセットする。In the horizontal mode, the ROM1722 receives the address input signal H.
In response to the mode, the counter 1708 is always counted as 1.
Preset to 6.
しかし、垂直モードでは、カウンタ1706のプリセッ
ト状態がカウンタ1720に蓄積され・た力計数値に依
存する。最初の列では垂直アドレスカウンタ1708が
16にプリセットされる。However, in vertical mode, the preset state of counter 1706 depends on the force count value stored in counter 1720. Vertical address counter 1708 is preset to 16 in the first column.
2番目の列では計数値15にプリセットされる。The second column is preset to a count value of 15.
なお、垂直モードの2番目の列では最初の画素はドント
ケアデータを表わしている。カウンタ1708は画素周
波数で動作するので、2番目の画素が到来する時点まで
に:(映像データの最初の画素を表わす)垂直アドレス
カウンタ1708は開始アドレス計数値16に歩進して
いる。Note that in the second column in vertical mode, the first pixel represents don't care data. Counter 1708 operates at the pixel frequency, so by the time the second pixel arrives: vertical address counter 1708 (representing the first pixel of video data) has incremented to a starting address count of 16.
垂直モードではこの動作が続き、カウンタ1708は計
数値9が8番目の走査線の開始の前にロードされるまで
新しい垂直走査線ごとに段階的に小さな計数値にプリセ
ットされる。9番目の走査線の開始によって、カウンタ
1720は0にリサイクルし、このプロセスが繰シ返さ
れる。In vertical mode, this operation continues, with counter 1708 being preset to progressively smaller counts for each new vertical scan line until a count of 9 is loaded before the start of the eighth scan line. With the start of the ninth scan line, counter 1720 recycles to 0 and the process repeats.
アドレスマツプ1710はカウンタ1706,1708
の計数値を受信し、無駄なアドレス空間をなくすために
モジュロ2の境界にある走査線の画素数の誤シを訂正す
る。このアドレスマツプは加算器によって容易に構成さ
れ、機能アドレス=H/8+128V−1dV+c:H
/8+112V+Cを発生する。掛算はモジュロ2の境
界で行なわれるので、2進のシフトによって行なうこと
ができる。Cすなわち桁上げ入力はこの場合最下位アド
レスを歩進させて垂直モードの特別な条件を作るように
接続されている。垂直方向にかける112の間隔によっ
て水平走査線ととに:8X112すなわち896の画素
が発生する。これはNT8CのみならずPAL標準方式
をも満足させる。The address map 1710 has counters 1706 and 1708.
, and corrects errors in the number of pixels of scanning lines at modulo 2 boundaries in order to eliminate wasted address space. This address map is easily constructed by an adder, and the functional address = H/8 + 128V - 1dV + c:H
/8+112V+C is generated. Since the multiplication is performed on modulo 2 boundaries, it can be performed by a binary shift. The C or carry input is connected in this case to increment the lowest address and create the special condition of vertical mode. A spacing of 112 in the vertical direction produces 8.times.112 or 896 pixels in the horizontal scan line. This satisfies not only the NT8C but also the PAL standard.
桁上げ入力が7リツプ70ツブ1726のQ出力によっ
て発生し、とのD入力は信号Hモードに接続され、プリ
セット入力はデコーダ1728の出力に接続され、クロ
ック入力は560ナノ秒(8画素時間)クロック信号に
接続されている。The carry input is generated by the Q output of the 7 rip 70 tube 1726, the D input of and is connected to the signal H mode, the preset input is connected to the output of the decoder 1728, and the clock input is 560 nanoseconds (8 pixel time). Connected to a clock signal.
このクロック信号は各走査線メモリ動作ごとにドントケ
アか実際の映像データかによらず開始アドレスに同期し
ている。7リツプフロツプ1726は垂直モードにかい
てだけ動作し、水平モードでは動作しない。This clock signal is synchronized with the start address for each scan line memory operation, regardless of whether it is don't care or actual video data. 7 lip-flop 1726 operates only in vertical mode and not in horizontal mode.
垂直モードでは7リツプ70ツブ1726に論理0がロ
ードされ、着接の開始で始まる8番目の画素ごとに桁上
げを発生する。これはプリセットされ、垂直カウンタ1
708がモジュロ8の境界と交差するときに8番目の画
素ごとに桁上げ入力を終了する。デコーダ1728は垂
直モードでは画素時間ごとICCKV Kよって付勢さ
れ、これは70ナノ秒入カホールドCK信号によって駆
動される。水平モードでは、エンコーダ1728がライ
ンブランクCK信号によって各帰線期間において付勢さ
れる。In vertical mode, the 7-rip 70-tube 1726 is loaded with a logic 0 to generate a carry every 8th pixel starting at the start of deposition. This is preset and vertical counter 1
The carry input ends every eighth pixel when 708 intersects the modulo 8 boundary. Decoder 1728 is powered by ICCKV K every pixel time in vertical mode, which is driven by the 70 nanosecond input hold CK signal. In horizontal mode, encoder 1728 is energized during each retrace period by the line blank CK signal.
垂直モードで列0が走査されると、560ナノ秒の信号
CK18が7リツプ70ツブ1726をクロック同期さ
せるが、カウンタ1708は計数値16、すなわちモジ
ュロ8の境界に6t)、デコーダ1728はその出力が
有効となってアドレスを歩進させる直前に7リツプ70
ツブ1726をプリセットする。これは8番目の画素ご
とに繰シ返される。列1についてクリップ70ツブ17
26はサイクルスタートで駆動されカウンタ1708は
15にセットされる。したがって桁上げ入力が有効にな
シ、帰線期間中はドントケア画素が読み出される。つぎ
の画素時間では、カウンタ170Bが16に歩道し、ア
リツブ70ツブ1726がプリセットされ桁上げコマン
ドを終了する。しかし、画素P7.1 (開始後8画素
期間すなわち50ナノ秒)が読み出された後、7す、ツ
ブ70ツブ1726が駆動されこれをリセットシ、画素
P7,1のアドレスが歩進する。第1表を見ると、この
アドレス歩道はこの画素のデータを適切にアドレス指定
することがわかる。When column 0 is scanned in vertical mode, the 560 nanosecond signal CK18 clocks the 7-rip 70-tube 1726, while the counter 1708 clocks a count of 16, i.e., 6t on the modulo 8 boundary, and the decoder 1728 clocks its output. 7 rip 70 just before becoming valid and incrementing the address
Preset knob 1726. This is repeated every 8th pixel. Clip 70 tubes 17 for row 1
26 is driven at the cycle start and counter 1708 is set to 15. Therefore, when the carry input is valid, don't care pixels are read out during the retrace period. At the next pixel time, the counter 170B counts up to 16, the Aritub 70 tab 1726 is preset, and the carry command ends. However, after pixel P7.1 (eight pixel period or 50 nanoseconds after the start) has been read out, knob 1726 is driven and reset, and the address of pixel P7.1 is incremented. Looking at Table 1, it can be seen that this address path properly addresses the data for this pixel.
列2について、メモリ1600の動作が2つの画素だけ
早く始IC1aのブロックごとの最後の2つの画素が段
階的なアドレスを受信する。For column 2, the operation of memory 1600 is two pixels earlier so that the last two pixels of each block of IC1a receive a stepped address.
列3について8のブロックごとにおける最後の3つの画
素は、列7(8番目の列)について80群ごとに最後の
7つの画素が歩進したアドレスを受信するまで歩進した
アドレスを受信する。The last 3 pixels in every block of 8 for column 3 receive the incremented address until the last 7 pixels in every 80 groups for column 7 (the 8th column) receive the incremented address.
そこでこのサイクルを繰シ返し、列8についての歩進は
指示されない。The cycle is then repeated and no increments are commanded for column 8.
メモリ1600は2画素差列140ナノ秒クロック周波
数で動作するが、メモリサイクルにおける2つの動作し
たメモリモジュールのそれぞれのアドレスは興なってい
てもよい。したがってアドレスマツプ1710は画素周
波数で早いアドレスシよび遅いアドレスを交互に与えな
ければならない。各140ナノ秒サイクルにかいて、早
いアドレスが早いアドレスホールドバッファ1730に
ロードされる。70ナノ秒後K、遅いアドレスが早いア
ドレスホールドバッファ1750シよび運いアドレスバ
ッファレジスタ1732にロードされる。同時に1フオ
ールドバツフア175Ofc削にロードされていた早い
アドレスが早いアドレスバッファ1734にロードされ
、メモリ1600に与えられる。つぎ070ナノ秒クロ
ック周期にシいて、ホールドバッファ1730にロード
された遅いアドレスはつぎの早いアドレスがバッファ1
73Ωにロードされるときに単に失なわれる。このよう
にして、正しいアドレスがメモリ1600に2つのモジ
ュールのそれぞれについて与えられ、これらのモジュー
ルは140ナノ秒位柑期間中動作する。Although the memory 1600 operates at a two-pixel differential 140 nanosecond clock frequency, the addresses of each of the two operated memory modules in a memory cycle may be different. Therefore, address map 1710 must alternately provide fast and slow addresses at the pixel frequency. Every 140 nanosecond cycle, the early address is loaded into the early address hold buffer 1730. After 70 nanoseconds, the late address is loaded into the fast address hold buffer 1750 and the carry address buffer register 1732. At the same time, the early address loaded in the 1 fold buffer 175Ofc is loaded into the early address buffer 1734 and provided to the memory 1600. At the next 070 nanosecond clock period, the late address loaded into hold buffer 1730 is loaded into buffer 1, and the next early address is buffer 1.
It is simply lost when loaded into 73Ω. In this way, the correct addresses are provided in memory 1600 for each of the two modules, and these modules operate for about 140 nanoseconds.
水平モードでは、走査線は比較的少ないが走査線塵シの
画素数は多い。垂直モードでは、走査線は多いが、走査
線塵シの画素数は少ない。In horizontal mode, there are relatively few scan lines, but the number of pixels in the scan line dust is large. In vertical mode, there are many scan lines, but the number of pixels in the scan line dust is small.
その結果帰線期間も多いが、各期間ごとの継続時間は短
い。その結果として、メモリ1600をダイナミックメ
モリチップで構成し、垂直モードでは各帰線期間にかい
て1リフレツシユサイクルを行ない、水平モードでは2
リフレツシユサイクルを行なうようにすると有利である
ことがわかる。As a result, there are many flyback periods, but the duration of each period is short. As a result, memory 1600 can be configured with dynamic memory chips that perform one refresh cycle during each retrace period in vertical mode and two refresh cycles in horizontal mode.
It turns out that it is advantageous to perform a refresh cycle.
さて第18図を参照すると、ディンターレースフィルタ
1332はモーション検出器1802 &よびデインタ
ーレースすなわちフレーム発生回路1804を有し、こ
れはフィールド周波数で完全な1フレームのデータを出
力する。各フィールド期間ごとに、もつとも新しい蓄積
されたフィールドがつねに1フレームの映像データの半
分として出力され、モーション検出器1802で動きが
検出されない場合は、このフレームの中間の走査線が2
番目に新しいフィールドから供給される。Referring now to FIG. 18, the dinterlace filter 1332 includes a motion detector 1802 & a deinterlace or frame generator circuit 1804, which outputs a complete frame of data at the field frequency. Each field period, the most recently accumulated field is always output as half of a frame of video data, and if motion detector 1802 detects no motion, the middle scan line of this frame is
Sourced from the newest field.
2番目に離れた1/60でサンプルされた2つの異なっ
たフィールドが単一の時点を表わすフψ−ぺに混合され
ると、動きの発生によって動いている被写体の像が二重
になうやすい。したがってモーション検出器1802が
動きを検出すると、古いフィールドと表示されたデータ
路□出力される新しいフレームの中間の走査線は中間の
走査線における各一連の画素の上下の画素の平均として
とられる。このように上下の画素を平均して中間の走査
線の画素を発生することは、帯域幅を垂直方向にほぼ1
/2だけ減少させる効果を有するが、動きの発生中2つ
の相続くフィールドが組み合わされたときに生ずる二重
画像効果よう満足すべき映像を与える。When two different fields sampled at 1/60th of a second apart are mixed into a frame representing a single point in time, the occurrence of motion results in a double image of a moving object. Cheap. Thus, when motion detector 1802 detects motion, the scan line between the old field and the new frame outputted on the displayed data path is taken as the average of the pixels above and below each series of pixels in the intermediate scan line. Generating pixels in the middle scan line by averaging the pixels above and below in this way reduces the bandwidth by approximately 1 in the vertical direction.
/2, but gives a satisfactory image as the double image effect occurs when two successive fields are combined during the occurrence of motion.
減算器1810はもつとも新しいフィールドを入力人に
受信し、3番目に新しいフィールドを入力Cに受信し、
画素ごとにつぎの画素のもつとも新しいフィールドを表
わすデータから3番目に新しいフィールドのデータを引
算し、その差をピットレジスタ1812に蓄積する。閾
値検出器1814はレジスタ1812の差の出力に応動
してその差が選択された閾値、たとえば256の可能な
状態のうちの8を超えると論理1の信号を発生する。1
ビツトレジスタ1816は閾値検出器1814のモーシ
ョン表示出力を蓄積し、これをORゲート1820に与
え、さらに1画素連通回路1818に与え、その出力は
ORゲート1822も与えられる。同様に減算器183
oは入力路の4番目に新しいフィールドの画素データを
入力Bの同等の2番目に新しいフィールドの画素データ
から引算し、この差を8ビツトレジスタ1832に与え
る。閾値検出器1834はレジスタ1832に蓄積され
た差の出力に応動してこの差が与えられた閾値、たとえ
ば256の状態のうちの8を超えると論理1の信号を出
力する。Subtractor 1810 receives the first new field on input C, and receives the third newest field on input C;
For each pixel, the data of the third newest field is subtracted from the data representing the newest field of the next pixel, and the difference is stored in pit register 1812. Threshold detector 1814 is responsive to the difference output of register 1812 to generate a logic one signal when the difference exceeds a selected threshold, eg, 8 of 256 possible states. 1
Bit register 1816 stores the motion indicating output of threshold detector 1814 and provides it to OR gate 1820 which in turn provides to one pixel communication circuit 1818 whose output is also provided to OR gate 1822. Similarly, subtractor 183
o subtracts the pixel data of the fourth newest field in the input path from the equivalent second newest field pixel data of input B and provides this difference to an 8-bit register 1832. Threshold detector 1834 is responsive to the output of the difference stored in register 1832 and outputs a logic one signal when the difference exceeds a given threshold, eg, 8 of 256 states.
この間値出力は1ビツトレジスタ1836に蓄積された
モーションの表示を与え、その出力は一1画素遅延回路
1838を通してORゲー) 1820に与えられる。The value output during this time provides an indication of the motion stored in a 1-bit register 1836, the output of which is provided to an OR gate 1820 through an 11 pixel delay circuit 1838.
レジスタ1812,1816、および1852.183
6による12個の画素遅延時間と、遅延回路1818お
よび1838による別な遅延時間は映像データ路に挿入
された遅延回路と同期し、もつとも新しいフィールドに
かける画素の位置において動きを検出することによって
それによシ上およびそれよシ下の画素を発生中の画素の
垂直方向に上下のもつとも新しいフィールドにおける2
つの画素の平均として発生する。Registers 1812, 1816, and 1852.183
The 12 pixel delay times by 6 and the additional delay times by delay circuits 1818 and 1838 are synchronized with the delay circuits inserted in the video data path and are applied to the new field by detecting motion in the pixel position. 2 in the new field vertically above and below the pixel that is generating the pixels above and below it.
generated as an average of two pixels.
2番目に新しいフィールドの画素の位置に動きが検出さ
れると、その単一の画素の位置を発生した画素のすぐ上
下の画素の平均として発生する。遅延回路1818およ
び1838は垂直走査中画素信号に応動して1N素の遅
延を発生し、水平走査におけるライン信号に応動して1
走査線遅延を与える。これは垂直に隣接する画素は水平
走査モードではライン走査時間によって分かれるからで
ある。When motion is detected at the position of a pixel in the second most recent field, the position of that single pixel is generated as the average of the pixels immediately above and below the generating pixel. Delay circuits 1818 and 1838 generate a delay of 1N elements in response to a pixel signal during vertical scanning, and generate a delay of 1N elements in response to a line signal during horizontal scanning.
Gives scan line delay. This is because vertically adjacent pixels are separated by line scanning time in horizontal scanning mode.
入力人におけるもつとも新しいフィールドの画素データ
は2つの8ビツトレジスタ1840゜1842を通過し
、遅延回路1844に至る。これらのレジスタはモーシ
ョン検出器におけるレジスタ1812>よび1816の
遅延を補償するものである。遅延回路1844はタイミ
ング制御回路1850からの画素/走査線遅延入力に応
動して垂直走査通常動作モードにかける1画素遅延を与
える。遅延回路1844の出力はフィールド周波数で出
力されるフレームのデータのもつとも新しいフィールド
位置の映像データを表わす。The most recent field of pixel data in the input field passes through two 8-bit registers 1840 and 1842 to a delay circuit 1844. These registers compensate for the delay of registers 1812> and 1816 in the motion detector. Delay circuit 1844 is responsive to a pixel/scanline delay input from timing control circuit 1850 to provide a one pixel delay for vertical scan normal operation mode. The output of delay circuit 1844 represents video data at the newest field position of the frame data output at the field frequency.
加算回路1846は入出力を遅延回路1844に加え、
その合計の最下位ビットを消去し、これを2で割って平
均を得、乗算器18480A入力にこの平均値を転送す
る。B入力は乗算器1866の出力に結合されている。Addition circuit 1846 adds input and output to delay circuit 1844,
Clear the least significant bit of the sum, divide it by 2 to get the average, and transfer this average to the multiplier 18480A input. The B input is coupled to the output of multiplier 1866.
乗算器1848の選択A入力はORゲー)1820の出
力に結合され、モーション検出信号を受信する。したが
ってモーション信号があると、出力データ7レームの交
互の走査線が乗算器1848によって合成中のデータの
画素の上下の映像データの平均として出力される。乗算
器184Bのこの出力は古いフィールドとして示される
。The select A input of multiplier 1848 is coupled to the output of OR game 1820 to receive the motion detection signal. Thus, in the presence of a motion signal, alternating scan lines of seven frames of output data are output by multiplier 1848 as the average of the video data above and below the pixel of data being combined. This output of multiplier 184B is shown as the old field.
入力BK現われる2番gに新しいフィールドのデータは
2つの8ビツトレジスタ1860 Thよび1862に
シフトされ、これはモーション検出回路1802の遅延
回路1864の入力に対応する8ビツトレジスタ183
2および1816に生ずる遅延を補償する。通常の垂直
走査動作モードでは、遅延回路1864はタイミング制
御回路1850からの画素/走査M信号に応動して1画
素遅延を発生する。遅延回路1864の出力は乗算器1
8660A入力に転送される。したがって、ORゲー)
1822からモーション信号がないと、新しいフィール
ド映像データの走査線をインタレースして完全な1つの
フレームのデータを形成する古いフィールド映像データ
を入力Bに到来するデータの2番目に新しいフィールド
からとる。The data of the new field at No. 2 g appearing on input BK is shifted into two 8-bit registers 1860 Th and 1862, which are shifted into 8-bit register 183 corresponding to the input of delay circuit 1864 of motion detection circuit 1802.
2 and 1816. In a normal vertical scan mode of operation, delay circuit 1864 generates a one pixel delay in response to the pixel/scan M signal from timing control circuit 1850. The output of delay circuit 1864 is multiplier 1
8660A input. Therefore, OR game)
In the absence of a motion signal from 1822, the old field video data is taken from the second newest field of data arriving at input B, interlacing the scan lines of the new field video data to form one complete frame of data.
トランスポージングメモリ1330が垂直走査方向では
なく水平走査方向にデータを出力する特別な動作モード
では、画素/走査線信号は遅延回路1818.1858
.1844および1864に対して完全な1本の走査線
のデータを蓄積または遅延させるように指示しなければ
ならない。これは、入力画素データがその入力フィール
ドにおけるそのすぐ上の画素と整合できるようにするた
めである(入力画素は1つのフレームにおけるその上の
2つの走査線の画素と整合する)。In a special mode of operation in which the transposing memory 1330 outputs data in the horizontal scan direction rather than the vertical scan direction, the pixel/scan line signals are transferred to the delay circuits 1818, 1858.
.. 1844 and 1864 must be instructed to store or delay one complete scan line of data. This is so that the input pixel data can be aligned with the pixel immediately above it in the input field (an input pixel is aligned with the pixels of the two scanlines above it in a frame).
したがって、適当な対応する垂直に並列の画素データは
加算器1846で平均され乗算器1848のA入力に与
えられる。遅延線1864は水平走査動作モードにかい
て1走査線の遅延を与え、遅延回路1844で生ずるに
違いない1走査線の遅延と両立させる。Accordingly, the appropriate corresponding vertically parallel pixel data is averaged by adder 1846 and provided to the A input of multiplier 1848. Delay line 1864 provides a one scan line delay in the horizontal scan mode of operation, compatible with the one scan line delay that must occur in delay circuit 1844.
したがってディンタレースフィルタ1332はフィール
ド周波数で完全なフレームのデータを出力し、もつとも
新しいフレームのデ・−夕は新しいフィールド径路に連
続的に出力され、中間の水平走査線のデータは、動きが
検出されない場合は2番目に古いフィールドのデータと
して、iた動きが検出された場合は新しいフィールドの
データにシける2つの垂直に隣接する画素の平均として
古いフィールド出力に現われる。なか、垂直走査モード
では、時系列の新しいフィールドおよび古いフィールド
の出力は垂直に隣接する対の画素データを表わす。すな
わち、偶数ラインフィールドが受信中のもつとも新しい
フィールドであるときは、新しいフィールドシよび古い
フィールドの走査線はそれぞれ画素PO,OThよびP
l、0のデータを運び、つぎにP2.(1−よびP3,
0、そのつぎ1CP4.0およびP5,0などが続く。Thus, the dinterlacing filter 1332 outputs a complete frame of data at the field frequency, while new frames of data are continuously output on new field paths, and intermediate horizontal scan lines of data are output at the field frequency. If no motion is detected, it appears in the old field output as the second oldest field's data, and if motion is detected, it appears in the new field's data as the average of two vertically adjacent pixels. In the vertical scanning mode, the outputs of the new and old fields in the time series represent vertically adjacent pairs of pixel data. That is, when the even line field is the newest field being received, the scan lines of the new field and the old field occupy pixels PO, OTh, and P, respectively.
l, 0 data, and then P2. (1- and P3,
0, followed by 1CP4.0 and P5,0, etc.
水平走査動作モードでは、新しいフィールドおよび古い
フィールドが垂直に隣接する完全な走査線のデータを運
ぶ。すなわち、もつとも新しい入力フィールドが偶数フ
ィールドであれば、一連のデータはもつとも新しいフィ
ールドデータシよび2番目に新しいフィールドデータの
画素の位置PO,O$>よびPl。In the horizontal scan mode of operation, the new field and old field carry vertically adjacent complete scan lines of data. That is, if the most recent input field is an even field, the series of data will be the new field data and the pixel positions PO, O$> and Pl of the second most recent field data.
OKついてのものでj)シ、つぎにPo、1>よびPl
、1、つぎにPO12シよびPl、2、そして1つのフ
レームのデータの最初の2本の走査線が出力されてしま
う壕でこれが続く。0j?よび最初の走査線が出力され
てしまうと、2番目および3番目の走査線が出力され、
以下これが続く。With OK, j) shi, then Po, 1> and Pl
, 1, then PO12 and Pl, 2, and so on until the first two scanlines of one frame of data are output. 0j? and once the first scan line is output, the second and third scan lines are output,
This continues below.
もつとも新しいフィールドが走査線0.2.4などを表
わす偶数フィールドであると、古いフィールドは走査線
1.3.5などを含み、古フィールド画素は対応する新
しいフィールド画素の下のデータ1走査線を表わす。加
算器1846の時間関係は、動きが検出されると、古い
フィールドが現在の走査線およびそのつぎの走査線にお
けるデータの平均として発生するようになっている。た
とえば、垂直モードでは、新しいフィールド画素PO1
2が出力され、画素PO93が画素Pa、2>よびPO
14の平均として形成される。If the new field is an even field representing scan line 0.2.4, etc., then the old field contains scan line 1.3.5, etc., and the old field pixel is the data 1 scan line below the corresponding new field pixel. represents. The time relationship of adder 1846 is such that when motion is detected, the old field is generated as an average of the data in the current scan line and the next scan line. For example, in vertical mode, new field pixel PO1
2 is output, pixel PO93 becomes pixel Pa, 2> and PO
formed as an average of 14.
しかし、新しいフィールドが奇数フィールドであれば、
この時間関係によって画素PO93は必要な場合の画素
PQ、IThよびPO13ではなく画素Foes>よび
PO25の平均として形成された画素PO12とへもに
出力されるととになる。But if the new field is an odd field,
This time relationship causes pixel PO93 to be outputted not to pixels PQ, ITh and PO13 as required, but also to pixel PO12, which is formed as the average of pixels Foes> and PO25.
この関係は、もつとも新しいフィールドが奇数フィール
ドであれば遅延回路1864をバイパスすることによっ
て修正される。これによって効果的に列の対、す危わち
ドントケア、0シよび1.2シよび3,4などの出力デ
ータ対が発生する。その結果、適当な時間関係が回復さ
れ、古いフィールドデータが対応する新しいフィールド
データの下の1本の走査線でToシ、古いフィールドデ
ータが現在の画素と新しいフィールドKThけるその下
の走査線の画素との平均をとるととによって適当に抽出
される。This relationship is modified by bypassing delay circuit 1864 if the new field is an odd field. This effectively generates output data pairs such as column pairs, don't care, 0, 1.2, and 3,4. As a result, the proper temporal relationship is restored, such that the old field data is connected to the current pixel and the new field KTh in one scan line below the corresponding new field data. It is extracted appropriately by taking the average with the pixels.
乗算器1866を接続して選択的に遅延回路1864を
バイパスし、A入力は遅延回路1864の出力に接続さ
れ、B入力は遅延回路1864の入力に接続されている
。選択大入力は信号偶数フィールドに接続され、偶数フ
ィールドのA入力を選択し、奇数フィールドのB入力を
選択する。Multiplier 1866 is connected to selectively bypass delay circuit 1864 , with its A input connected to the output of delay circuit 1864 and its B input connected to the input of delay circuit 1864 . The select large input is connected to the signal even field to select the A input for the even field and the B input for the odd field.
ここで第19図を参照すると、クロマプリデシメーショ
ンおよびインタポレーションデシメーションフィルタ1
900は基本的には本システムの垂直部分シよび水平部
分と同じである。こO/クロマステムはプリデシメーシ
ョンフィルタ1534.1342および垂直インタポレ
ーションデシメーションフィルタ1336と同様にIl
威されたフィルタを利用することができるが、クロマデ
ータの帯域幅は輝度データの帯域幅の僅か1/4でTo
シ、第19図の装置はデータ速度が対応して低いので、
低い価格で実現することができる。Referring now to FIG. 19, chroma pre-decimation and interpolation decimation filter 1
900 is basically the same as the vertical and horizontal portions of the system. This O/chroma stem is connected to Il as well as predecimation filters 1534 and 1342 and vertical interpolation decimation filters 1336.
Although filters can be used, the bandwidth of the chroma data is only 1/4 of the bandwidth of the luminance data.
Since the device of Figure 19 has a correspondingly lower data rate,
This can be achieved at a low price.
クロマプリデシメーションおよびインタポレーションデ
シメーションフィルタ1900は一対のラインパックア
メモリ部1902.1904、ホワイトアドレス回路1
906を有し、これは輝度デ−夕路における水平−垂直
トランスポージングメモリ1330または垂直−水平ト
ランスポージングメモリ1338に対応する前のトラン
スボージングメモリからデータを受信するとバッツァ部
1902.1904にホワイトアドレスを与える。The chroma pre-decimation and interpolation decimation filter 1900 includes a pair of line pack memory sections 1902 and 1904, and a white address circuit 1.
906, which assigns a white address to the Batza section 1902, 1904 upon receiving data from the previous transposing memory corresponding to the horizontal-vertical transposing memory 1330 or the vertical-horizontal transposing memory 1338 in the luminance data path. give.
ホワイトアドレス回路1906もデータが蓄積されたの
ちラインバッファ部1902.1904に書き込まれる
とアドレスを供給し、つぎに読み出されてプリデシメー
ションフィルタ1908によってプリデシメートされる
。2インバッファ部1902Thよび1904は並列に
動作してメモリ1600の速度を倍にする。ラインバッ
ファ部1902:lrよび1904は実際には3本の走
査線の映像データを蓄積し、各走査線の蓄積はフルサイ
ズコピーシよびプリデシメートされた部分的なサイズの
コピーを含み、これはノ1−フサイズ、1/4サイズシ
よび1/8サイズを含むものである。White address circuit 1906 also provides an address when data is stored and written to line buffer sections 1902 and 1904, and then read out and predecimated by predecimation filter 1908. 2-in buffer sections 1902Th and 1904 operate in parallel to double the speed of memory 1600. The line buffer units 1902:lr and 1904 actually store three scan lines of video data, and each scan line storage includes a full size copy and a predecimated partial size copy, which is This includes 1-size, 1/4 size and 1/8 size.
フィルタ1900は3本の走査線のデータを飛越し走査
で連続的に操作する。1つの走査線蓄積位置Vct?い
て、入力走査線の映像データが蓄積され、もつとも古い
走査線の映像データと入れ替わる。同時に、もつとも新
しい完全な走査線の映像データがプリデシメーションフ
ィルタ190Bによってプリデシメートされ、2番目に
新しい走査線の完全なデータはもつとも新しい走査線の
完全にプリデシメートされたデータを表ワスが、インタ
ポレーションデシメーションフィルタ1910によって
出力される。Filter 1900 sequentially operates on three scan lines of data in an interlaced manner. One scanning line accumulation position Vct? Then, the video data of the input scan line is accumulated, replacing the video data of the old scan line. At the same time, the video data of the most recent complete scan line is predecimated by the predecimation filter 190B, and the complete data of the second most recent scan line is processed by interpolation. Output by decimation filter 1910.
メモリ部1902.1904は8つの70ナノ秒サブサ
イクルからなる560ナノ秒サイクルで動作する。与え
られたメモリサイクルにおいて、入力データがレジスタ
1920 Thよび1921に受信され、蓄積される。Memory portions 1902, 1904 operate in 560 nanosecond cycles consisting of eight 70 nanosecond subcycles. In a given memory cycle, input data is received and stored in registers 1920 Th and 1921.
つぎのサイクルの前半にかいてこのサイクルで早い画素
のデータが受信される前に、レジスタ1920 Thよ
び1921に蓄積された2つの画素がラインバッファ部
1902゜1904に書き込まれる。同様に、プリデシ
メーションフィルタ190Bによって処理された2つの
画素のデータが早いレジスタl 924 、および遅い
レジスタ1925によって蓄積され、その中に蓄積され
たプリデシメートされたデータのラインバッファ部19
02.1904への書き込みを保留する。ラインバッフ
ァ部1902.1904の各560ナノ秒サイクルの各
サイクルととに繰シ返す8つのサブサイクルのシーケン
スはつぎのように発生する。In the first half of the next cycle, the two pixels stored in registers 1920 Th and 1921 are written to line buffer sections 1902 and 1904 before the data of the earlier pixel in this cycle is received. Similarly, the data of the two pixels processed by the predecimation filter 190B are accumulated by the early register l 924 and the late register 1925, and the line buffer section 19 of the predecimated data accumulated therein.
02. Write to 1904 is suspended. The sequence of eight subcycles that repeat with each 560 nanosecond cycle of line buffer sections 1902, 1904 occurs as follows.
tインタポレート。すなわち、2つの画素の映像データ
を早いおよび遅い画素インタボレーションデシメーショ
ン・バッファレジスタ1928、1929に読み出し、
インタボレーションフィルタ1910で使用する。t interpolate. That is, the video data of two pixels is read into early and late pixel interbolation decimation buffer registers 1928 and 1929;
Used in interbolation filter 1910.
2プリデシメーシヨンフイルタ1908の2つの画素の
データを読み出し、1つの画素のプリデシメートされた
画素データを前のプリデシメートされたデータバッファ
レジスタ1924に蓄積する。The data of two pixels of the two predecimation filter 1908 are read and the predecimated pixel data of one pixel is stored in the previous predecimated data buffer register 1924.
五インタボレート。2番目の対の画素を読み出してレジ
スタ1928.1929に蓄積する。Five interborate. The second pair of pixels is read and stored in registers 1928.1929.
4、レジスタ1920>よび1921に蓄積された2つ
の画素の入力データをラインバッファメモリ部1902
.1904のメモリアドレス空間の現在の入力ラインセ
クションにかけるつぎの順番のアドレス配憶位置に書き
込む。4. The input data of the two pixels accumulated in the registers 1920 and 1921 are transferred to the line buffer memory section 1902.
.. 1904 memory address space is written to the next sequential address storage location for the current input line section.
5、インタボレートし、さらに2つの画素の映像データ
をバッファレジスタ1928.1929 Kmlき込む
。5. Intervore and load the video data of two more pixels into the buffer registers 1928 and 1929 Kml.
瓜プリデシメーションフィルタ1908に一対の画素を
読み出し、プリデシメートされた1つの画素のデータを
後のプリデシメートされたデータパックアレジスタ19
25に書き込む。A pair of pixels are read out to a predecimation filter 1908, and data of one predecimated pixel is sent to a subsequent predecimated data pack register 19.
Write to 25.
lさらに2つの画素データを読み出してインタポレーシ
ョンバッファレジスタ1928.19251に蓄麺する
こ・とじよってインタボレートする。l Further, two pixel data are read out and stored in interpolation buffer registers 1928 and 19251, and interpolated.
&早いおよび遅いプリデシメーションレジスタ1924
.1925に前に蓄積されていたプリデシメートされた
2つの画素のデータをバックアメモリ部1902.19
04に書き込む。なか、第19図に示すバッファレジス
タの同期および出力動作は調単のために説明を省略する
。しかし、このような同期およびゲート動作は上に説明
した動作に従って容易に実現することができる。& early and slow predecimation registers 1924
.. 1902.19 Backup memory section 1902.19 to back up data of two predecimated pixels that had been accumulated before 1925.
Write to 04. The explanation of the synchronization and output operations of the buffer register shown in FIG. 19 will be omitted for the sake of convenience. However, such synchronization and gating operations can be easily implemented according to the operations described above.
プリデシメーションフィルタ1908はこの中をデータ
が通過するごとに2:1の圧縮を行なう。これはプリデ
シメーションフィルタ700の動作方法と同じに巡回的
に動作する。まず、1つの走査線のデータのフルサイズ
コピーがフィルタ1908を通過してハーフサイズに減
少する。Predecimation filter 1908 performs 2:1 compression each time data passes through it. This operates cyclically in the same way that predecimation filter 700 operates. First, a full-size copy of one scanline's data is passed through filter 1908 and reduced to half-size.
つキニハーフサイズコピーが1/4サイズに減少し、さ
らにこの1/4サイズが1/8サイズに減少する。もち
ろんさらにサイズを減少させることも可能であるが、本
発明のこの実施例では行なわれない。プリデシメーショ
ンフィルタ1908は3/32.8/32.10/12
.8/32および3/32の一連の重み係数を利用した
5ポイントフイルタとして実現することが有利である。The second half-size copy is reduced to 1/4 size, and this 1/4 size is further reduced to 1/8 size. Further size reductions are of course possible, but are not done in this embodiment of the invention. Predecimation filter 1908 is 3/32.8/32.10/12
.. It is advantageous to implement it as a 5-point filter using a series of weighting factors of 8/32 and 3/32.
インタボレーションデシメーションフィルタ1910の
動作は実質的に第10図に示すインタボレーションデシ
メーションフィルタ800の動作と同・じであるが、係
数ストア1932が重み係数を乗算器1933に出力す
る点で異なる。この乗算器は重み付けをするすべての画
素の中の1つの画素のデータの相対的位置に従って変化
し、バレルシフタ810を使用しないでフィルタ機能を
実現し、映像データをあらかじめ配列して所定のフィル
タ機能の重み付けを整合させる。実際には、この相対的
画素データの位ナノ秒ごとに受信した2つの画素のデー
タの周波数と一致する。フィルタ1910は4ポイント
フイルタであるので、1つの画素のデータを280ナノ
秒ごとく出力し、これはクロマデータの1/4サンプリ
ング周波数および帯域幅と一致する。The operation of interbolation decimation filter 1910 is substantially the same as the operation of interbolation decimation filter 800 shown in FIG. 10, except that coefficient store 1932 outputs weighting coefficients to multiplier 1933. This multiplier changes the weight according to the relative position of the data of one pixel among all the pixels, and implements the filter function without using the barrel shifter 810, and pre-arranges the video data to perform the predetermined filter function. Align weights. In fact, this relative pixel data coincides with the frequency of two pixel data received every nanosecond. Since filter 1910 is a 4-point filter, it outputs one pixel of data every 280 nanoseconds, which corresponds to the 1/4 sampling frequency and bandwidth of the chroma data.
最初のメモリサブサイクルの終t)Itc>いてバッフ
ァレジスタ1928.1929の2つの画素の映像デー
タを蓄積したのち、2番目のメモリサブサイクルにおい
て乗算器1933はレジスタ1928に蓄積された画素
の値を係数記憶装置1932からの係数値に掛算し、そ
の結果をサブサイクル2の終シにかいてレジスタ194
0 K蓄積する。At the end of the first memory subcycle, after storing the video data of two pixels in the buffer registers 1928 and 1929, the multiplier 1933 stores the value of the pixel stored in the register 1928 in the second memory subcycle. Multiply the coefficient value from coefficient storage 1932 and write the result to register 194 at the end of subcycle 2.
0K accumulates.
同時に、サブサイクル2の終少にかいてアキュミエレー
タレジスタ1942をクリアする。メモリサブサイクル
3において、ラインバッファ部1902、1904はさ
らに2つの画素のインタボレーションデシメーションデ
ータを出力し、乗算器1933はレジスタ1929に蓄
積された画素データの値に係数ストア1932から与え
られる新しい係数を掛算する。サブサイクル3の終シに
釦いて、2つの新しい画素のデータがバッファレジスタ
192Bに転送され、このとき乗算器19s5の出力が
レジスタ1940に転送され、加算器1944の出力は
レジスタ1940&よびアキュミュレータ1942の内
容の合計を表わすが、これはアキュミュレータ1942
に転送される。At the same time, the accumulator register 1942 is cleared at the end of subcycle 2. In memory subcycle 3, the line buffer sections 1902 and 1904 output interbolation decimation data for two more pixels, and the multiplier 1933 adds a new coefficient given from the coefficient store 1932 to the value of the pixel data stored in the register 1929. Multiply. At the end of subcycle 3, the data of the two new pixels are transferred to the buffer register 192B, at which time the output of the multiplier 19s5 is transferred to the register 1940, and the output of the adder 1944 is transferred to the register 1940& and the accumulator 1942. represents the sum of the contents of the accumulator 1942
will be forwarded to.
アキュミュレータ1942は前にクリアされているので
、この場合レジスタ1940の内容がアキュミュレータ
1942に蓄積される。これは4ポイントフイルタサイ
クルの最初の画素を表わす。Since accumulator 1942 was previously cleared, the contents of register 1940 are accumulated in accumulator 1942 in this case. This represents the first pixel of a 4 point filter cycle.
メモリサブサイクル3において乗算器1933Fiレジ
スタ1928にかけるこのサイクルの3番目の画素に適
当な係数を掛け、加算器1944はレジスタ1942に
蓄積されたそのサイクルの最初の画素をレジスタ194
0 K蓄積されたそのサイクルの2番目の画素に加算す
る。メモリサブサイクル4の終bKかいて、3番目の画
素がレジスタ1940 IF−蓄積され、最初の2つの
画素の合計がアキュミュレータ1942に蓄積される。In memory subcycle 3, multiplier 1933 multiplies the third pixel of this cycle to Fi register 1928 by an appropriate coefficient, and adder 1944 adds the first pixel of the cycle stored in register 1942 to register 194.
Add to the second pixel of the cycle that has accumulated 0K. At the end of memory subcycle 4 bK, the third pixel is accumulated in register 1940 IF and the sum of the first two pixels is accumulated in accumulator 1942.
メモリサブサイクル5に釦いて、ラインバッファ190
2.1904は別な一対の画素を読み出し、このとき乗
算器1933はレジスタ1929に前に蓄積されていた
画素をその適当な係数に掛算し、加算器1944はアキ
ュミュレータ1942に蓄積された初めの2つの画素と
レジスタ1940に蓄積された3番目の画素との和を発
生する。5番目のメモリサイクルの終りにおいて、加算
器1944の出力における3つの画素の和がアキュミュ
レータレジスタ1942に蓄積され、4番目の重み付け
をした画素がレジスタ19404Cil積され、つぎの
フィルタサイクル生籾めの2つの画素がバッファレジス
タ1928.1929に蓄積される。Press the button on memory subcycle 5, line buffer 190
2.1904 reads out another pair of pixels, this time multiplier 1933 multiplies the previously stored pixel in register 1929 by its appropriate coefficient, and adder 1944 multiplies the first pixel stored in accumulator 1942. The sum of the two pixels and the third pixel stored in register 1940 is generated. At the end of the fifth memory cycle, the sum of the three pixels at the output of the adder 1944 is accumulated in the accumulator register 1942, and the fourth weighted pixel is multiplied by the register 19404Cil for the next filter cycle of raw paddy. Two pixels are stored in buffer registers 1928.1929.
メモリサブサイクル6にかいて、乗算器1933はレジ
スタ1928の画素データにストア1932からの適当
な係数を掛け、加算器1944はレジスタ1942に累
積された3つの画素の和をレジスタ1940に蓄積され
た4番目に重み付けをした画素に加算する。メモリサイ
クル6の終シにかいて加算器1944からの4つの画素
の和の出力が出カバソファレジスタ1946にロードさ
れアキュミュレータレジスタ1942がクリアされ2番
目の出力画素の最初の重み付けをした画素がレジスタ1
940に蓄積される。In memory subcycle 6, multiplier 1933 multiplies the pixel data in register 1928 by the appropriate coefficient from store 1932, and adder 1944 adds the sum of the three pixels accumulated in register 1942 to register 1940. Add to the fourth weighted pixel. At the end of memory cycle 6, the four pixel sum output from adder 1944 is loaded into output buffer register 1946, accumulator register 1942 is cleared, and the first weighted pixel of the second output pixel is register 1
940.
このように、上に説明したインタボレーションデクメー
ションフィルタサイクルは繰シ返され、2つの280ナ
ノ秒フィルタサイクルが各560ナノ秒メモリサイクル
ととに発生する。係数ストア1932によって行なわれ
る重み付けの大きさを選択して所望のフィルタ機能を与
え、これは、ソースデータとして利用している特定のフ
ルサイズtたは部分的なサイズのプリデシメートさt’
lコピー インタポレーションフィルタ1910によっ
てさらにサイズを縮小または拡大する量、
釦よび画素に対するソースアドレ
本発明によるディジタル特殊効果システム訃よびディジ
タルトランスフォーメーションシステムのさまざまな構
成を説明してきたが、本発明はこれに限定されるもので
はない。したがって特許請求の範囲に記載された範囲に
かけるどんな修正、変形および均等な構成も本発明の範
囲に台筐れるものと考えるべきである。In this manner, the interbolation decimation filter cycle described above is repeated, with two 280 nanosecond filter cycles occurring with each 560 nanosecond memory cycle. The magnitude of the weighting performed by the coefficient store 1932 is selected to provide the desired filter function, which depends on the particular full size t or partial size predecimation t' being utilized as the source data.
The amount of further reduction or enlargement in size by the interpolation filter 1910, the source address for the button and the pixel. Having described various configurations of the digital special effects system and digital transformation system according to the invention, the invention It is not limited to. Therefore, any modifications, variations and equivalent constructions within the scope of the appended claims should be considered to fall within the scope of the invention.
第1図は本発明による空間トランスフォーメーションシ
ステムを表わすブロック図、第2A図、第2B図、第2
C図、および第2D図はトランスポジションの理解に必
要な説明図、
第3図は第1図に示す空間トランスフォーメーションシ
ステムを表わすブロック図、第4図は第1図に示す空間
トランスフォーメーションシステムのトランスポージン
グフレームストアを示すブロック図、
第5図は第4図に示すトランスポージングフレームスト
アのメモリマツプを示す図、第6図は第4図に示すトラ
ンスポージングフレームメモリのアドレス指定回路を示
す概略ブロック図、
第7A図および第7B図はデインタレースフィルタを示
すブロック図、
第8図はプリデシメータを示すブロック図、第9図は第
8図に示すプリデシメータのフィルタを示すブロック図
、
第10図はインタボレーションデシメーションフィルタ
を示す概略ブロック図、
第11図は垂直ソースアドレス発生器を示す概略ブロッ
ク図、
第12図は水平ソースアドレス発生器を示す概略ブロッ
ク図、
第13図は本発明によるディジタル空間効果システムを
示すブロック図、
第14図は第13図に示すシステムの制御パネルを示す
ブロック図、
第15図は第13図に示す水平垂厘トランスポージング
メモリを示すブロック図、
第16図は第15図に示すメモリのフィールドストアメ
モリを示すブロック図、
第17図は第16図に示すフィールドストアメモリのア
ドレスタイミング回路を示すブロック図、
第18図は第13図に示すシステムのモーション検出デ
インタレースフィルタを示すブロック図、
第19図は第13図に示すシステムのクロマフリテシメ
ーションおよびインタボレーションデシメーションフィ
ルタの有利な実施例を示すブロック図である。
図中、
10・・・空間トランスフォーメーションシステム
12〜14・・・カラー成分プロセッサ18・・・水平
・垂直トランスポージングメモリ20・・・垂直トラン
スフォーメーションメモリ24・・・水平トランスフォ
ーメーションシステム
26・・・トランス7オームコンボーザ及び7アクタラ
イザ
28・・・垂直アドレス発生器
30・・・水平アドレス発生器
50〜52・・・フィールドバッファ
54.56・・・フィールドマルチプレクサ600・・
・ディンターレースフィルタ700・・・ブリデシメー
ションフィルタ800・・・インタボレーション・デシ
メーションフィルタ
900・・・トランスポージングメモリ1300・・・
ディジタル特殊効果システム1500・・・水平・垂直
ト2ンスポージングメモリ
1600.1700・・・フィールドストアメモリ18
00・・・モーション検出ディンターレースフィルタ
1900・・・クロマプリデシメーション訃よびインタ
ーポレーションデシメーション
フィルタ
第
1
図
/w、IHし1310
る
9\
手
続
補
正
書
(自発)
16事件の表示
平成2年 特許願 第152498号
2、発明の名称
映像を空曲的に変形する方法及び装置
3、補正をする者
事件との関係 特許出願人
名称 アムペックス コーポレーシaン4゜
代 狸 人
明細書の浄書
手
続
補
正
書
(方式)
%式%
映像を空間的に変形する方法及び装置
3゜
補
正
を
す
る
者
事件との関係FIG. 1 is a block diagram representing a space transformation system according to the present invention, FIG. 2A, FIG. 2B, and FIG.
Figure C and Figure 2D are explanatory diagrams necessary for understanding transposition, Figure 3 is a block diagram representing the spatial transformation system shown in Figure 1, and Figure 4 is a block diagram of the spatial transformation system shown in Figure 1. 5 is a block diagram showing a transposing frame store; FIG. 5 is a diagram showing a memory map of the transposing frame store shown in FIG. 4; FIG. 6 is a schematic block diagram showing an addressing circuit of the transposing frame memory shown in FIG. 4. , FIG. 7A and FIG. 7B are block diagrams showing a deinterlace filter, FIG. 8 is a block diagram showing a predecimator, FIG. 9 is a block diagram showing a filter of the predecimator shown in FIG. FIG. 11 is a schematic block diagram of a vertical source address generator; FIG. 12 is a schematic block diagram of a horizontal source address generator; FIG. 13 is a schematic block diagram of a horizontal source address generator; FIG. 13 is a schematic block diagram of a horizontal source address generator; FIG. 14 is a block diagram showing the control panel of the system shown in FIG. 13. FIG. 15 is a block diagram showing the horizontal transposition memory shown in FIG. 13. FIG. 16 is a block diagram showing the control panel of the system shown in FIG. 17 is a block diagram showing the address timing circuit of the field store memory shown in FIG. 16; FIG. 18 is a motion detection deinterlacing circuit for the system shown in FIG. 13. Block Diagram Illustrating a Filter FIG. 19 is a block diagram illustrating an advantageous embodiment of the chroma fretesimation and interbolation decimation filter of the system shown in FIG. In the figure, 10... Spatial transformation systems 12-14... Color component processor 18... Horizontal/vertical transposing memory 20... Vertical transformation memory 24... Horizontal transformation system 26... Transformer 7 ohm convoser and 7 actuator 28...Vertical address generator 30...Horizontal address generators 50-52...Field buffer 54, 56...Field multiplexer 600...
- Dinterlace filter 700... Bridecimation filter 800... Interbolation decimation filter 900... Transposing memory 1300...
Digital special effects system 1500...Horizontal/vertical tone 2 posing memory 1600.1700...Field store memory 18
00...Motion detection dinterlacing filter 1900...Chroma pre-decimation and interpolation decimation filter Figure 1/w, IH 1310 9\ Procedural amendment (voluntary) 16 Cases 1990 Patent Application No. 152498 2. Name of the invention: Method and device for distorting images 3. Relationship with the case of the person making the amendment. Patent applicant name: Ampex Corporation 4゜ Representative Tanuki Written amendment to the written description of the specification. (Method) % formula % Method and device for spatially transforming an image Relationship with the person who makes 3° correction
Claims (1)
に変形する方法において、前記変形は、複数の座標が夫
々の座標方向を指示する多次元座標系において次元的に
相互依存する空間変形によって、元の位置から目的位置
への前記画像の画素の変形であり、前記方法は、 前記相互依存する変形を、夫々画素を前記座標方向の夫
々に再配置するための変形に対応する複数の要素に分割
し、前記要素の少なくとも1つは前記複数の座標の関数
であり、 前記要素の各々を連続的且つ別個に電子的に前記データ
サンプルに適用し、他の座標方向における再配置なしに
、各画素の前記要素によって示された座標方向への再配
置に対応する夫々の変形に従って変形データサンプルを
生成し、前記要素のいかなる連続的適用も以前の要素の
適用に従って変形された前記データサンプルに対して行
われることを特徴とする前記方法。 2、特許請求の範囲第1項に記載の入力データサンプル
を電子的に変形する方法において、前記複数の要素の各
々に対応する1組の電子信号を発生し、前記要素は前記
相互依存変形の要素であり、これらの積は前記相互依存
変形であり、 前記要素は、前記データサンプルに前記組の電子信号の
各々を連続的且つ別個に電子的に適用することによって
前記データサンプルに適用されることを特徴とする、前
記方法。 3、特許請求の範囲第1項に記載の入力データサンプル
を電子的に変形する方法において、前記座標系は二次元
であり、第1及び第2の座標を有し、前記1組の電子信
号は前記要素の第1及び第2に対応する第1及び第2の
組であり、 前記電子信号の1組の各々を適用する過程は、前記電子
信号の第1の組を前記入力データサンプルに電子的に適
用して、他の座標方向への再配置をせずに、前記第1の
要素に対する夫々の座標方向への夫々の画素の再配置に
対応して各部分的変形に応じた部分的に変形されたデー
タサンプルを生成し、 前記電子信号の第2の組を前記部分的に変形された入力
データサンプルに電子的に適用して、他の座標方向への
再配置をせずに、前記第2の要素に対する夫々の座標方
向への夫々の画素の前記目的位置への再配置に対応して
完全に変形されたデータサンプルを生成する過程を含む
ことを特徴とする、前記方法。 4、特許請求の範囲第1項に記載の入力データサンプル
を電子的に変形する方法において、前記多次元座標系は
、第1及び第2の座標が夫々2つの座標方向における位
置を示す二次元座標系であり、 前記相互依存変形の前記第1及び第2の要素の夫々に対
応する第1及び第2の組の電子信号を発生し、前記第1
及び第2の要素の積は前記相互依存変形であり、前記第
1及び第2の要素の各々は前記第1及び第2の座標双方
の関数であり、前記座標方向の夫々に画素を再配置する
部分的変形に対応し、 前記入力データサンプルに前記電子信号の第1の組を適
用し、他の座標方向への再配置をせずに、前記第1の要
素に対する夫々の座標方向への夫々の画素の再配置に対
応して各部分的変形に応じた部分的に変形されたデータ
サンプルを生成し、 前記電子信号の第2の組を前記部分的に変形された入力
データサンプルに電子的に適用して、他の座標方向への
再配置をせずに、前記第2の要素に対する夫々の座標方
向への夫々の画素の前記目的位置への再配置に対応して
完全に変形されたデータサンプルを生成する過程を含む
ことを特徴とする、前記方法。 5、特許請求の範囲第4項に記載の入力データサンプル
を電子的に変形する方法において、前記データサンプル
は各座標方向の列方向に配列された前記画像の画素に対
応し、前記電子信号の組は同一方向の別の列の画素に対
応するデータサンプルとは独立して各列のデータサンプ
ルに適用されることを特徴とする、前記方法。 6、特許請求の範囲第4項に記載の入力データサンプル
を電子的に変形する方法において、前記元の位置に対応
する入力データサンプルを第1のメモリに記憶し、 前記第1の要素に対応する前記各方向の各列のために前
記第Lのメモリから前記記憶された入力データサンプル
を読み出し、 前記部分的に変形されたデータサンプルを第2のメモリ
に記憶し、 前記第2の要素に対応する各方向の前記各列のために前
記第2のメモリから前記記憶された部分的に変形された
入力データサンプルを読み出し、 前記第1の組の電子信号は前記第1のメモリから読み出
されたデータサンプルに適用され、前記第2の組の電子
信号は前記第2のメモリから読み出された部分的に変形
されたデータサンプルに適用されることを特徴とする、
前記方法。 7、特許請求の範囲第1〜6項のいずれか1項に記載の
入力データサンプルを電子的に変形する方法において、
前記入力データサンプルはラスタスキャン順に配置され
た映像の画素に対応し、前記方向は垂直及び水平スキャ
ン方向に対応することを特徴とする、前記方法。 8、特許請求の範囲第1〜7項のいずれか1項に記載の
入力データサンプルを電子的に変形する方法において、 前記目標画像の座標方向は前記元の画像の座標方向から
変化されることを特徴とする、前記方法。 9、特許請求の範囲第8項に記載の入力データサンプル
を電子的に変形する方法において、前記第1及び第2の
要素の少なくとも1つは前記座標方向の変形を含み、 前記電子信号の組の内少なくとも1つの適用によって、
前記元の画像と目標画像との間の座標変化が行われ、前
記再配置が起こる際に前記データサンプルの解像度を実
質的に維持することを特徴とする、前記方法。 10、特許請求の範囲第1〜9項のいずれか1項に記載
の入力データサンプルを電子的に変形する方法において
、 1要素をデータサンプルに運用することに よって、夫々の変形に応じて各方向におけるデータサン
プリングレート及びデータ位置が変化することを特徴と
する、前記方法。 11、特許請求の範囲第1〜10項のいずれか1項に記
載の入力データサンプルを電子的に変形する方法におい
て、 前記画素の夫々は、元の画像及び目標画像の座標位置の
夫々に対応し、 各座標方向に変形されるデータサンプルを補間すること
によって変形データサンプルを生成し、変形されたデー
タサンプルの各々は、各座標方向において、変形された
データサンプルの座標位置に対応する座標位置に隣接す
る位置に対応して変形される複数のデータサンプルのフ
ィルタ関数であることを特徴とする、前記方法。 12、特許請求の範囲第11項に記載の入力データサン
プルを電子的に変形する方法において、前記フィルタ関
数は、前記隣接位置に関して、変形データサンプルの座
標位置に対応する前記座標位置の関数であることを特徴
とする、前記方法。 13、複数の連続的変形によって元の位置から目標の位
置への入力データ値を定義するデータ配列を変形する方
法において、前記位置は複数の座標が各座標方向の位置
を表す多次元座標系によって定義され、 選択された1座標方向に入力データ値の変形を電子的に
行い変形データ配列に対応した変形データ値を生成し、
既に変形したデータ値を各々の付加的座標方向に対して
変形を全座標方向に対して行うまで連続的に変形して、
完全に変形されたデータ配列に対応する目標位置におけ
る変形データ値を生成し、前記データ値の変形の少なく
とも1つは多次元座標系の前記複数の座標の関数であり
、 各変形によって生成された前記変形データ値は、各座標
方向以外に前記変形の前に有していたのと同じ座標を有
することを特徴とする、前記方法。 14、特許請求の範囲第13項に記載の変形方法におい
て、 前記データ値は画像を表す画素に対応し、 データ値の各変形は多次元座標系の前記複数の座標の関
数であり、 入力データ値の変形後のデータ値の連続的変形の各々は
、直前の変形に応じて変形されたデータ値に関して行わ
れることを特徴とする、前記方法。 15、特許請求の範囲第14項に記載の変形方法におい
て、 前記座標系は二次元であり、第1及び第2の座標を有し
、 入力データ値の変形は前記第1の座標方向において行わ
れ、部分的に変形された画像を表す第1の変形データ値
を生成し、 連続的変形過程は前記第1の変形データ値に関して第2
の座標方向において行われ、完全に変形された画像に対
応する目標位置における第2の変形データ値を生成する
ことを特徴とする、前記方法。 16、特許請求の範囲第14項に記載の変形方法におい
て、 元の位置から目的位置への変形は、元の二次元画像の画
素に対応するデータサンプルを二次元目標画像に変形す
る遠近投影変形であり、各次元は夫々の座標方向に対応
し、 部分的に変換された中間目標画像に対応刷るデータサン
プルは、複数の第1の座標の中間目標列の各々に沿った
画素に対応する一連のデータサンプルを電子的に発生す
ることによって形成され、各第1の方向の中間目標列に
関する一連のデータサンプルは、前記元の画像の所定の
遠近投影に従った変形に応じた第1の方向の元の画像の
夫々の列の画素に対応する一連のデータサンプルの関数
であり、 完全に変形された最終目標画像に対応するデータサンプ
ルは、 前記第1の方向の列を横切る複数の第2の座標の目標列
の各々に沿った画素に対応する一連のデータサンプルを
電子的に発生することによって形成され、各第2の方向
の中間目標列に関する一連のデータサンプルは、前記元
の画像の前記所定の遠近投影に従った変形に応じた第2
の方向の元の画像の夫々の列の画素に対応する一連のデ
ータサンプルの関数であることを特徴とする、前記方法
。 17、特許請求の範囲第13〜16項のいずれか1項に
記載の変形方法において、前記変形によってデータ値を
夫々の座標方向において再配置することを特徴とする、
前記方法。18、画像の画素に対応した入力データサン
プルを電子的に変形する装置において、前記変形は、複
数の座標が夫々の座標方向を指示する多次元座標系にお
いて次元的に相互依存する空間変形によって、元の位置
から目的位置への前記画像の画素の変形であり、前記装
置は、 画素を前記座標方向の夫々に再配置するための変形に対
応する複数の要素に対応する1組の電子信号を発生する
変形手段(26)を含み、前記要素は前記相互依存変形
の要素であり、これらの積は前記相互依存変形であり、
前記要素の少なくとも1つは前記複数の座標の関数であ
り、 前記1組の電子信号の夫々を連続的且つ別個に電子的に
前記データサンプルに適用する複数の適用手段(20、
24、28、30)を含み、他の座標方向における再配
置なしに、各画素の前記要素によって示された座標方向
への再配置に対応する夫々の変形に従って変形データサ
ンプルを生成し、前記適用手段はカスケード状に接続さ
れ、これによって前記1組の電子信号のいかなる連続的
適用も以前の要素の適用に従って変形された前記データ
サンプルに対して行われることを特徴とする前記装置。 19、特許請求の範囲第18項に記載の入力データサン
プルを電子的に変形する装置において、前記多次元座標
系は二次元であり、第1及び第2の座標は2つの夫々の
座標方向における位置を示し、 前記複数の適用手段は、第1の適用手段(20、28)
と第2の適用手段(24、30)とからなり、前記第1
の適用手段は、前記電子信号の第1の組を前記入力デー
タサンプルに適用し、他の座標方向への再配置をせずに
、前記第1の要素に対する夫々の座標方向への夫々の画
素の再配置に対応して各部分的変形に応じた部分的に変
形されたデータサンプルを生成し、前記第2の適用手段
は、前記電子信号の第2の組を前記部分的に変形された
入力データサンプルに電子的に適用して、他の座標方向
への再配置をせずに、前記第2の要素に対する夫々の座
標方向への夫々の画素の前記目的位置への再配置に対応
して完全に変形されたデータサンプルを生成することを
特徴とする前記装置。 20、特許請求の範囲第19項に記載の入力データサン
プルを電子的に変形する装置において、前記データサン
プルは各座標方向の列方向に配列された前記画像の画素
に対応し、前記電子信号の組は同一方向の別の列の画素
に対応するデータサンプルとは独立して各列のデータサ
ンプルに適用されることを特徴とする、前記装置。 21、特許請求の範囲第18〜20項のいずれか1項に
記載の入力データサンプルを電子的に変形する装置にお
いて、前記入力データサンプルはラスタスキャン順に配
置された映像の画素に対応し、前記方向は垂直及び水平
スキャン方向に対応することを特徴とする、前記装置。 22、特許請求の範囲第20項に記載の入力データサン
プルを電子的に変形する装置において、前記元の位置に
対応する入力データサンプルを記憶する第1のメモリ手
段(18)と、 前記第1の要素に対応する夫々の座標方向の各列に前記
入力データ信号を前記第1のメモリ手段から順に読み出
す第1のアドレッシング手段(28)と、 前記部分的に変換されたデータサンプルを記憶する第2
のメモリ手段(22)と、 前記第2の要素に対応する夫々の座標方向の各列に前記
部分的に変形されたデータサンプルをを前記第2のメモ
リ手段から順に読み出す第2のアドレッシング手段(3
0)とを具え、前記第1の適用手段(20)は、前記第
1のメモリ手段から読み出されたデータサンプルに前記
電子信号の第1の組を適用するように接続され、前記第
2の適用手段(24)は、前記第2のメモリ手段から読
み出された部分的に変形されたデータサンプルに前記電
子信号の第2の組を適用するように接続されていること
を特徴とする、前記装置。 23、特許請求の範囲第22項に記載の入力データサン
プルを電子的に変形する装置において、前記前記入力デ
ータサンプルはラスタスキャン順に配置された映像の画
素に対応し、前記方向は垂直及び水平スキャン方向に対
応することを特徴とする、前記装置。 24、特許請求の範囲第23項に記載の入力データサン
プルを電子的に変形する装置において、前記第1の適用
手段(20)は、前記第1のメモリ手段(18)から読
み出されたデータサンプルを受け取り、部分的に変形さ
れた映像の垂直方向列に対応する部分的に変形されたデ
ータサンプルを連続的に生成し、 前記第2のメモリ手段(22)は、前記部分的に変形さ
れた映像の垂直方向列に対応する前記部分的に変形され
たデータサンプルを連続的に受け取るように接続された
垂直/水平変換メモリを具えており、 前記第2のアドレッシング手段(30)は、前記部分的
に変形された映像の水平方向列に対応して前記部分的に
変形されたデータサンプルを連続的に読み出し、 前記第2の適用手段(24)は、前記垂直/水平変換メ
モリから読み出された部分的に変形されたデータサンプ
ルを受け、完全に変形された映像のラスタスキャン順の
水平方向列に対応して完全に変形されたデータサンプル
を連続的に生成することを特徴とする、前記装置。 25、特許請求の範囲第24項に記載の入力データサン
プルを電子的に変形する装置において、前記第1のメモ
リ手段(18)は、元の映像のラスタスキャン順の水平
方向列に対応したデータサンプルを連続的に受けるよう
に接続された水平/垂直変換メモリを具え、前記第1の
アドレッシング手段(28)は、前記要素の少なくとも
1つによって決められた選択された方向の画像の列に対
応して前記第1のメモリ手段から前記データサンプルを
連続的に読み出し、 前記第1の適用手段(20)は、前記水平/垂直変換メ
モリから読み出されたデータサンプルを受け取るように
接続されていることを特徴とする、前記装置。 26、特許請求の範囲第25項に記載の入力データサン
プルを電子的に変形する装置において、前記第1のアド
レッシング手段(28)は、前記第1のメモリ手段(1
8)からのデータサンプルを、所定の変形のために映像
の垂直方向列に応じて連続的に読み出し、その他の変形
のために映像の水平方向列に応じて連続的に読み出すこ
とを特徴とする、前記装置。 27、特許請求の範囲第22項に記載の入力データサン
プルを電子的に変形する装置において、前記入力データ
サンプルはラスタスキャン順に配置された映像の画素に
対応し、前記方向は垂直及び水平スキャン方向に対応し
、 前記第1のメモリ手段(18)は、元の映像のラスタス
キャン順の水平方向列を表す第1の映像情報を受け取る
ように接続された水平/垂直変換メモリを具え、 前記第1のアドレッシング手段(28)は、前記映像情
報をラスタスキャン順の垂直方向列として読み出し、 前記第1の適用手段(20)は、前記水平/垂直変換メ
モリによって出力された第1の映像情報を受け取り、こ
れに垂直方向変形を行って前記第1の映像情報の関数と
して部分的に変形された映像のラスタスキャン順の垂直
方向列を表す第2の映像情報を生成し、 前記第2のメモリ手段(22)は、前記部分的に変換さ
れた映像のラスタスキャン順の垂直方向列を表す第2の
映像情報を受け取るように接続された水平/垂直変換メ
モリを具え、 前記第2のアドレッシング手段(30)は、前記部分的
に変形された映像をラスタスキャン順の水平方向列とし
て読み出し、 前記第2の適用手段(24)は、前記水平/垂直変換メ
モリによって出力された第2の映像情報を受け取り、こ
れに水平方向変形を行って前記第2の映像情報の関数と
して完全に変形された映像のラスタスキャン順の水平方
向列を表す第3の映像情報を生成することを特徴とする
、前記装置。 28、特許請求の範囲第22〜27項のいずれか1項に
記載の入力データサンプルを電子的に変形する装置にお
いて、前記第2のメモリ手段(22)は少なくとも1フ
レーム分の映像情報を記憶するのに十分な容量を有する
ことを特徴とする、前記装置。 29、特許請求の範囲第28項に記載の入力データサン
プルを電子的に変形する装置において、前記第1のメモ
リ手段(18)は少なくとも1フレーム分の映像情報を
記憶するのに十分な容量を有することを特徴とする、前
記装置。 30、特許請求の範囲第18〜29項のいずれか1項に
記載の入力データサンプルを電子的に変形する装置にお
いて、前記第1及び第2の要素の少なくとも1つは前記
座標方向の変形を含み、前記第1及び第2の適用手段(
20、24)の少なくとも1つは、前記元の画像と目標
画像との間の座標変化を行い、前記再配置が起こる際に
前記データサンプルの解像度を実質的に維持する手段を
含むことを特徴とする、前記装置。 31、複数の連続的変形によって元の位置から目標の位
置への入力データ値を定義するデータ配列を変形する装
置において、前記位置は複数の座標が各座標方向の位置
を表す多次元座標系によって定義され、 選択された1座標方向に入力データ値の変形を電子的に
行い変形データ配列に対応した変形データ値を生成する
第1の変形手段(20、26、28)と、既に変形した
データ値を各々の付加的座標方向に対して変形を全座標
方向に対して行うまで連続的に変形し完全に変形された
データ配列に対応する目標位置における変形データ値を
生成する別の変形手段(24、26、30)とを含み、
前記データ値の変形の少なくとも1つは多次元座標系の
前記複数の座標の関数であり、 前記第1の変形手段と前記別の変形手段とをカスケード
状に接続し、完全に変形されたデータ配列に対応する目
標位置における変形されたデータ値を生成する手段を含
み、 各変形によって生成された前記変形データ値は、各座標
方向以外に前記変形の前に有していたのと同じ座標を有
することを特徴とする、前記装置。 32、特許請求の範囲第31項に記載の変形装置におい
て、前記変形によってデータ値を夫々の座標方向におい
て再配置することを特徴とする、前記装置。 33、水平及び垂直方向列に配列されラスタスキャン順
に並べられた映像の画素に対応する入力データサンプル
を電子的に変形する装置において、前記変形は元の位置
から目標位置への空間的変形に相当し、前記装置は、 ラスタスキャン順の元の映像の水平方向列に対応して連
続的に受け取られた前記元の位置に対応するデータサン
プルを受け取り、前記データサンプルを記憶するように
接続された水平/垂直変換メモリ(18)と、 各変形のために選択された映像の水平または垂直方向列
に対応して前記水平/垂直変換メモリから記憶された入
力データサンプルを連続的に読み出す垂直アドレッシン
グ手段(28)と、垂直変形要素に応じて前記水平/垂
直変換メモリから読み出されたデータサンプルに選択さ
れた電子信号を適用し、部分的に変形された映像の垂直
方向列に対応する部分的に変形されたデータサンプルを
連続的に生成する垂直変換手段(20、26)と、 前記部分的に変形されたデータサンプルを受け取りこれ
を記憶するように接続された垂直/水平変換メモリ(2
2)と、 前記部分的に変形された映像の水平方向列に対応して前
記記憶された部分的に変形されたデータサンプルを連続
的に読み出す水平アドレッシング手段(30)と、 水平変形要素に応じて前記垂直/水平変換メモリから読
み出された前記部分的に変形されたデータサンプルに選
択された電子信号を適用し、ラスタスキャン順の完全に
変形された映像の水平方向列に対応する完全に変形され
たデータサンプルを連続的に生成する水平変換手段(2
4、26)とからなることを特徴とする、前記装置。 34、インターレースカラーテレビジョン映像信号の連
続フィールドのY、I及びQ映像要素に対応するデータ
サンプルを受け取り記憶するように構成され、各変形の
ために選択された垂直または水平スキャン方向に対応し
て、水平方向ラスタスキャン順に映像データサンプルの
記憶と連続読み出しとを制御するように接続されたアド
レス回路を具えた第1、第2及び第3の変換メモリと、 前記第1、第2及び第3の変換メモリから夫々Y、I及
びQ映像データサンプルを受け取り、受け取った映像デ
ータサンプルの各フィールドに対して映像データサンプ
ルの全フレームをフィールドレートで出力するように接
続された第1、第2及び第3のデインターレースフイル
タ(600、1332)と、 Y、I及びQ映像データサンプルと、出力のために選択
される映像データサンプル内の一連のデータサンプルを
示す一連のアドレスとを受け取り、各アドレスされたデ
ータサンプル周囲に配置された複数の映像データサンプ
ルの関数としてY、I及びQデータサンプルを出力する
第1、第2及び第3の補間デシメーションフィルタ(8
00、1326)と、前記第1、第2及び第3の補間デ
シメーションフィルタから垂直方向列に対応して映像デ
ータサンプルの連続フィースルのY、I及びQデータサ
ンプルを連続的に受け取り記憶し、水平方向列に対応し
て前記データサンプルを連続的に出力する第4、第5及
び第6の変換メモリ(900、1338)と、 Y、I及びQ映像データサンプルと、出力のために選択
される映像データサンプル内の一連のデータサンプルを
示す一連のアドレスとを受け取り、各アドレスされたデ
ータサンプル周囲に配置された複数の映像データサンプ
ルの関数としてY、I及びQデータサンプルを出力して
変形された映像を表す一連のY、I及びQ映像データサ
ンプルをラスタスキャン順に出力する第4、第5及び第
6の補間デシメーションフィルタ(906、1344)
と、 画像の変形を指示する命令を受け、受けた命令に応じて
前記第1、第2及び第3の補間デシメーションフィルタ
に一連のアドレスを発生し、更に前記第4、第5及び第
6の補間デシメーションフィルタに一連のアドレスを発
生してデータサンプルの選択を制御し、命令された変形
を得る制御回路(908、912、916;1326、
1328、1318、1314)とからなることを特徴
とする、デジタル変形装置。[Scope of Claims] 1. A method of electronically deforming an input data sample corresponding to a pixel of an image, wherein the deformation is carried out dimensionally with respect to each other in a multidimensional coordinate system in which a plurality of coordinates indicate respective coordinate directions. a transformation of a pixel of said image from an original position to a destination position by dependent spatial transformations, said method comprising: transforming said interdependent transformations into transformations for respectively repositioning said pixels in each of said coordinate directions; dividing into a plurality of corresponding elements, at least one of said elements being a function of said plurality of coordinates, and applying each of said elements sequentially and separately to said data sample in the other coordinate direction; generating a deformed data sample according to a respective deformation corresponding to the repositioning of each pixel in the coordinate direction indicated by said element, without relocation, and any successive application of said element is deformed according to the application of a previous element; 3. The method, characterized in that the method is performed on the data samples. 2. A method of electronically transforming an input data sample as claimed in claim 1, wherein a set of electronic signals is generated corresponding to each of said plurality of elements, said elements being elements, the product of which is the interdependent deformation, and the element is applied to the data sample by sequentially and separately electronically applying each of the set of electronic signals to the data sample. The method as described above. 3. A method for electronically deforming an input data sample according to claim 1, wherein the coordinate system is two-dimensional and has first and second coordinates, and the set of electronic signals are first and second sets corresponding to the first and second of said elements, and applying each of said one set of electronic signals includes applying said first set of electronic signals to said input data samples. electronically applied portions corresponding to respective partial deformations corresponding to relocation of respective pixels in respective coordinate directions relative to said first element without relocation in other coordinate directions; generating a partially deformed data sample; and electronically applying the second set of electronic signals to the partially deformed input data sample without relocation to other coordinate directions. , generating fully deformed data samples corresponding to the relocation of each pixel to the destination position in a respective coordinate direction relative to the second element. 4. In the method of electronically deforming an input data sample according to claim 1, the multidimensional coordinate system is a two-dimensional coordinate system in which the first and second coordinates each indicate a position in two coordinate directions. a coordinate system, generating first and second sets of electronic signals corresponding to the first and second elements of the interdependent deformation, respectively;
and a second element is the interdependent transformation, each of the first and second elements being a function of both the first and second coordinates, repositioning the pixel in each of the coordinate directions. applying the first set of electronic signals to the input data sample in a respective coordinate direction for the first element without relocation in other coordinate directions; generating partially deformed data samples according to each partial deformation in response to respective pixel rearrangements; and electronically applying a second set of electronic signals to the partially deformed input data samples. fully deformed corresponding to the relocation of each pixel in its respective coordinate direction to said destination position with respect to said second element without relocation in other coordinate directions. The method includes the step of generating a sample of data. 5. A method for electronically deforming input data samples according to claim 4, wherein the data samples correspond to pixels of the image arranged in columns in each coordinate direction, and the data samples correspond to pixels of the image arranged in columns in each coordinate direction, and Said method, characterized in that the sets are applied to data samples of each column independently of data samples corresponding to pixels of another column in the same direction. 6. A method for electronically deforming an input data sample according to claim 4, comprising: storing an input data sample corresponding to the original position in a first memory; reading the stored input data samples from the Lth memory for each column in each direction; storing the partially transformed data samples in a second memory; reading the stored partially transformed input data samples from the second memory for each column in each corresponding direction; and reading the first set of electronic signals from the first memory. the second set of electronic signals is applied to partially deformed data samples read from the second memory;
Said method. 7. A method for electronically transforming an input data sample according to any one of claims 1 to 6,
The method, wherein the input data samples correspond to pixels of an image arranged in raster scan order, and the directions correspond to vertical and horizontal scan directions. 8. The method of electronically transforming an input data sample according to any one of claims 1 to 7, wherein the coordinate direction of the target image is changed from the coordinate direction of the original image. Said method, characterized in that. 9. A method of electronically deforming an input data sample according to claim 8, wherein at least one of the first and second elements comprises deformation in the coordinate direction; By applying at least one of
The method, characterized in that a coordinate change between the original image and the target image is performed, substantially maintaining the resolution of the data samples as the repositioning occurs. 10. In the method of electronically deforming an input data sample according to any one of claims 1 to 9, by applying one element to the data sample, each direction is changed according to the respective deformation. Said method, characterized in that the data sampling rate and the data position in the data are varied. 11. A method for electronically transforming an input data sample according to any one of claims 1 to 10, wherein each of the pixels corresponds to a coordinate position of an original image and a target image, respectively. and generate deformed data samples by interpolating the deformed data samples in each coordinate direction, and each of the deformed data samples has a coordinate position corresponding to the coordinate position of the deformed data sample in each coordinate direction. The method is characterized in that the filter function of the plurality of data samples is transformed correspondingly to positions adjacent to . 12. A method of electronically deforming an input data sample according to claim 11, wherein the filter function is a function of the coordinate position corresponding to the coordinate position of the deformed data sample with respect to the adjacent position. The method as described above. 13. A method of transforming a data array defining an input data value from an original position to a target position by a plurality of successive transformations, wherein the position is defined by a multidimensional coordinate system in which a plurality of coordinates represent a position in each coordinate direction. electronically deforming the input data value in the defined and selected one coordinate direction to generate deformed data values corresponding to the deformed data array;
Continuously deforming the already deformed data values in each additional coordinate direction until the deformation is performed in all coordinate directions,
generating deformed data values at target locations corresponding to a fully deformed data array, at least one of said data value deformations being a function of said plurality of coordinates of a multidimensional coordinate system; Said method, characterized in that said deformed data values have the same coordinates as they had before said deformation, except in each coordinate direction. 14. The method of deformation according to claim 13, wherein the data values correspond to pixels representing an image, and each deformation of the data values is a function of the plurality of coordinates of a multidimensional coordinate system, and the input data A method as described above, characterized in that each successive transformation of the data value after the transformation of the value is performed on the data value transformed according to the previous transformation. 15. In the deformation method according to claim 14, the coordinate system is two-dimensional and has first and second coordinates, and the input data value is deformed in the first coordinate direction. generates a first deformed data value representing a partially deformed image, and a continuous deformation process generates a second deformed data value with respect to said first deformed data value.
, and generating second deformation data values at a target position corresponding to a fully deformed image. 16. In the deformation method described in claim 14, the deformation from the original position to the target position is a perspective projection deformation that transforms data samples corresponding to pixels of the original two-dimensional image into a two-dimensional target image. , each dimension corresponds to a respective coordinate direction, and the data samples corresponding to the partially transformed intermediate target image are a series of data samples corresponding to pixels along each of the intermediate target columns of the plurality of first coordinates. a series of data samples for each intermediate target column in a first direction, the series of data samples being formed by electronically generating data samples for each intermediate target column in a first direction according to a deformation according to a predetermined perspective projection of said original image. a series of data samples corresponding to pixels in each column of the original image, the data samples corresponding to the fully deformed final destination image being a function of a plurality of second data samples across the columns in the first direction. is formed by electronically generating a series of data samples corresponding to pixels along each of the target columns of coordinates of said original image, with the series of data samples for each intermediate target column in the second direction the second according to the deformation according to the predetermined perspective projection;
said method, characterized in that said method is a function of a series of data samples corresponding to pixels of respective columns of the original image in the direction of . 17. The deformation method according to any one of claims 13 to 16, characterized in that the deformation rearranges data values in respective coordinate directions.
Said method. 18. An apparatus for electronically deforming an input data sample corresponding to a pixel of an image, wherein the deformation is performed by spatial deformation that is dimensionally interdependent in a multidimensional coordinate system in which a plurality of coordinates point to respective coordinate directions; a transformation of a pixel of said image from an original position to a destination position, said apparatus comprising: generating a set of electronic signals corresponding to a plurality of elements corresponding to the transformation for repositioning a pixel in each of said coordinate directions; generating deformation means (26), said elements being elements of said interdependent deformation, the product of which is said interdependent deformation;
at least one of said elements is a function of said plurality of coordinates; and a plurality of application means (20, 20) for sequentially and separately electronically applying each of said set of electronic signals to said data sample.
24, 28, 30), generating deformed data samples according to respective deformations corresponding to relocation of each pixel in the coordinate direction indicated by said element without relocation in other coordinate directions; Apparatus, characterized in that the means are connected in a cascade, so that any successive application of the set of electronic signals is performed on the data samples modified according to the application of previous elements. 19. A device for electronically transforming an input data sample according to claim 18, wherein the multidimensional coordinate system is two-dimensional, and the first and second coordinates are in two respective coordinate directions. a first applying means (20, 28);
and a second application means (24, 30),
applying means for applying said first set of electronic signals to said input data samples, each pixel in a respective coordinate direction for said first element without relocation in other coordinate directions; generating partially transformed data samples in response to each partial transformation in response to the rearrangement of the second set of electronic signals; electronically applied to an input data sample to correspond to repositioning each pixel in a respective coordinate direction relative to the second element to the destination position without repositioning in other coordinate directions; The apparatus is characterized in that it produces fully deformed data samples. 20. A device for electronically transforming input data samples according to claim 19, wherein the data samples correspond to pixels of the image arranged in columns in each coordinate direction, and the data samples correspond to pixels of the image arranged in columns in each coordinate direction, and Apparatus as described above, characterized in that the set is applied to data samples of each column independently of data samples corresponding to pixels of another column in the same direction. 21. A device for electronically transforming input data samples according to any one of claims 18 to 20, wherein the input data samples correspond to pixels of an image arranged in raster scan order; Said device, characterized in that the directions correspond to vertical and horizontal scanning directions. 22. A device for electronically transforming input data samples according to claim 20, comprising first memory means (18) for storing input data samples corresponding to said original positions; first addressing means (28) for sequentially reading out said input data signals from said first memory means in each column in a respective coordinate direction corresponding to an element of said first addressing means (28) for storing said partially transformed data samples; 2
memory means (22); and second addressing means (22) for sequentially reading out the partially transformed data samples from the second memory means in each column in the respective coordinate direction corresponding to the second element. 3
0), said first applying means (20) being connected to apply said first set of electronic signals to data samples read from said first memory means; said application means (24) are connected to apply said second set of electronic signals to partially transformed data samples read from said second memory means. , said device. 23. A device for electronically transforming input data samples according to claim 22, wherein the input data samples correspond to pixels of an image arranged in raster scan order, and the directions are vertical and horizontal scan. Said device, characterized in that it corresponds to a direction. 24. A device for electronically transforming an input data sample according to claim 23, wherein said first applying means (20) is configured to transform data read from said first memory means (18). said second memory means (22) receiving samples and successively producing partially deformed data samples corresponding to vertical columns of said partially deformed image; said second addressing means (30) comprising a vertical/horizontal conversion memory connected to successively receive said partially transformed data samples corresponding to vertical columns of said video; successively reading out said partially transformed data samples corresponding to horizontal columns of partially transformed images; said second application means (24) reading out said partially transformed data samples from said vertical/horizontal transformation memory; the partially-deformed data samples received, and successively generate fully-deformed data samples corresponding to horizontal columns in raster scan order of the fully-deformed video; Said device. 25. A device for electronically transforming input data samples according to claim 24, wherein said first memory means (18) stores data corresponding to horizontal columns in raster scan order of the original video. a horizontal/vertical transformation memory connected to successively receive samples, said first addressing means (28) corresponding to a column of images in a selected direction determined by at least one of said elements; the first application means (20) being connected to receive the data samples read from the horizontal/vertical conversion memory. The device as described above. 26. Apparatus for electronically transforming input data samples according to claim 25, wherein said first addressing means (28) are arranged in said first memory means (1
8) The data samples from 8) are sequentially read out according to the vertical columns of the image for a predetermined transformation, and sequentially read out according to the horizontal columns of the image for other transformations. , said device. 27. A device for electronically transforming input data samples according to claim 22, wherein the input data samples correspond to pixels of an image arranged in raster scan order, and the directions are vertical and horizontal scan directions. corresponding to said first memory means (18) comprising a horizontal/vertical conversion memory connected to receive first video information representing horizontal columns in raster scan order of the original video; The first addressing means (28) reads the video information as vertical columns in raster scan order, and the first applying means (20) reads the first video information output by the horizontal/vertical conversion memory. receiving and performing a vertical transformation thereon to produce second video information representing a raster-scan ordered vertical column of a partially transformed video as a function of the first video information; means (22) comprising a horizontal/vertical conversion memory connected to receive second video information representing a raster scan ordered vertical column of said partially converted video; said second addressing means; (30) reads out the partially transformed video as a horizontal column in raster scan order, and the second application means (24) reads out the second video information output by the horizontal/vertical conversion memory. and performing a horizontal transformation thereon to produce third video information representing a raster-scan ordered horizontal column of the completely transformed video as a function of the second video information. Said device. 28. A device for electronically transforming input data samples according to any one of claims 22 to 27, wherein the second memory means (22) stores at least one frame of video information. said device, characterized in that it has a capacity sufficient to 29. A device for electronically transforming input data samples as claimed in claim 28, wherein said first memory means (18) has a capacity sufficient to store at least one frame worth of video information. The device characterized in that it comprises: 30. A device for electronically deforming an input data sample according to any one of claims 18 to 29, wherein at least one of the first and second elements causes the deformation in the coordinate direction. and the first and second application means (
at least one of 20, 24) comprising means for performing a coordinate change between said original image and a target image and substantially maintaining resolution of said data sample as said repositioning occurs. The said device. 31. In an apparatus for transforming a data array that defines an input data value from an original position to a target position by a plurality of continuous transformations, said position is defined by a multidimensional coordinate system in which a plurality of coordinates represent a position in each coordinate direction. a first deforming means (20, 26, 28) for electronically deforming input data values in a defined and selected one coordinate direction to generate deformed data values corresponding to a deformed data array; another deforming means ( 24, 26, 30),
At least one of the transformations of the data value is a function of the plurality of coordinates of a multidimensional coordinate system, and the first transformation means and the other transformation means are connected in a cascade to completely transform the data. means for generating deformed data values at target positions corresponding to the array, wherein said deformed data values generated by each deformation have the same coordinates as they had before said deformation, other than in each coordinate direction; The device characterized in that it comprises: 32. A deformation device according to claim 31, characterized in that the deformation rearranges data values in respective coordinate directions. 33. An apparatus for electronically transforming input data samples corresponding to pixels of an image arranged in horizontal and vertical columns and ordered in raster scan order, said transformation corresponding to a spatial transformation from an original position to a target position. and the device is connected to receive data samples corresponding to the original positions received successively corresponding to horizontal columns of the original video in raster scan order, and to store the data samples. a horizontal/vertical conversion memory (18); and vertical addressing means for successively reading input data samples stored from said horizontal/vertical conversion memory corresponding to horizontal or vertical columns of the video selected for each transformation. (28) and applying the selected electronic signal to the data samples read from the horizontal/vertical transformation memory according to the vertical transformation element to partially vertical transformation means (20, 26) for successively producing partially transformed data samples; and vertical/horizontal transformation memory (20, 26) connected to receive and store said partially transformed data samples.
2); horizontal addressing means (30) for sequentially reading out said stored partially transformed data samples corresponding to horizontal columns of said partially transformed video; applying selected electronic signals to the partially deformed data samples read from the vertical/horizontal conversion memory to fully deform the image corresponding to horizontal columns of the fully deformed image in raster scan order. Horizontal transformation means (2
4, 26). 34, configured to receive and store data samples corresponding to Y, I and Q video elements of successive fields of an interlaced color television video signal, corresponding to the vertical or horizontal scan direction selected for each transformation; , first, second and third conversion memories comprising address circuits connected to control storage and sequential readout of video data samples in horizontal raster scan order; first, second, and second circuits connected to receive Y, I, and Q video data samples, respectively, from the conversion memory of the converter and output a full frame of video data samples at field rate for each field of the received video data samples. a third deinterlacing filter (600, 1332); receiving the Y, I and Q video data samples and a series of addresses indicating a series of data samples within the video data samples to be selected for output; first, second and third interpolating decimation filters (8) that output Y, I and Q data samples as a function of a plurality of video data samples arranged around the
00, 1326) and sequentially receive and store Y, I and Q data samples of successive fields of video data samples corresponding to vertical columns from said first, second and third interpolation decimation filters; fourth, fifth and sixth transformation memories (900, 1338) for sequentially outputting said data samples corresponding to directional columns; Y, I and Q video data samples selected for output; and a series of addresses indicating a series of data samples within the video data sample, and output and transform Y, I, and Q data samples as a function of a plurality of video data samples arranged around each addressed data sample. fourth, fifth, and sixth interpolating decimation filters (906, 1344) that output a series of Y, I, and Q video data samples in raster scan order representing the video image;
and generating a series of addresses for the first, second and third interpolation decimation filters in accordance with the received command, and further generating a series of addresses for the fourth, fifth and sixth interpolation decimation filters. A control circuit (908, 912, 916; 1326,
1328, 1318, 1314).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2152498A JPH03128583A (en) | 1990-06-11 | 1990-06-11 | Method and apparatus for spatially deforming image |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2152498A JPH03128583A (en) | 1990-06-11 | 1990-06-11 | Method and apparatus for spatially deforming image |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50309981A Division JPS58500635A (en) | 1981-04-10 | 1981-04-10 | A system that spatially transforms images |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03128583A true JPH03128583A (en) | 1991-05-31 |
Family
ID=15541780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2152498A Pending JPH03128583A (en) | 1990-06-11 | 1990-06-11 | Method and apparatus for spatially deforming image |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03128583A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6609797B2 (en) | 1999-01-29 | 2003-08-26 | Ricoh Co., Ltd | Projector with adjustably positioned image plate |
JP2018085140A (en) * | 2015-04-03 | 2018-05-31 | コグネックス・コーポレーション | Modification of homography |
-
1990
- 1990-06-11 JP JP2152498A patent/JPH03128583A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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US6609797B2 (en) | 1999-01-29 | 2003-08-26 | Ricoh Co., Ltd | Projector with adjustably positioned image plate |
JP2018085140A (en) * | 2015-04-03 | 2018-05-31 | コグネックス・コーポレーション | Modification of homography |
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