JPH03128566A - Picture reader - Google Patents

Abstract

PURPOSE:To relax density difference at a switching position and to output picture information without an unnatural feeling by providing a correcting means to correct the picture information near the switching position. CONSTITUTION:For a digital filter 77, data 1 are inputted from a data selector in a synthesizing separator-up circuit and the digital filter 77 always executes 1/5 matrix arithmetic and outputs an arithmetic result to a data selector 76. A shift register 75 latches the data 1 until the digital filter 77 executes the arithmetic output and the phase of output data from the digital filter 77 is coincident with the phase of output data from the shift register 75. Accordingly, the switching position of picture data from a CCD 9b and CCD 9c is set between data alpha4 and alpha5 and the sharp density change in the switching position of the picture data is corrected to the density change in stages. Thus, various trouble to appear in the final output picture and the unnatural feeling are relaxed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複写機、ファクシミリなどに用いられる画像読
取装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image reading device used in copying machines, facsimile machines, and the like.

〔従来の技術〕[Conventional technology]

画像読取装置としては複数個の光電変換素子を用いて原
稿画像情報を隣合った光電変換素子で部分的に重複して
読み取り、その′ｉｉ！ｊｆｆｊＬ情報を各光電変換素
子の重複読取領域内の所定の位置で切換えてつなげるも
のが一般的に知られている。また。The image reading device uses a plurality of photoelectric conversion elements to read document image information partially overlappingly with adjacent photoelectric conversion elements. It is generally known that the jffjL information is switched and connected at a predetermined position within the overlapping reading area of each photoelectric conversion element. Also.

画像読取装置からの画像情報についてデイザ処理等の中
間調処理や、ＭＴＦ処理等の文字処理を行なうことが知
られている。It is known to perform halftone processing such as dither processing and character processing such as MTF processing on image information from an image reading device.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記画像読取装置では同一濃度の中間調の画像を複数個
の光電変換素子により部分的に重複して読取ると、各電
変換素子の読取値が必ずしも同一の値にならず、各光電
変換素子からの画像情報を重複読取領域内の所定の位置
で切換えてつなげた際に重複読取領域内の画像濃度が同
一であってもその切換え位置を境として画像情報の読取
値が異なってしまう。これは複数個の光電変換素子の感
濃度特性が異なるからである。また、比較的幅の広い原
稿を露光光源により照明して原稿画像を複数個の光電変
換素子に露光し原稿画像の読取を行うと、露光光源の光
量の部分的なばらつきが生じ、これが同一’ａ２度の画
像に対する読取値の相違の一因になる。このように同一
濃度の画像に対して読取値が相違すると、画像読取′！
Ａ置からの画像情報に対してそのまま中間調処理、例え
ばデイザ処理を実施した場合には画像情報は上記切換え
位置を境として急激な濃度差が発生し、出力画像に不自
然む違和感が生ずる。特に、」二記切換え位置付近は光
電変換素子の端部に当るので、上記バラツキが顕著であ
り、その調整を機械的に行なう場合には限界がある。ま
た、画像読取装置からの画像情報に対してそのまま文字
処理、例えばＭＴＦ処理を実施した場合には同一濃度の
画像に対して読取値が相違することにより白すし、黒す
じ等が発生することもある。In the image reading device described above, when halftone images of the same density are partially overlapped and read by multiple photoelectric conversion elements, the read values of each electric conversion element will not necessarily be the same value, and each photoelectric conversion element will When the image information is switched and connected at a predetermined position in the overlapping reading area, the read values of the image information will differ from the switching position even if the image density in the overlapping reading area is the same. This is because the density sensitivity characteristics of the plurality of photoelectric conversion elements are different. Furthermore, when reading a document image by illuminating a relatively wide document with an exposure light source and exposing the document image to a plurality of photoelectric conversion elements, local variations in the amount of light from the exposure light source occur, which may cause This contributes to the difference in reading values for a2 degree images. In this way, if the reading values differ for images with the same density, the image reading'!
If halftone processing, for example dither processing, is directly performed on the image information from position A, a sharp difference in density will occur in the image information with the switching position as a boundary, resulting in an unnatural and unnatural feeling in the output image. In particular, since the vicinity of the switching position 2 corresponds to the end of the photoelectric conversion element, the above-mentioned variation is significant, and there is a limit to mechanical adjustment thereof. Additionally, if character processing, for example MTF processing, is performed on image information from an image reading device, white smudges, black streaks, etc. may occur due to differences in read values for images with the same density. be.

本発明は上記欠点を改善し、複数個の光電変換素子から
の画像情報の切換え位置での濃度差を緩和して違和感の
無い画像情報を出力することができる画像読取装置を提
（１ｕすることを目的とする。The present invention improves the above-mentioned drawbacks and provides an image reading device that can output image information that does not give an unnatural feeling by alleviating the density difference at the switching position of image information from a plurality of photoelectric conversion elements. With the goal.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を達成するため、請求項１の発明は原稿画像情
報を隣合ったもの同志で部分的に重複して読み取る複数
個の光電変換素子を有し、この複数個の光電変換素子か
らの画像情報をこの複数個の光電変換素子の重複読取領
域内の所定の切換位置で切換えてつなげる画像読取装置
において、前記切換位置の付近の画像情報を補正する補
正手段を備えるようにしたものであり。In order to achieve the above object, the invention of claim 1 has a plurality of photoelectric conversion elements that partially overlap and read document image information adjacent to each other, and images from the plurality of photoelectric conversion elements are provided. The image reading device switches and connects information at a predetermined switching position within the overlapping reading area of the plurality of photoelectric conversion elements, and is equipped with a correction means for correcting image information near the switching position.

請求項２の発明は請求項１記載の画像読取装置において
、前記補正手段が平滑化フィルタ処理を行なう手段であ
るようにしたものであり、請求項３の発明は請求項１記
載の画像読取装置において、前記補正手段が前記切換位
置の中の所定の領域で画像情報を補正するものである。The invention according to claim 2 is the image reading apparatus according to claim 1, wherein the correction means is means for performing smoothing filter processing, and the invention according to claim 3 is the image reading apparatus according to claim 1. The correction means corrects image information in a predetermined area within the switching position.

〔作　用〕[For production]

請求項１の発明では切換位置付近の画像情報が補正手段
により補正される。In the first aspect of the invention, the image information near the switching position is corrected by the correction means.

請求項２の発明では補正手段により重複読取領域内の所
定位置の付近の画像情報の平滑化フ、ｒルタ処理が行な
われる。In the second aspect of the invention, the correction means performs smoothing filter processing on image information near a predetermined position within the overlap reading area.

請求項３の発明では？ｉｔｉ正手段が切換位置の中の所
定の領域で画像情報を補正する。What about the invention of claim 3? The correcting means corrects the image information in a predetermined area within the switching position.

〔実施例〕〔Example〕

第６図は本発明の一実施例の概略を示す。 FIG. 6 schematically shows an embodiment of the present invention.

押入された原稿は搬送ローラ１〜４により図示矢印方向
に搬送されることにより副走査され、透明な原稿台５及
びガイド板６の間を通過する際に照明装置７により照明
されてその反射光像が光学レンズ８により一次元イメー
ジセンサのＣＣＤ（電荷結合素子）からなる光電変換素
子９に結像される。ＣＣＤ９は原稿の搬送方向と直角な
主走査方向に向けて配置され、光学レンズ８により結像
された光像を、光電変換して読み取り、時系列で出力す
る。The pushed original is sub-scanned by being conveyed in the direction of the arrow shown in the figure by conveyance rollers 1 to 4, and as it passes between the transparent document table 5 and the guide plate 6, it is illuminated by the illumination device 7 and its reflected light is illuminated. The image is formed by an optical lens 8 on a photoelectric conversion element 9 consisting of a CCD (charge coupled device) of a one-dimensional image sensor. The CCD 9 is arranged to face the main scanning direction perpendicular to the conveyance direction of the original, and photoelectrically converts and reads the optical image formed by the optical lens 8, and outputs it in time series.

ＣＣＤ９は１個当りの有効読取画素数が決まっているの
で、原稿読取密度が決定すれば読取可能な最大読取原稿
幅が決定されるが、原稿がその最大読取原稿幅より大き
くなる場合には複数個のＣＣＤが用いられる。この実施
例ではＣＣＤ９は１個当りの有効読取画素数が５０００
　ｉｉ＠素、読み取るべき原稿の最大幅が９１７ｍｍ、
読取密度が１６画素／　ｍｍであり、最大読取画素数（
１ライン分）が１４６７２画素であって第７図に示すよ
うにＣＣＤ９が３個の（、ＣＤ９ａ、９ｂ、９ｃにより
構成されている。このＣＣＤ９ａ、９ｂ、９ｃは主走査
方向に一列に配列され、原稿がその搬送方向と直角な読
取ライン上を通過する際にその反射光像が光学レンズ８
ａ、８ｂ。Since the number of effective reading pixels per CCD 9 is determined, once the original reading density is determined, the maximum readable original width that can be read is determined, but if the original is larger than the maximum reading original width, multiple CCDs are used. In this embodiment, the number of effective reading pixels per CCD 9 is 5000.
ii @ element, the maximum width of the original to be read is 917 mm,
The reading density is 16 pixels/mm, and the maximum number of reading pixels (
One line) has 14,672 pixels, and as shown in FIG. 7, the CCD 9 is composed of three CDs 9a, 9b, and 9c. , when the document passes on the reading line perpendicular to the conveyance direction, the reflected light image is reflected by the optical lens 8.
a, 8b.

８ｃによりその一部Ｘ、Ｙが重複するように結像されて
これを光な変換する。第９図においてＤは読み取るべき
原稿の最大幅であり、ＣＣＤ９ａ、９ｂ、９ｃの重複読
取領域Ｘ、Ｙの幅は」二連の数値より（１５０００−１
４６７２）÷２＝１６４画素以内となるように各部品の
配置調整が行われている。8c, images are formed so that a portion of X and Y overlap, and this is converted into light. In FIG. 9, D is the maximum width of the document to be read, and the width of the overlapping reading areas
The arrangement of each component is adjusted so that the number of pixels is within 4672)/2=164 pixels.

第８図はこの実施例の回路構成を示す。FIG. 8 shows the circuit configuration of this embodiment.

ＣＣＤ９ａ、９ｂ、９ｃからの各原稿画像情報は陽めて
微小なアナログ信号であり、それぞれ増幅器１０ａ、ｌ
Ｏｂ、１０ｃにより増幅されてＡ／Ｄ変換器１１ａ、１
１ｂ、ｌｉｅによりＡ／Ｄ変換される。このＡ／Ｄ変換
＆％１１ａ、ｌｌｂ、ｌｌｃからのディジタル画像信号
は照明装巴７の光量むら、原稿台５の汚れ、ＣＣＤ９ａ
９ｂ、９ｃの感度むら等によりノイズが含まれる。Each document image information from the CCDs 9a, 9b, and 9c is a very small analog signal, and is sent to the amplifiers 10a and l, respectively.
A/D converter 11a, 1 is amplified by Ob, 10c.
A/D conversion is performed by 1b and lie. The digital image signals from this A/D conversion &%11a, llb, llc are detected by the unevenness of the light amount of the illumination unit 7, dirt on the document table 5, and the CCD 9a.
Noise is included due to uneven sensitivity of 9b and 9c.

そこで、Ａ／Ｄ変換器１１ａ、Ｉｌｂ、ＩＬｃにおいて
、シェーディング補正が行なわれる。合成分離ダウン回
路１２９合成分離アップ＠路１３はＡ／Ｄ変換器１１ｆ
１１ｂ、ｌｌｃからの画像データを重複しないようにま
とめて（重複読取領域の画像データを重複読取領域の途
中で切り換えてつなげ）出力する。ここに、合成分離ダ
ウン回路１２２合成分離アップ回路１３の出力画像デー
タに中間調を表現させる処理１例えばデイザ処理などを
行なおうとすると、出力画像データは普通少なくとも６
４段階の階調が必要となるので、この実施例ではＡ／Ｄ
変換器１１ａ、ｌｌｂ、１１Ｃは６ｂｉｔの分解能を持
つものを使用している。したがって１合成分離ダウン回
路１２．合成分離アップ回路１３の出力画像データは６
’ｂｉｔの多値ディジタル画像信号であり、後述の平滑
化回路を介してＭＴＦ補正処理、デイザ処理１画像ｉ集
処理などを行なう処理回路へ出力される。Therefore, shading correction is performed in the A/D converters 11a, Ilb, and ILc. Synthesis/separation down circuit 129 Synthesis/separation up@path 13 is A/D converter 11f
The image data from 11b and llc are output together so that they do not overlap (the image data in the overlapping reading area is switched and connected in the middle of the overlapping reading area). Here, when performing processing 1 such as dither processing to express halftones in the output image data of the synthesis separation down circuit 122 and the synthesis separation up circuit 13, the output image data usually has at least 6
Since four levels of gradation are required, in this example the A/D
The converters 11a, llb, and 11C have a resolution of 6 bits. Therefore, 1 synthesis separation down circuit 12. The output image data of the synthesis separation up circuit 13 is 6
It is a multivalued digital image signal of bits, and is outputted to a processing circuit that performs MTF correction processing, dither processing, one image i collection processing, etc. via a smoothing circuit, which will be described later.

次にこの実施例の動作のＲ［ｌ／８を説明する。Next, the operation R[l/8 of this embodiment will be explained.

各ＣＣＤ９ａ、９ｂ、９ｃは同時に同方向へ走査を行な
い、画像データを出力する。第１２図に示すように走査
同期信号◎（ＩＮ　ＬＳＹＮＣ）により各ＣＣＤ９ａ、
９ｂ、９ｃの主走査方向の同期がとられ、各ＣＣＤ９ａ
、９ｂ、９ｃからの有効画像データは入力制御信号（Ｉ
Ｎ　ＬＧＡＴＥ）■により制御される。Each CCD 9a, 9b, and 9c simultaneously scans in the same direction and outputs image data. As shown in FIG. 12, each CCD 9a,
9b and 9c are synchronized in the main scanning direction, and each CCD 9a
, 9b, 9c are input control signals (I
N LGATE) ■.

原稿の副走査方向（挿入方向）については走査同期信号
◎が１ｍｍの副走査当り１６回出力されろように原稿の
搬送速度が制御されている。したがって。In the sub-scanning direction (insertion direction) of the original, the transport speed of the original is controlled so that the scanning synchronization signal ◎ is output 16 times per 1 mm of sub-scanning. therefore.

副走査速度が１６６画素ｍｍとなり、主走査進度の１６
画素／ｌｌｌｌ１１と一致する。走査同期信号◎はＣＣ
Ｄ９ａ、９ｂ、９ｃの電荷蓄積時間を一定とするために
一定間隔で出力されている。The sub-scanning speed is 166 pixels mm, and the main scanning progress is 16
Matches pixel /llll11. Scan synchronization signal ◎ is CC
The signals are output at regular intervals in order to keep the charge accumulation time of D9a, 9b, and 9c constant.

合成分離ダウン回路１２．合成分離アップ回路ｊ３にお
いては各ＣＣＤ９ａ、９ｂ、９ｃから増幅器１０ａ、１
０ｂ、　１０ｃ、　Ａ　／　Ｄ変換Ｐｙ／ｌｌａ、ｌｌ
ｂ、ｌｉｅを介して入力されたｉｉ！ｉｉ像データを補
正して第９図に示すようにＣＣＤ９ａ、９ｂ、９ｃの隣
合ったもの同志の重複読取領域Ｘ、Ｙの中間（例えば真
中）ＯＸ、Ｄ’／で継げる。Synthesis separation down circuit 12. In the synthesis/separation up circuit j3, amplifiers 10a, 1 are connected from each CCD 9a, 9b, 9c.
0b, 10c, A/D conversion Py/lla, ll
b, ii entered via lie! ii The image data is corrected and the overlapping reading areas X and Y of adjacent CCDs 9a, 9b and 9c are joined at the middle (for example, in the middle) OX, D'/ as shown in FIG.

この場合ＣＣＤ９ａ、９ｂ、９ｃからの画像データを走
査同期信号◎の期間中に１ラインにする（まとめる）と
、１画素当りの処理速度はＣＣＤ９ａ、９ｂ９ｃの画像
読取速度に比べて３倍になる６走査向期信号◎の間隔３
１２．５μｓ中にＣＣＤ９ａ。In this case, if the image data from the CCDs 9a, 9b, and 9c are combined into one line during the period of the scanning synchronization signal ◎, the processing speed per pixel will be three times the image reading speed of the CCDs 9a, 9b, and 9c. 6 Scanning timing signal ◎ interval 3
CCD9a in 12.5 μs.

９ｂ、９ｃの１個当り５０００個の画素信号を合成分離
ダウン回路１２２合成分離アップ回路１３で処理すると
、１画素当りの処理時間は６２．５ｎｓになるが、ＣＣ
Ｄ９ａ、９ｂ、９ｃからの画像データを１ラインにする
場合に走査同期信号◎の期間中に３個のＣＣＤ９ａ、９
ｂ、９ｃがらの画像データをｌラインに補正すれば１画
素当りの処理時間が２０，８ｎｓというｌ／３の時間に
なってしまう。この実施例では第９図に示すように読み
取るべき原稿の最大幅りをその中央（１／２）の所１５
で左右に分割してその右側と左側の各７５００画素のデ
ータを走査同期信号◎の期間中に処理しており、その処
理時間は４１　、６ｎｓとなる。現在、ＩＣ等の素子の
処理時間を考えると、４１　、６ｎｓは限界であるａ第
１２図に示すクロック（ＣＬＫｌ）■は処理時間６２．
５ｎｓに相当する１６Ｍ１ｌＺのクロックである。走査
同期信号◎、入力制御信号０１ｃＣＤ９ａ、９ｂ、９ｃ
からの画像データはクロック■に同期している。When 5000 pixel signals for each of 9b and 9c are processed by the synthesis/separation down circuit 122 and the synthesis/separation up circuit 13, the processing time per pixel is 62.5ns, but CC
When the image data from D9a, 9b, and 9c are made into one line, the three CCDs 9a and 9 are
If the image data from b and 9c is corrected to l lines, the processing time per pixel will be 20.8 ns, which is 1/3 of the time. In this embodiment, as shown in FIG. 9, the maximum width of the document to be read is 15 mm at the center (1/2)
The data of 7,500 pixels on the right and left sides are processed during the period of the scanning synchronization signal ◎, and the processing time is 41.6 ns. Currently, when considering the processing time of elements such as ICs, 41.6 ns is the limit.a The clock (CLKl) shown in FIG. 12 has a processing time of 62.6 ns.
This is a 16M11Z clock corresponding to 5ns. Scanning synchronization signal ◎, input control signal 01cCD9a, 9b, 9c
The image data from is synchronized with the clock ■.

この実施例では画像情報の読取処理を行なう時間を６２
．５ｎｓ、画像データを１ラインにつなげて出力する出
力処理時間を４１，６ｎｓとして処理時間の変換を行な
っている。第１２図に示すクロック（ＣＬＫ２）■は処
理時間４１．６ｎｓに相当する２４ＭＩ（Ｚのクロック
である。また、出力制御信珍（ＯＩＪＴ　ＬＧＡＴＥ）
■、走査同期信号（第１２図の０ＬＩＴ　ＬＳＹＮＣ）
、合成分離ダウン回路１２２合成分離アップ回路】３の
出方データはクロック■に同期している。In this embodiment, it takes 62 hours to perform the image information reading process.
．． 5 ns, and the output processing time for connecting the image data into one line and outputting it is 41.6 ns, and the processing time is converted. The clock (CLK2) shown in FIG.
■, Scanning synchronization signal (0LIT LSYNC in Figure 12)
, synthesis/separation down circuit 122 synthesis/separation up circuit] The output data of 3 is synchronized with clock (2).

合成分離アップ回路１３はＣＣＤ９ｂ、９ｃからの画像
データＤｂ　、　ＤｅがＯ画素目がら４９９９画索目画
素目５０００画素分入力され、画像データｏｂについて
２５００ｉｉ！ｉｉＭ目から（４９９９−重複読取領域
Ｘ÷２）画素口５つまり重複読取領域Ｘの中央ＤＸの画
素まで出方した後に画像データＤＣについて（Ｘ÷２）
画″Ａ目から（Ｘ　＋４８３５）画素目まで出力する。The synthesis/separation up circuit 13 receives image data Db and De from the CCDs 9b and 9c for 5000 pixels from the 0th pixel to the 4999th pixel, and 2500ii! After the iiMth (4999-duplicate reading area
Output from pixel A to (X+4835) pixel.

これによりＣＣＤ９ｂ、９ｃからの画像データＤｂ、Ｄ
ａは重複読取領域Ｘの中央ＤＸで切換えられてつなげら
れることになる。同様に合成分離ダウン回路１２はＣＣ
Ｄ９ａ、９ｂからの画像データＤａ　、　ＤｂがＯ画素
目から４９９９画素目までの５０００画素分入力され、
画像データＤａについて（］］６４−重複読取領域Ｙ領
域目から（４９９９−重複読取領域Ｙ÷２）画素目、つ
まり重複読取領域Ｙの中央ＤＹの画素まで出力した後に
画像データＤｂについて（Ｙ÷２）画素］」から２４９
９画素口まで出力する。これによりＣＣＤ９ｂ、９ｃか
らの画像データＤｂ　、　Ｄｃは重複読取領域Ｙの中央
ＤＹで切換えられてつなげられることになる。As a result, the image data Db and D from the CCDs 9b and 9c
a will be switched and connected at the center DX of the overlapping reading area X. Similarly, the combination/separation down circuit 12 is connected to the CC
Image data Da and Db from D9a and 9b are input for 5000 pixels from the 0th pixel to the 4999th pixel,
Regarding the image data Da (]] After outputting the (4999-overlapping reading area Y÷2)th pixel from the 64-overlapping reading area Y area, that is, the pixel at the center DY of the overlapping reading area Y, regarding the image data Db (Y÷ 2) pixel] to 249
Outputs up to 9 pixels. As a result, the image data Db and Dc from the CCDs 9b and 9c are switched and connected at the center DY of the overlapping reading area Y.

第１０図及び第１１図は上記合成分離アップ回路１３の
構成を示す。FIGS. 10 and 11 show the configuration of the synthesis/separation up circuit 13.

合成分離アップ回路ｉ３は重複読取領域Ｘを補正する、
即ちＣＣＤ９ｂ、９ｃからの画像データを重複読取領域
Ｘの半分の位［ＤＸで切り換えてつ々げるものであり、
合成分離ダウン回路１２とほぼ同じ構成になっている。The combination/separation up circuit i3 corrects the overlapping reading area X.
That is, the image data from the CCDs 9b and 9c is sent to the half of the overlap reading area X [by switching with DX,
It has almost the same configuration as the synthesis/separation down circuit 12.

第９図及び第（０図において２０は重複読取領域Ｘを設
定するデイツプスイッチ、２１はデイツプスイッチ２０
からのデータの１／２を出力する素子（以下１／２分周
器と呼ぶ）、２２．２３はインバータ、２４゜２７．２
８は和をとる加算回路、　２５，２６，２９，３２，３
５，３６，４１．４２，５９，６０．６１はデータセレ
クタ、３０，３１，３７．３８は一アドレスカウンタ、
３３，３４，３９．４０はコンパレータ。9 and 9 (in FIG. 0, 20 is a dip switch for setting the overlap reading area X, 21 is a dip switch 20)
22.23 is an inverter, 24°27.2
8 is an addition circuit that calculates the sum, 25, 26, 29, 32, 3
5, 36, 41.42, 59, 60.61 are data selectors, 30, 31, 37.38 are one address counter,
33, 34, 39.40 are comparators.

４３．４４，４５，４６．５０はフリップフロップ、４
７は遅延素子、４８，４９はアンドゲート、５１．５２
，５３．５４は多入力Ｄフリップフロップ、　５５，５
６，５７．５８は１ヘグルＩｔＡＭ（スタティックＲＡ
Ｍ）である。43.44,45,46.50 are flip-flops, 4
7 is a delay element, 48 and 49 are AND gates, 51.52
, 53.54 is a multi-input D flip-flop, 55,5
6,57.58 is 1 Hegle ItAM (Static RA
M).

この合成分離アップ回路１３の動作について第１２図及
び第１３図のタイミングチャートを参煎しながら説明す
る。The operation of the synthesis/separation up circuit 13 will be explained with reference to the timing charts of FIGS. 12 and 13.

多入力Ｄフリップフロップ５１．５２はＣＣＤ９ｃから
増幅器１０ｃ、Ａ／Ｄ変換器１１ｃを介して入力された
画像データＤＣをラッチ信号ｋ（■）によりラッチして
それぞれ選択（ｉ号ａ、ｂ（■、○）により１−グルＲ
ＡＭ５５．５６へ選択的に出力し、多入力Ｄフリップフ
ロップ５３．５４はＣＣＤ９ｂから増幅器１０ｂ、　Ａ
／Ｄ変換器１１ｂを介して入力された画像データＤｂを
ラッチ信号ｋによりラッチしてそれぞれ選択信号ａ、ｂ
（■、＠）によりトグルＲＡＭ５７，５８へ選択的に出
力する。この場合多入力Ｄフリップフロップ５１゜５２
．５３．５４は選択信号ａ、ｂが低レベルになることに
より画像データをラッチする。第１２図に示すようにＡ
／Ｄ変換器＋１ｃ、ｌｌｂからの画像データＤＣ，Ｄｂ
はタロツク■に同期しており、かつ入力制御信号○が高
レベルの時に有効になる。そしてラッチ信Ｓ３．　ｋは
クロック■であり、またフリップフロップ４３はタロツ
ク■により走査同期信ｙＯをラッチする。フリップフロ
ップ４４はその反転出力信号をフリップフロップ４３の
出力信号によりラッチし、このフリップフロップ４４の
第（２図に示すような非反転出力信号■及び反転出力信
号＠が多久力Ｄフリップフロップ５１，５２．５３．５
４に選択信号として入力される。したがって、多久力Ｄ
フリップフロップ５１．５３と多入力Ｄフリップフロッ
プ５２．５４とが走査同期信号◎に同期して交互に画像
データをラッチし、かつ多入力Ｄフリップフロップ５１
．５３が画像データＤＣ，Ｄｂを同時にランチもて多入
力Ｄフリップフロップ５２．５４が画像データＤａ　、
　Ｄｂを同時にラッチする。The multi-input D flip-flops 51 and 52 latch the image data DC inputted from the CCD 9c via the amplifier 10c and the A/D converter 11c using the latch signal k (■), and select them (i-no. a, b (■)), respectively. , ○) allows 1-glu R
A multi-input D flip-flop 53.54 selectively outputs to AM55.56 from CCD9b to amplifier 10b, A
The image data Db inputted through the /D converter 11b is latched by the latch signal k, and the selection signals a and b are respectively output.
(■, @) selectively outputs to the toggle RAMs 57 and 58. In this case, multi-input D flip-flop 51゜52
．． 53 and 54 latch the image data when the selection signals a and b become low level. As shown in Figure 12, A
Image data DC, Db from /D converter +1c, llb
is synchronized with taro clock ■ and becomes valid when input control signal ○ is at a high level. And latch signal S3. k is a clock (2), and the flip-flop 43 latches the scanning synchronization signal yO by the clock (2). The flip-flop 44 latches its inverted output signal with the output signal of the flip-flop 43, and the non-inverted output signal (2) and the inverted output signal @ (as shown in FIG. 52.53.5
4 as a selection signal. Therefore, durability D
Flip-flops 51 and 53 and multi-input D flip-flops 52 and 54 alternately latch image data in synchronization with the scanning synchronization signal ◎, and the multi-input D flip-flop 51
．． A multi-input D flip-flop 52 and 54 simultaneously launch image data DC and Db.
Latch Db at the same time.

トグルＲＡＭ５５〜５８はデータ書き込み・読み出しが
ＷＥ、Ｃ５端子の入力信号により制御され、トグルＲＡ
Ｍ５５．５７はフリップフロップ４４の反転出力信号◎
（ｂ）がπ端子に入力されてアンドゲート４８の出力信
号■（ｄ）が訂端子に入力される。トグルＲＡＭ５６．
５８はフリップフロップ４４の非反転出力信号［Ｆ］（
ａ）がＷＥπ端子入力されてアンドゲート４９の出力信
号■（Ｃ）がＣ３端子に入力され、上記クロック■が遅
延素子４７で遅延されて第１２図に示すような信号■と
なる。アンドゲート４８は遅延素子４７からの信号０と
フリッププロップ４４の非反転出力信号Ｊ−■とのアン
ドをとり、アンドゲート４９は遅延素子４７からの信号
■とフリップフロップ４４の反転出力信号Ｏとのアンド
をとる。よって、トグルＲＡＭ５５．５７と１−グルＲ
ＡＭ５６．５８とが交互に書き込み動作と読み出し動作
を行ない、例えばトグルＲＡＭ５５．５７が読み出し動
作中であればトグルＲＡＭ５６．５８が書き込み動作を
行なう。そしてトグルＲＡＭ５５．５７が書き込み動作
中の時にのみ多久力Ｄフリップフロップ５１゜５３より
トグルＲＡＭ５５．５７へ画像データＤＣ，Ｄｂが出力
され、トグルＲＡＭ５５．５７が読み出し中の時には多
久力Ｄフリップフロップ５１．５３の出力側が高インピ
ーダンスになってトグルＲＡＭ５５．５７からデータが
読み出される。同様にトグルＲＡＭ５６．５８が書き込
み動作中の時にのみ多入力Ｄフリップフロップ５２．５
４よりトグルｎＡＭ５６．５８へ画像データＤａ、Ｄｂ
が出力され、トグルＲＡＭ５６．５８が読み出し中の時
には多久力Ｄフリップフロップ５２．５４の出力側が高
インピーダンスになってトグルＲＡＭ５６．５８からデ
ータが読み出される。Data writing/reading of toggle RAMs 55 to 58 is controlled by input signals from WE and C5 terminals, and toggle RA
M55.57 is the inverted output signal of flip-flop 44◎
(b) is input to the π terminal, and the output signal (d) of the AND gate 48 is input to the correction terminal. Toggle RAM56.
58 is the non-inverted output signal [F] of the flip-flop 44 (
a) is inputted to the WEπ terminal, and the output signal (C) of the AND gate 49 is inputted to the C3 terminal, and the clock (2) is delayed by the delay element 47 to become a signal (2) as shown in FIG. The AND gate 48 ANDs the signal 0 from the delay element 47 and the non-inverted output signal J-■ of the flip-flop 44, and the AND gate 49 ANDs the signal 0 from the delay element 47 and the inverted output signal O of the flip-flop 44. Take the AND of Therefore, Toggle RAM55.57 and 1-GuruR
AMs 56 and 58 alternately perform write and read operations; for example, if toggle RAM 55 and 57 are in read operation, toggle RAM 56 and 58 perform write operation. Image data DC and Db are output from the durable D flip-flops 51 and 53 to the toggle RAM 55.57 only when the toggle RAM 55.57 is in the process of writing, and when the toggle RAM 55.57 is in the process of reading, the durable D flip-flop 51 The output side of .53 becomes high impedance and data is read from the toggle RAM 55.57. Similarly, the multi-input D flip-flop 52.5 is used only when the toggle RAM 56.58 is in the write operation.
4 to toggle nAM56.58 Image data Da, Db
is output, and when the toggle RAM 56.58 is being read, the output side of the durable D flip-flop 52.54 becomes high impedance, and data is read from the toggle RAM 56.58.

１−グルＩｔＡＭ５５〜５８のアドレスは各々アドレス
カウンタ３０，３１，３７．３８の出力信号により指定
され、各アドレスカウンタ３０，３１，３７，３８への
クロックはデータセレクタ：４１，４２より出力される
クロックＣＬＫ１、ＣＬＫ２である。前述のようにクロ
ックＣＬに１は走査同期信号Ｃの期間中に５０００画素
処理可能なりロックであり、クロックＣＬに２は走査同
期信号◎の期間中に７５００画素処理可能なりロックで
ある。データセレクタ４１．４２はフリップフロップ４
４の非反転出力信号■（ａ）のレベルに応じて入力端子
の信号を選択して出力する。The addresses of the 1-group ItAMs 55 to 58 are specified by the output signals of address counters 30, 31, 37, and 38, respectively, and the clocks to each address counter 30, 31, 37, and 38 are output from data selectors 41 and 42. These are clocks CLK1 and CLK2. As described above, a clock CL of 1 means that 5,000 pixels can be processed during the period of the scan synchronization signal C, and a lock of 2 means that 7,500 pixels can be processed during the period of the scan synchronization signal ◎. Data selectors 41 and 42 are flip-flops 4
The signal at the input terminal is selected and output according to the level of the non-inverted output signal (2) (a) of No. 4.

トグルＲＡＭ５７が書き込み動作中のときはアドレスカ
ウンタ３７へのクロックはデータセレクタ４１からの信
号■であり、この信号■はクロックＣＬＫＩ（■）であ
る。このとき、アドレスカウンタ３７は初期カウント値
がＯとなる。これは固定値３がＯであり、データセレク
タ３５の選択信号がフリップフロップ４４の非反転出力
信号（Ｅ）（ａ）となっていて１−グルＩｔ　Ａ　Ｍ　
５７の書き込み時にデータセレクタ３５が固定値３をア
ドレスカウンタ３７に入力するからである。また、アド
レスカウンタ３７のカウント開始・終了信号はデータセ
レクタ４１からの信じ・◎（ｅ）であり、この信号◎は
入力制御信号ＩＮ　ＬＧＡＴＥがフリップフロップ４５
でクロック■によりランチされた信号Ｏである。したが
って、トグルＩＩＡＭ５７はアドレスカウンタ３７のカ
ウント値に従って多入力Ｄフリップフロップ５３からの
５０００画素の画像データＤｂの全てを書き込む。When the toggle RAM 57 is in the process of writing, the clock to the address counter 37 is the signal ■ from the data selector 41, and this signal ■ is the clock CLKI (■). At this time, the initial count value of the address counter 37 becomes O. This means that the fixed value 3 is O, the selection signal of the data selector 35 is the non-inverted output signal (E) (a) of the flip-flop 44, and 1-Glue It A M
This is because the data selector 35 inputs the fixed value 3 to the address counter 37 when writing 57. Further, the count start/end signal of the address counter 37 is the input signal ◎(e) from the data selector 41, and this signal ◎ indicates that the input control signal IN LGATE is the input signal from the flip-flop 45.
This is the signal O launched by the clock ■. Therefore, the toggle IIAM 57 writes all of the 5000-pixel image data Db from the multi-input D flip-flop 53 according to the count value of the address counter 37.

トグルＲＡＭ５７の書き込み中にはトグルＲＡＭ５５も
書き込み動作を行なう。アドレスカウンタ３０へのクロ
ックはアドレスカウンタ３７へのクロックと同様にデー
タセレクタ４１からの信号■（ｇ）であり、初期カウン
ト値がＯとなる。これは固定値１がＯであり、データセ
レクタ２５の選択信号がフリップフロップ４４の非反転
出力信号［Ｆ］（ａ）となっていてトグルＲＡＭ５５の
書き込み時にデータセレクタ２５が固定値１をアドレス
カウンタ３０に入力するからである。また、アドレスカ
ウンタ３０のカウント開始・終了信号はデータセレクタ
４１からの信号■（ｆ）であり、この信号Ｏはフリップ
フロップ４５の出力信号Ｏである。したがって、トグル
ＲＡＭ５５はアドレスカウンタ３０のカウント値に従っ
て多久力Ｄフリップフロップ５１からの５０００画素の
画像データＤＣの全てを書き込、む。While writing to the toggle RAM 57, the toggle RAM 55 also performs a writing operation. The clock to the address counter 30 is the signal (g) from the data selector 41, similar to the clock to the address counter 37, and the initial count value is O. This means that the fixed value 1 is O, the selection signal of the data selector 25 is the non-inverted output signal [F] (a) of the flip-flop 44, and when writing to the toggle RAM 55, the data selector 25 sets the fixed value 1 to the address counter. This is because the input number is 30. Further, the count start/end signal of the address counter 30 is the signal (f) from the data selector 41, and this signal O is the output signal O of the flip-flop 45. Therefore, the toggle RAM 55 writes all of the 5000 pixel image data DC from the durable D flip-flop 51 according to the count value of the address counter 30.

トグルＲＡＭ５７の書き込み中にはトグルＲＡＭ５８は
ｔライン前に書き込んだ画像データの読み出し中であり
、アドレスカウンタ３８へのクロックはデータセレクタ
４２からの信号■（ｊ）であり、この信号■は上記クロ
ック■である。このとき、アドレスカウンタ３８は初期
カウント値が２５００となる。これは固定値９が２５０
０であり、データセレクタ３２が選択信号Ｚ２により固
定値９をデータセレクタ３６に入力してデータセレクタ
３６が選択信号すによりデータセレクタ３２の出力信号
をアドレスカウンタ３８に入力するからである。選択信
号Ｚ２は一定レベルの信号であり、ジャンパー線もしく
はデイツプスイッチなどを介して与えられる。また、ア
ドレスカウンタ３８のカウント開始・終了信号はデータ
セレクタ４２からの信号■（ｈ）であり、この信号■は
出力制御信号ＯＵＴ　ＬＧＡＴＥがフリップフロップ４
６でクロック■によりラッチされた信号■である。した
がって、１−グルＲＡＭ５８はアドレスカウンタ３８の
カウント値に従って画像データの読み出しを２５００画
素目から有効データの領域を越えても続ける。コンパレ
ータ４０はアドレスカウンタ３８のカウント値とデータ
セレクタ２７の出力信号とを比較し、アドレスカウンタ
３８が（４９９９−Ｘ／２）に達したときに一致信号■
を出力する。ここで、デイツプスイッチ２０からの重複
領域量データＸが１／２分周器２１で１／２にされてイ
ンバータ２２で反転されることにより−Ｘ／２となり、
加算回路２７で固定値６と加算されてコンパレータ４０
に入力される。この固定値６は４９９９であり、加算回
路２７の出力信じは４９９９Ｘ／２となる。コンパレー
タ４０からの一致信珍■がデータセレクタ４１に入力さ
れてデータセレクタ４１から（ｉ　７Ｊ−Ｏが出力され
、この信号◎によりフリップフロップ５０がクリアされ
てフリップフロップ５０の出力信℃・■が低レベルから
高レベルに切り換わる。よって、データセレクタ４２か
らアドレスカウンタ３８へのカウント開始・終了信号Ｉ
）が高レベルから低レベルに切換わり、トグルＲＡＭ５
８は画像データの読み出しを２５００画素口から（４９
９９−Ｘ／２）画素口まで行なう。While the toggle RAM 57 is being written, the toggle RAM 58 is reading the image data written t lines ago, and the clock to the address counter 38 is the signal ■ (j) from the data selector 42, and this signal ■ is the same as the above clock. ■It is. At this time, the address counter 38 has an initial count value of 2500. This is fixed value 9 is 250
This is because the data selector 32 inputs the fixed value 9 to the data selector 36 in response to the selection signal Z2, and the data selector 36 inputs the output signal of the data selector 32 to the address counter 38 in response to the selection signal. The selection signal Z2 is a signal at a constant level, and is applied via a jumper line or dip switch. Further, the count start/end signal of the address counter 38 is the signal ■(h) from the data selector 42, and this signal ■ is the output control signal OUT LGATE of the flip-flop 4.
This is the signal (2) latched by the clock (2) at 6. Therefore, the 1-glue RAM 58 continues reading image data from the 2500th pixel in accordance with the count value of the address counter 38 even beyond the valid data area. The comparator 40 compares the count value of the address counter 38 and the output signal of the data selector 27, and when the address counter 38 reaches (4999-X/2), a match signal
Output. Here, the overlapping area amount data X from the dip switch 20 is halved by the 1/2 frequency divider 21 and inverted by the inverter 22, so that it becomes -X/2,
The addition circuit 27 adds the fixed value 6 to the comparator 40.
is input. This fixed value 6 is 4999, and the output value of the adder circuit 27 is 4999X/2. The coincidence signal ■ from the comparator 40 is input to the data selector 41, and the data selector 41 outputs (i7J-O.) The flip-flop 50 is cleared by this signal ◎, and the output signal ℃・■ of the flip-flop 50 is Switches from low level to high level.Therefore, the count start/end signal I from the data selector 42 to the address counter 38
) switches from high level to low level, toggle RAM5
8 reads the image data from the 2500 pixel port (49
99-X/2) Perform up to the pixel opening.

トグルＲＡＭ５５が書き込み動作を行なっている時には
１−グルＲＡＭ５６は１ライン前に書き込んだ画像デー
タの読み出し中であり、アドレスカウンタ３１へのクロ
ックはデータセレクタ４２からのｔａ、ｇＯ＜ｊ）であ
り、この信号■は上記クロック■である。When the toggle RAM 55 is performing a write operation, the 1-toggle RAM 56 is reading the image data written one line before, and the clock to the address counter 31 is ta, gO<j) from the data selector 42. This signal (■) is the above-mentioned clock (■).

このとき、アドレスカウンタ３１は初期カウント値がＸ
／２となる。これは１Ｊ２分周器２１からのＸ／２と固
定値■とがデータセレクタ２６に入力されており、デー
タセレクタ２６がフリップフロップ４４からの選択信号
＠（ｂ）により１７２分周器２ＩからのＸ／２をアドレ
スカウンタ３１に入力するからである。また、アドレス
カウンタ３１のカウント開始・終了信号はデータセレク
タ４２からの信号■（ｉ）であり、このイコ号■はフリ
ップフロップ５０の出力信号■である。したがって、ト
グルＲＡＭ５６はアドレスカウンタ３１のカウント値に
従って画像データの読み出しをＸ／２呵素目から行なう
。コンパレータ３４はアドレスカウンタ３１のカウント
開始とデータセレクタ２９の出力信隆とを比１咬し、ア
ドレスカウンタ３１が（４８３５＋Ｘ／２）に達したと
きに一致信咥■を出力する。ここで、デイツプスイッチ
２０からのデータＸが加算回路２４で固定値５と加算さ
れてデータセレクタ２９に入力され、データセレクタ２
９が選択信号Ｚ１により加算回路２４の出カフ３号を選
択してコンパレータ３４へ出力する。固定値５は４８３
５であり、加算回路２４の出力信号は４８３５＋　Ｘ　
／　２とむる。選択信号Ｚｌは一定レベルの信号であり
、ジャンパー線もしくはデイツプスイッチなどを介して
与えられる。コンパレータ３４からの一致信号■がデー
タセレクタ４２に入力されてデータセレクタ４２から信
号Ｏが出力され、この信号■によりフリップフロップ５
０がセントされてフリップフロップ５０の出力信号■が
高レベルから低レベルに切り換わる。よって、データセ
レクタ４２からアドレスカウンタ３１へのカウント開始
・終了信号１が高レベルから低レベルに切り換わり、ト
グルＲＡＭ５６は画像データの読み出しをＸ／２画素目
から（４８３５＋Ｘ／２）画素口まで行なう。At this time, the address counter 31 has an initial count value of
/2. This is because X/2 and the fixed value ■ from the 1J2 frequency divider 21 are input to the data selector 26, and the data selector 26 receives the selection signal @(b) from the flip-flop 44 from the 172 frequency divider 2I. This is because X/2 is input to the address counter 31. Further, the count start/end signal of the address counter 31 is the signal (i) from the data selector 42, and the equal sign (2) is the output signal (2) of the flip-flop 50. Therefore, the toggle RAM 56 reads the image data from the X/2th element according to the count value of the address counter 31. The comparator 34 compares the count start of the address counter 31 with the output Nobutaka of the data selector 29 by 1, and outputs a match signal (2) when the address counter 31 reaches (4835+X/2). Here, the data
9 selects output cuff No. 3 of the adder circuit 24 by the selection signal Z1 and outputs it to the comparator 34. Fixed value 5 is 483
5, and the output signal of the adder circuit 24 is 4835+X
/ 2 Tomuru. The selection signal Zl is a signal at a constant level, and is applied via a jumper line or dip switch. The match signal ■ from the comparator 34 is input to the data selector 42, and the signal O is output from the data selector 42, and this signal ■ causes the flip-flop 5 to
0 is sent, and the output signal (2) of the flip-flop 50 switches from high level to low level. Therefore, the count start/end signal 1 from the data selector 42 to the address counter 31 switches from high level to low level, and the toggle RAM 56 reads out the image data from the X/2 pixel to the (4835+X/2) pixel opening. .

データセレクタ５９はフリップフロップ４４の非反転出
力信号［Ｆ］（ａ）によりトグルＲＡＭ５５．５６から
交互に読み出された画像データを選択し、データセレク
タ６０はフリップフロップ４４の非反転出力信号０（ａ
）により１ヘグルＲＡＭ５７．５８から交互に読み出さ
れた画像データを選択する。したがって、データセレク
タ５９から出力される画像データは第１３図に示すＵＰ
データＤＣとなり、データセレクタ６０から出力される
画像データは第１３図に示すＵＰデータｏｂとなる。デ
ータセレクタ６１はブリップフロップ５０の出力信号■
（ｍ）によりデータセレクタ５９からの画像データＤｃ
とデータセレクタ５９からの画像データＤｂとを選択し
て出力し、このデータセレクタ６１からの画像データは
第１３図に示す出力データ１　（ＵＰ）となる。これは
第９図に示すように読み取るべき原稿の最大幅りにおけ
る中央１５より右側の部分をＣＣＤ９ｃ、９ｂで読み取
った画像データを重複Ｓｌ！ｌ頭取の半分の位置Ｄｘで
切り換えて継げたことになる。The data selector 59 selects the image data read out alternately from the toggle RAM 55.56 using the non-inverted output signal [F](a) of the flip-flop 44, and the data selector 60 selects the image data read out alternately from the toggle RAM 55.56 using the non-inverted output signal [F](a) of the flip-flop 44. a
) selects the image data read out alternately from the 1Heguru RAM 57 and 58. Therefore, the image data output from the data selector 59 is
The image data output from the data selector 60 becomes the UP data ob shown in FIG. The data selector 61 is the output signal of the flip-flop 50.
Image data Dc from the data selector 59 by (m)
and the image data Db from the data selector 59 are selected and output, and the image data from the data selector 61 becomes output data 1 (UP) shown in FIG. As shown in FIG. 9, the image data obtained by reading the portion to the right of the center 15 at the maximum width of the document to be read using the CCDs 9c and 9b is duplicated Sl! This means that the connection can be made by switching at the position Dx, which is half the length of the head.

次に合成分離ダウン回路１２の動作について説明する。Next, the operation of the synthesis/separation down circuit 12 will be explained.

合成分離ダウン回路１２は上記合成分離アップ回路１３
とほぼ同じ構成であり、上記選択信ｙ　ｚ　１．７．２
が合成分離アップ回路１３とは逆のレベルになっている
とともに、デイツプスイッチ２０により重複読取量Ｙが
設定される。そこで、説明を簡単にするため１合成分離
ダウン回路１２の動作は第９図及び第１０図を用いて合
成分離ダウン回路１３とは異なる動作について説明する
。The synthesis/separation down circuit 12 is the synthesis/separation up circuit 13.
It has almost the same configuration as the above selection signal y z 1.7.2
is at a level opposite to that of the combination/separation up circuit 13, and the dip switch 20 sets the amount of overlapping reading Y. Therefore, in order to simplify the explanation, the operation of the 1-synthesis/separation down circuit 12 will be explained as being different from that of the synthesis/separation down circuit 13 using FIGS. 9 and 10.

多久力Ｄフリップフロップ５１．５２はＣＣＤ９ｂから
増幅器１０ｂ、　Ａ／Ｄ変換器１１ｂを介して入力され
た画像データＤｂをラッチ信号ｋ（■）Ｌ″、、よりラ
ッチしてそれぞれ選択信号ａ、ｂ（■、◎）によりトグ
ルＲＡＭ５５，５６へ選択的に出力し、多久力Ｄフリッ
プフロップ５３．５４はＣＣＤ９ａから増幅器１０ａ、
　Ａ／Ｄ変換器１１ａを介して入力された画像データＤ
ａをラッチ信号ｋによりラッチしてそれぞれ選択信号ａ
、ｂ（■、＠）によりトグルＲＡＭ５７．５８Ａ、選択
的に出力する。The durable D flip-flops 51 and 52 latch the image data Db inputted from the CCD 9b through the amplifier 10b and the A/D converter 11b using the latch signals k(■)L'', and output the selection signals a and b, respectively. (■, ◎) selectively outputs to toggle RAMs 55 and 56, and durable D flip-flops 53 and 54 output from CCD 9a to amplifier 10a,
Image data D input via the A/D converter 11a
a is latched by a latch signal k, and each select signal a is
, b (■, @) selectively outputs the toggle RAM 57.58A.

トグルＩｔ　Ａ　Ｍ　５５〜５８の書き込み動作につい
ては合成分離回路１３の場合と同様であり、トグルＲＡ
Ｍ５５〜５８の読み出し動作について説明する。トグル
ＲＡＭ５５．５７の書き、込み動作中にはトグルＲＡＭ
５６，５８は読み出し動作を行なう。The write operation of the toggle It A M 55 to 58 is the same as that of the synthesis/separation circuit 13, and the toggle RA
The read operation of M55 to M58 will be explained. The toggle RAM is
56 and 58 perform read operations.

トグルＲＡＭ５７の書き込み中にはトグルＲＡＭ５ｇは
ｌライン前に書き込んだ画像データの読み出し中であり
、アドレスカウンタ３８へのクロックはデータセレクタ
４２からの信号■（ｊ）であり、この信号Ｖは上記クロ
ック■である。また、デイツプスイッチ２０からの重複
領域量のデータＹがインバータ２３で反転され、加算回
路２８で固定値７と加算される。While the toggle RAM 57 is being written, the toggle RAM 5g is reading the image data written one line before, and the clock to the address counter 38 is the signal (j) from the data selector 42, and this signal V is the same as the above-mentioned clock. ■It is. Further, the data Y of the overlapping area amount from the dip switch 20 is inverted by the inverter 23 and added to the fixed value 7 by the adding circuit 28.

この固定値７は１６４であり、加算回路２８の出力信号
は（１６４−Ｙ）となる。データセレクタ３２は選択信
号ｚ２により加算回路２８の出力信号を選択してデータ
セレクタ３６に出力し、データセレクタ３Ｇがフリップ
フロップ４４の反転出力信８・＠（ｂ）によりデータセ
レクタ３２の出力信号を選択してアドレスカウンタ３８
へ出力する。したがって、アドレスカウンタ３８の初期
カランＩ・値は（１６４−Ｙ）となる。アドレスカウン
タ３８へのカウント開始・終了信号はデータセレクタ４
２からの信号■（ｈ）であり、この子言９■はフリップ
フロップ４６の出力信号Ｅである。This fixed value 7 is 164, and the output signal of the adder circuit 28 is (164-Y). The data selector 32 selects the output signal of the adder circuit 28 using the selection signal z2 and outputs it to the data selector 36, and the data selector 3G selects the output signal of the data selector 32 using the inverted output signal 8.@(b) of the flip-flop 44. Select address counter 38
Output to. Therefore, the initial column I value of the address counter 38 is (164-Y). The count start/end signal to the address counter 38 is sent to the data selector 4.
2, and this child word 9 is the output signal E of the flip-flop 46.

よって、トグルＲＡＭ５８は画像データＤａの読み出し
を（１６４−Ｙ）画素目から有効データ領域を越えても
行なう。デイツプスイッチ２０からのデータＹが１／２
分周器２１で１／２にされてインバータ２２で反転され
、加算回路２７で固定値６と加算される。Therefore, the toggle RAM 58 reads the image data Da from the (164-Y)th pixel even beyond the effective data area. Data Y from dip switch 20 is 1/2
The frequency divider 21 divides the signal into 1/2, the inverter 22 inverts the signal, and the adder circuit 27 adds the fixed value 6.

この固定値６は４９９９であり、加算回路２７の出力信
号は（４９９９−Ｙ　／　２　）となる。コンパレータ
４０は加算回路２７の出力信号とアドレスカウンタ３８
のカウント値とを比較し、アドレスカウンタ３８が（４
９９９−Ｙ／２）となった時に一致信号■を出力する。This fixed value 6 is 4999, and the output signal of the adder circuit 27 is (4999-Y/2). The comparator 40 outputs the output signal of the adder circuit 27 and the address counter 38.
The address counter 38 is compared with the count value of (4).
999-Y/2), a match signal ■ is output.

この一致信号■がデータセレクタ４１へ入力されてデー
タセレクタ４１から信号○が出力され、フリップフロッ
プ５０がクリアされる。よって、データセレクタ４２か
らアドレスカウンタ３８へのカウント開始・終了信号り
が高レベルから低レベルに切り換わり、トグルＲＡＭ５
８は画像データの読み出しを（１６４−Ｙ）画素目から
（４９９９−Ｙ　／　２　）画素目まで行なう。This match signal ■ is input to the data selector 41, which outputs a signal O, and the flip-flop 50 is cleared. Therefore, the count start/end signal from the data selector 42 to the address counter 38 switches from high level to low level, and the toggle RAM 5
8 reads image data from the (164-Y)th pixel to the (4999-Y/2)th pixel.

トグルＲＡＭ５５が書き込み動作を行なっている時には
トグルＲＡＭ５６は１ライン前に書き込んだ画像データ
の読み出し中であり、アドレスカウンタ３１へのクロッ
クはデータセレクタ４２からの信号■（ｊ）であり、こ
の信号■は上記クロックＡである。When the toggle RAM 55 is performing a write operation, the toggle RAM 56 is reading the image data written one line before, and the clock to the address counter 31 is the signal ■ (j) from the data selector 42, and this signal ■ is the clock A mentioned above.

このとき、アドレスカウンタ３１は初期カウント値がＹ
／２となる。これはデータセレクタ２６がフリップフロ
ップ４４からの選択信号◎（ｂ）により１／２分周器２
１からのＹ／２をアドレスカウンタ３１に入力するから
である。また、アドレスカウンタ３１へのカウント開始
・終了信号はデータセレクタ４１からの信号■（ｉ）で
あり、この信Ｂ■はフリップフロップ５０の出力信号■
である。したがって、トグルＲＡＭ５６はアドレスカウ
ンタ３１のカウント値に従って画像データの読み出しを
Ｙ／２から行なう。At this time, the address counter 31 has an initial count value of Y.
/2. This is because the data selector 26 uses the selection signal ◎(b) from the flip-flop 44 to select the 1/2 frequency divider 2.
This is because Y/2 from 1 is input to the address counter 31. Further, the count start/end signal to the address counter 31 is the signal ■(i) from the data selector 41, and this signal B■ is the output signal ■of the flip-flop 50.
It is. Therefore, the toggle RAM 56 reads image data from Y/2 according to the count value of the address counter 31.

コンパレータ３４はアドレスカウンタ３１のカウント値
とデータセレクタ２９の出力信号とを比較し、アドレス
カウンタ３１が２４９９に達したときに一致信号■を出
力する。これはデータセレクタ２９が選択信号Ｚ１によ
り固定値８を選択してコンパレータ３４へ出力し、この
固定値８が２４９９となっているからである。コンパレ
ータ３４からの一致信号Ｏがデータセレクタ４２に入力
されてデータセレクタ４２から信号０が出力され、この
信号■によりフリップフロップ５０がセットされてフリ
ップフロップ５０の出力信号■が高レベルから低レベル
に切り換わる。よって、データセレクタ４２からアドレ
スカウンタ３１へのカラン１〜開始・終了信号ｉが高レ
ベルから低レベルに切り換わり、トグルＩｌｌＡＭ５６
は画像データの読み出しをＹ／２画素口から２４９９画
素目まで行なう。The comparator 34 compares the count value of the address counter 31 and the output signal of the data selector 29, and outputs a match signal ■ when the address counter 31 reaches 2499. This is because the data selector 29 selects the fixed value 8 based on the selection signal Z1 and outputs it to the comparator 34, and this fixed value 8 is now 2499. The match signal O from the comparator 34 is input to the data selector 42, and the data selector 42 outputs a signal 0, and this signal ■ sets the flip-flop 50, causing the output signal ■ of the flip-flop 50 to change from high level to low level. Switch. Therefore, the start/end signal i from the data selector 42 to the address counter 31 switches from high level to low level, and the toggle IllAM56
reads the image data from the Y/2 pixel opening to the 2499th pixel.

データセレクタ５９はフリップフロップ４４の非反転出
力信号■（ａ）により１〜グルＲＡＭ５５．５６から交
互に、ち２み出された画像データを選択し、データセレ
クタ６０はフリップフロップ４４の非反転出力信号［Ｆ
］（ａ）により１−グルＲＡＭ５７．５８から交互に読
み出された画像データを選択する。したがって、データ
セレクタ５１〕から出力される画像データは第１３図に
示すｄｎデータＤｂとなり、データセレクタ６０から出
力される画像データは第１３図に示すｄｎデータＤａと
なる。データセレクタ６１はフリップフロップ５０の出
力信号■（ｍ）によりデータセレクタ５９からの画像デ
ータＤｂとデータセレクタ５９からの画像データＤａと
を選択的に出力し、このデータセレクタ６１からの画像
データは第１３図に示す出力データ２（ｄｏｗｎ）とな
る。これは第９図に示すように読み取るべき原稿の最大
幅りにおける中央１５より左側の部分をＣＣＤ９ｂ、９
ａで読み取った画像データを重複読取領域の半分の位置
ＤＹで切り換えて継げたことになる。The data selector 59 selects the image data retrieved alternately from the RAMs 1 to 2 using the non-inverted output signal (a) of the flip-flop 44, and the data selector 60 selects the non-inverted output of the flip-flop 44. Signal [F
] (a) selects the image data read out alternately from the 1-group RAM 57.58. Therefore, the image data output from the data selector 51 becomes the dn data Db shown in FIG. 13, and the image data output from the data selector 60 becomes the dn data Da shown in FIG. The data selector 61 selectively outputs the image data Db from the data selector 59 and the image data Da from the data selector 59 in accordance with the output signal (m) of the flip-flop 50, and the image data from the data selector 61 is The output data 2 (down) shown in FIG. 13 is obtained. As shown in FIG. 9, the left side of the center 15 in the maximum width of the document to be read is scanned by CCD 9b, 9
This means that the image data read in step a can be switched and spliced at the position DY, which is half of the overlapped reading area.

第１図はこの実施例における平滑化回路の構成を示す。FIG. 1 shows the configuration of the smoothing circuit in this embodiment.

図中、７０，７６．７８はデータセレクタ、７１はカウ
ンタ、７２はコンパレータ、７３．７５はシフトレジス
タ、７４はフリップフロップ、７７はマトリクス内の係
数が固定値１３で可変しディジタルフィルタ決算を行な
うプロセッサ（以下ディジタルフィルタと呼ぶ）である
。In the figure, 70, 76, 78 are data selectors, 71 is a counter, 72 is a comparator, 73, 75 is a shift register, 74 is a flip-flop, and 77 is a coefficient in the matrix that is variable at a fixed value of 13 and performs digital filter settlement. A processor (hereinafter referred to as a digital filter).

また、第３図は上記ディジタルフィルタ７７のマトリク
スであり、フィルタ係数が各１１５に設定されている。Further, FIG. 3 shows a matrix of the digital filter 77, in which filter coefficients are each set to 115.

第４図はこの実施例で中間調濃度の画像を読み取り、そ
の画像情報を上記合成分離ダウン回路１２２合成分離ア
ップ回路１３により重複読取領域の中央で切換えてつな
げた場合における切換え位置を境とする濃度差を表わし
た図である。FIG. 4 shows the border of the switching position when an image of halftone density is read in this embodiment and the image information is switched and connected at the center of the overlapping reading area by the synthesis separation down circuit 122 and the synthesis separation up circuit 13. FIG. 3 is a diagram showing density differences.

第５図は上記合成分離ダウン回路１２２合成分離アップ
回路１３からの画像データを上記平滑化回路により切換
位置付近で段階的に変化させた結果を表わす図である。FIG. 5 is a diagram showing the result of changing the image data from the synthesis/separation down circuit 122 and the synthesis/separation up circuit 13 in stages near the switching position by the smoothing circuit.

次に上記平滑化回路の動作について第２図乃至第５図砂
原しながら説明する。Next, the operation of the smoothing circuit will be explained with reference to FIGS. 2 to 5.

上記平滑化回路は上記合成分離ダウン回路１２゜合成分
離アップ回路１３の後にそれぞれ設けられるが、まず、
合成分離アップ回路１３の後に設けられる第１図の平滑
化回路について説明する。The smoothing circuits are provided after the synthesis/separation down circuit 12 and the synthesis/separation up circuit 13, respectively.
The smoothing circuit shown in FIG. 1 provided after the synthesis/separation up circuit 13 will be explained.

合成分離アップ回路１３におけるデータセレクタ６１か
ら出力されたデータ１はシフトレジスタ７５．ディジタ
ルフィルタ７７に入力され、またカウンタ７１にはクロ
ックとして上記クロックＣＬＫ２（Ｑ）が入力されると
ともに、上記フリップフロップ５０からの信号ｍがカウ
ント有効制御信すとして入力される。Data 1 output from the data selector 61 in the synthesis/separation up circuit 13 is sent to the shift register 75. The clock CLK2 (Q) is input to the digital filter 77, and the clock CLK2 (Q) is input to the counter 71 as a clock, and the signal m from the flip-flop 50 is input as a count valid control signal.

データセレクタ７０は選択信ｇＺ４により固定値１ｏを
選択してカウンタ７１に出力し、選択信号Ｚ４はジャン
パ線等により与えられる。ここで、固定値１０は２５０
０に設定され、カウンタ７１はプリセット値２５００よ
りタロツクＣＬＫ　２のカウントを開始する。コンパレ
ータ７２はカウンタ７１のカウント値を固定値１２と比
較し、カウンタ７１のカウント値が固定値１２と一敵し
た時に信号を次段のシフトレジスタ７３に出力する。シ
フトレジスタ７３は上記クロックＣＬＫ２（Ｑ　）によ
りコンパレータ７２の出力信号をラッチしてシフトし、
フリップフロップ７４を１回目のラッチ信号でセットし
て９回目のラッチ信号でリセットする。ここに、固定値
１２は（４９９６−Ｘ／２）に設定されており、フリッ
プフロップ７４の出力信号■は第２図に示すようになる
。The data selector 70 selects the fixed value 1o based on the selection signal gZ4 and outputs it to the counter 71, and the selection signal Z4 is provided by a jumper line or the like. Here, the fixed value 10 is 250
The counter 71 starts counting the clock CLK 2 from the preset value 2500. The comparator 72 compares the count value of the counter 71 with a fixed value 12, and outputs a signal to the next stage shift register 73 when the count value of the counter 71 matches the fixed value 12. The shift register 73 latches and shifts the output signal of the comparator 72 using the clock CLK2 (Q),
The flip-flop 74 is set by the first latch signal and reset by the ninth latch signal. Here, the fixed value 12 is set to (4996-X/2), and the output signal ■ of the flip-flop 74 is as shown in FIG.

ディジタルフィルタ７７は合成分離アップ回路１３にお
けるデータセレクタ６１からデータｌが入力されて常に
１１５のマトリクス演算を行ない、その結果をデータセ
レクタ７６に出力する。この場合ディジタルフィルタ７
７は１１５のマトリクス内の１責算係数は左から３番目
、すなわち中央の係数に相当する画素を注目画素とし、
演算係数をすにで１１５としてメデイアン処理を行なっ
ている。ここに、ディジタルフィルタ７７は固定値１３
にて演算係数が１１５に設定されている。The digital filter 77 receives the data l from the data selector 61 in the synthesis/separation up circuit 13, always performs 115 matrix operations, and outputs the result to the data selector 76. In this case, digital filter 7
For 7, the pixel corresponding to the third calculation coefficient from the left, that is, the center coefficient, in the matrix of 115 is the pixel of interest,
Median processing is performed with the calculation coefficient set to 115. Here, the digital filter 77 has a fixed value of 13.
The calculation coefficient is set to 115.

同時にシフトレジスタ７５はディジタルフィルタ７７が
演算出力を行なうまでデータＩをラッチし、ディジタル
フィルタ７７の出力データとシフトレジスタ７５の出力
データとの位相が整合する。即ち、シフトレジスタ７５
からはデータ１と同じ値が出力され、ディジタルフィル
タ７７からはシフトレジスタ７５の出力データと同じタ
イミングで１１５のメデイアン値が出力されることにな
る。ここで、ディジタルフィルタ７７に設定されている
マトリクスを第３図に示す。At the same time, the shift register 75 latches the data I until the digital filter 77 performs a calculation output, and the phases of the output data of the digital filter 77 and the output data of the shift register 75 match. That is, the shift register 75
The same value as data 1 is outputted from , and the median value of 115 is outputted from the digital filter 77 at the same timing as the output data of the shift register 75 . Here, the matrix set in the digital filter 77 is shown in FIG.

データセレクタ７６はフリップフロップ７４の出力信号
■が選択信号として入力され、ディジタルフィルタ７７
の出力データとシフトレジスタ７５の出力データとを選
択的に出力する。データセレクタ７８は選択（ｉｆ！Ｚ
１０ａによりディジタルフィルタ７６の出力データとシ
フトレジスタ７５の出力データとを選択的に出力し５．
データセレクタ７８からは第２図に示すように出力デー
タ（ｕｐ）が出力される。ここで、ディジタルフィルタ
７７からデータセレクタ７６を通して出力されるデータ
α１〜α８はメデイアン値に変更されており、ＣＣＤ９
ｂ、ＣＣＤ９ｃからの画像データの切換位置がデータα
４とα５との間になって第４図のような画像データの切
換位置での急峻な濃度変化が第５図に示すような段階的
な濃度変化に補正される。よって、第４図のような画像
データの切換位置での急峻な濃度変化を８画素間の段階
的な濃度変化領域でバッファすることで、最終的な出力
画像に現れる諸種の不具合、違和感が緩和される。The data selector 76 receives the output signal ■ of the flip-flop 74 as a selection signal, and the digital filter 77
The output data of the shift register 75 and the output data of the shift register 75 are selectively output. The data selector 78 selects (if!Z
10a selectively outputs the output data of the digital filter 76 and the output data of the shift register 75;5.
Output data (up) is output from the data selector 78 as shown in FIG. Here, the data α1 to α8 outputted from the digital filter 77 through the data selector 76 are changed to median values, and the CCD 9
b, the switching position of image data from CCD9c is data α
4 and α5, the steep density change at the image data switching position as shown in FIG. 4 is corrected to a stepwise density change as shown in FIG. Therefore, by buffering the sharp density change at the image data switching position as shown in Figure 4 in the stepwise density change area between 8 pixels, various defects and discomfort that appear in the final output image can be alleviated. be done.

次に合成分離ダウン回路１２の後に設けられる平滑化回
路について説明する。Next, a smoothing circuit provided after the synthesis/separation down circuit 12 will be explained.

この平滑化回路は合成分離アップ回路１３の後に設けら
れる平滑化回路とほぼ同じであり、説明の便宜上第１図
を用いて合成分離アップ回路１３の後に設けられる平滑
化回路と異なる部分に重点を置いて説明する。This smoothing circuit is almost the same as the smoothing circuit provided after the synthesis/separation up circuit 13, and for convenience of explanation, using FIG. I'll put it down and explain.

合成分離ダウン回路１２におけるデータセレクタ６１か
ら出力されたデータ２がシフトレジスタ７５．ディジタ
ルフィルタ７７に入力され、データセレクタ７０は固定
値１１を選択するように選択信号Ｚ４がジャンパー線等
により与えられる。ここで、固定値１１は（１６４−Ｙ
）に設定されており、データセレクタ７０は固定値１１
を選択してカウンタ７１にプリセットする。コンパレー
タ７２は固定値１２の（４９９６−Ｙ　／２）とカウン
タ７１のカウント値とを比較し、カウンタ７１のカウン
ト値が固定値１２に一致した時に信号を出力する。この
信号によりシフトレジスタ７３とフリップフロップ７４
とで信号■が作られ、この信号■がデータセレクタ７６
の選択信号となる。よって、データセレクタ７６はフリ
ップフロップ７４からの選択信号によりディジタルフィ
ルタ７７の出力データとシフトレジスタ７５の出力デー
タとを選択的に出力する。データセレクタ７８は選択信
号ｚｔｏｂによりディジタルフィルタ７６の出力データ
とシフトレジスタ７５の出力データとを選択的に出力し
、データセレクタ７８からの出力データは第２図に示す
ような出力データ（ｄｏｔｓｎ）となる。ここで、ディ
ジタルフィルタ７７からデータセレクタ７６を通して出
力されるデータβ１〜β８はメデイアン値に変更されて
おり、ディジタルフィルタ７７は合成分離ダウン回路１
３の後に設けられる平滑化回路のディジタルフィルタと
全く同じである。よって、ＣＣＤ９ａ、ＣＣＤ９ｂから
の画像データの切換位置での急峻な濃度変化を８画素間
の段階的な濃度変化領域でバッファすることで、最終的
な出力画像に現れる諸種の不具合、違和感が緩和される
。Data 2 output from the data selector 61 in the synthesis/separation down circuit 12 is transferred to the shift register 75. A selection signal Z4 is input to a digital filter 77, and a selection signal Z4 is applied to the data selector 70 through a jumper line or the like so that the fixed value 11 is selected. Here, the fixed value 11 is (164-Y
), and the data selector 70 has a fixed value of 11.
is selected and preset in the counter 71. The comparator 72 compares the fixed value 12 (4996-Y/2) with the count value of the counter 71, and outputs a signal when the count value of the counter 71 matches the fixed value 12. This signal causes the shift register 73 and flip-flop 74 to
A signal ■ is created by this, and this signal ■ is sent to the data selector 76.
This is the selection signal. Therefore, the data selector 76 selectively outputs the output data of the digital filter 77 and the output data of the shift register 75 based on the selection signal from the flip-flop 74. The data selector 78 selectively outputs the output data of the digital filter 76 and the output data of the shift register 75 according to the selection signal ztob, and the output data from the data selector 78 is outputted as output data (dotsn) as shown in FIG. Become. Here, the data β1 to β8 outputted from the digital filter 77 through the data selector 76 are changed to median values, and the digital filter 77 is connected to the synthesis/separation down circuit 1.
This is exactly the same as the digital filter of the smoothing circuit provided after 3. Therefore, by buffering the sharp density change at the switching position of the image data from the CCD 9a and CCD 9b in the stepwise density change area between 8 pixels, various defects and discomfort that appear in the final output image can be alleviated. Ru.

第１４図は操作部等から入力された出力画像モードによ
り複数の補正手段を選択する回路の一例を示す。FIG. 14 shows an example of a circuit that selects a plurality of correction means according to an output image mode input from an operation unit or the like.

図中、１００はＣＰＵ、１０１は上記操作部、１０２は
上記画像読取装置に読取動作を行なわせるためのプログ
ラムを書き込んだＲＯＭ、１０３，１０４は合成分離ダ
ウン回路１２．合成分離アップ回路１３の後に設けられ
ている平滑化回路である。ＣＰＵ１００は操作部１０１
等から入力された出力画像モードにより上記平滑化回路
１０３，１０４のデータセレクタ７８への選択信号Ｚ１
０ａ、Ｚ１０ｂを制御し、上記平滑化回路１０３．１０
４の出力データは次段の装置により文字モード時には二
値化処理され、写真モード時にはデイザ処理されてレー
ザプリンタ等に出力される。この場合、ＣＰＵ１００は
文字モード時にはデータセレクタ７８にシフトレジスタ
７５の出力データを選択させ、写真モード時にはデータ
セレクタ７８にデータセレクタ７６の出力データを選択
させるような選択信号Ｚ１０ａ、Ｚ１０ｂを出力する。In the figure, 100 is a CPU, 101 is the operation unit, 102 is a ROM in which a program for causing the image reading device to perform a reading operation is written, and 103 and 104 are synthesis/separation down circuits 12. This is a smoothing circuit provided after the synthesis/separation up circuit 13. The CPU 100 is an operation unit 101
A selection signal Z1 is sent to the data selector 78 of the smoothing circuits 103 and 104 according to the output image mode input from the
0a and Z10b, and the smoothing circuit 103.10
The output data of No. 4 is binarized by the next device in the character mode, dithered in the photo mode, and output to a laser printer or the like. In this case, the CPU 100 outputs selection signals Z10a and Z10b that cause the data selector 78 to select the output data of the shift register 75 in the character mode, and cause the data selector 78 to select the output data of the data selector 76 in the photo mode.

写真モード時には特に各ＣＣＤの感濃度の差が目立つが
、文字モード時には画像読取装置の次段で例えば単純二
値化処理などをした場合不具合が発生しにくく、メデイ
アン値をとった場合画像データの切換位置付近で解像力
の低下を招くという不具合が生ずる。そこで、出力画像
モードにより補正手段の出力データを選択する（ディジ
タルフィルタ７７の出力データとシフトレジスタ７５の
出力データとのいずれかを選択する）ことにより、最適
な読取画像が得られる。この例では文字モード時には画
像データをシフトレジスタ７５で遅延させたが、合成分
離ダウン回路１２９合或０分離アップ回路１３からの画
像データをシフトレジスタ７５．ディジタルフィルタ７
７の他に第２のディジタルフィルタにも入力してこの第
２のディジタルフィルタの出力データとシフトレジスタ
７５の出力データとを、追加したデータセレクタにより
切換えてデータセレクタ７６に入力し、上記追加したデ
ータセレクタへの選択信号をＣＰＵ］、００で操作部１
０１等から入力された出力画像モードにより制御するよ
うにすれば文字モード時にも第２のディジタルフィルタ
で画像データのフィルタ演算を行なうことができる。In photo mode, the difference in sensitivity between each CCD is particularly noticeable, but in text mode, problems are less likely to occur if, for example, simple binarization processing is performed at the next stage of the image reading device, and if the median value is taken, the image data A problem arises in that resolution is reduced near the switching position. Therefore, by selecting the output data of the correction means according to the output image mode (selecting either the output data of the digital filter 77 or the output data of the shift register 75), an optimal read image can be obtained. In this example, the image data is delayed by the shift register 75 in the character mode, but the image data from the combination/separation down circuit 129 or the zero separation up circuit 13 is transferred to the shift register 75. Digital filter 7
In addition to 7, the data is also input to a second digital filter, and the output data of this second digital filter and the output data of the shift register 75 are switched by the added data selector and input to the data selector 76. Selection signal to data selector is set to CPU], 00 to operation unit 1
If the output image mode is controlled by the output image mode input from 01, etc., the second digital filter can perform the filter operation on the image data even in the character mode.

第１５図は本発明の他の実施例における合成分離アップ
回路の一部を示す。FIG. 15 shows a portion of a synthesis/separation up circuit in another embodiment of the present invention.

この実施例では上記実施例において、上記平滑化回路が
省略され、第１１図に示す回路の代りに第１５図に示す
回路が用いられる。In this embodiment, the smoothing circuit described in the above embodiment is omitted, and the circuit shown in FIG. 15 is used in place of the circuit shown in FIG. 11.

この実施例では合成分離アップ回路は第１０図に示す回
路と第１５図に示す回路とで構成され、第１５図に示す
回路は第１１図に示す回路において、多久力Ｄフリップ
フロップ６２．６３が追加されている。In this embodiment, the synthesis/separation up circuit is composed of the circuit shown in FIG. 10 and the circuit shown in FIG. 15, and the circuit shown in FIG. 15 is the circuit shown in FIG. has been added.

多入力Ｄフリップフロップ６２はデータセレクタ５９か
らの画像データをラッチ信号ＣＬＫ３によりランチし、
多入力Ｄフリップフロップ６３はデータセレクタ５９か
らの画像データをラッチ信号ｋによりラッチする。デー
タセ、レクタ６１は多久力Ｄフリップフロップ６２から
の画像データと多入力Ｄフリップフロップ６３からの画
像データとを選択信号ＳＥＬにより選択して出力する。The multi-input D flip-flop 62 launches the image data from the data selector 59 using the latch signal CLK3.
A multi-input D flip-flop 63 latches the image data from the data selector 59 using a latch signal k. A data selector 61 selects and outputs image data from a multi-input D flip-flop 62 and image data from a multi-input D flip-flop 63 using a selection signal SEL.

上記多久力Ｄフリップフロップ６２へのラッチ信号ＣＬ
Ｋ３及びデータセレクタ６１への選択信号ＳＥＬは第１
６図（ａ）（ｂ）に示す回路にて発生し、第１７図はそ
のタイミングチャートを示す。Latch signal CL to the durable D flip-flop 62
The selection signal SEL to K3 and data selector 61 is the first
This occurs in the circuit shown in FIGS. 6(a) and 6(b), and FIG. 17 shows its timing chart.

第１６図（ａ）（ｂ）において、６４はカウンタ、６５
はデータセレクタ、６６はコンパレータ、６７．６８は
マグニチュード・コンパレータ、６９，８０，８１，８
２はアンド素子、８３，８４はオア素子、８５，８７は
フリップフロップ、　８６．８９はインバータ、８８は
デイツプスイッチ、９０．９１は２つの入力信号の和を
とる回路である。In FIGS. 16(a) and (b), 64 is a counter, 65
is a data selector, 66 is a comparator, 67.68 is a magnitude comparator, 69, 80, 81, 8
2 is an AND element, 83 and 84 are OR elements, 85 and 87 are flip-flops, 86 and 89 are inverters, 88 is a dip switch, and 90 and 91 are circuits that calculate the sum of two input signals.

上記データセレクタ５９からの画像データは比較データ
として第１７図に示すようなタイミングでマグニチュー
ド・コンパレータ６７．６８に供給される。The image data from the data selector 59 is supplied as comparison data to magnitude comparators 67 and 68 at the timing shown in FIG. 17.

マグニチュード・コンパレータ６７は比較データが設定
値１より大きいときに出力信号をアンド素子６９へ出力
し、比較データが設定値１と等しいときに出力信号をオ
ア素子８３へ出力する。マグニチュード・コンパレータ
６８は比較データが設定値２より小さいときに出力信号
をアンド素子６９へ出力し、比較データが設定値ｌと等
しいときに出力信号をオア素子８３へ出力する。したが
って、アンド素子６９の出力信号のは比較データが設定
値１より大きくて設定値２より小さいときに高レベルと
なり、オア素子８３の出力信号■は比較データが設定値
１と等しいとき、または比較データが設定値２と等しい
ときに高レベルとなる。このアンド素子６９の出力信号
■、オア素子８３の出力信号■は例えば第１７図に示す
ようになる。アンド素子６９の出力信号■およびオア素
子８３の出力信号■はオア素子８４によリオアがとられ
、さらにアンド素子８０によりフリップフロップ５０か
らの信号ｍとアンドがとられてカウンタ６４にロード信
号およびクリア信号■として送られる。カウンタ６４は
上記信号ｋ（クロックＣＬＫＩ）がクロックとして入力
されてロード信し一部が高レベルのときにＸ／２の入力
データがプリセットされ、クロックｋによりアップカウ
ントを始める。そして、カウンタ６４はロード信号■が
低レベルになると、アップカラン１−を中止し、カウン
ト値がＯにクリアされる。データセレクタ６５はアドレ
スカウンタ３０．３１からトグルＲＡＭ５５，５６への
アドレスＡＤＩ、ＡＤ２が入力され、トグルＲＡＭ５５
゜５６の読出し中となっている方のアドレスを選択信号
ａ（◎）により選択してコンパレータＧ６へ出力する。Magnitude comparator 67 outputs an output signal to AND element 69 when the comparison data is greater than set value 1, and outputs an output signal to OR element 83 when comparison data is equal to set value 1. Magnitude comparator 68 outputs an output signal to AND element 69 when the comparison data is smaller than set value 2, and outputs an output signal to OR element 83 when comparison data is equal to set value l. Therefore, the output signal of the AND element 69 becomes a high level when the comparison data is greater than the set value 1 and less than the set value 2, and the output signal (■) of the OR element 83 becomes high level when the comparison data is equal to the set value 1, or when the comparison data is equal to the set value 1, or It becomes high level when the data is equal to the set value 2. The output signal (2) of the AND element 69 and the output signal (2) of the OR element 83 are as shown in FIG. 17, for example. The output signal ``■'' of the AND element 69 and the output signal ``■'' of the OR element 83 are ORed by the OR element 84, and further ANDed with the signal m from the flip-flop 50 by the AND element 80, and the load signal and Sent as a clear signal ■. The counter 64 is loaded with the signal k (clock CLKI) inputted as a clock, and when some of the signals are at high level, the input data of X/2 is preset and starts counting up by the clock k. Then, when the load signal ■ becomes low level, the counter 64 stops the up-run 1- and the count value is cleared to O. The data selector 65 receives the addresses ADI and AD2 from the address counters 30 and 31 to the toggle RAMs 55 and 56, and the toggle RAM 55
The address that is currently being read from .degree.56 is selected by the selection signal a (◎) and output to the comparator G6.

コンパレータ６６はカウンタ６４のカウント値とデータ
セレクタ６５からの読出しアドレスとを比較してこれら
が一致した時に一致（７Ｈ、％■を出力するこの一致信
号■はアンド素子８１によりフリップフロップ５０から
の信３ｍとアンドがとられ、フリップフロップ８５で上
記信号ｋ（クロックＣＬＫＩ）によりラッチされてデー
タセレクタ６１への選択信号ＳＥＬ■となる。また、上
記信号ｋ（クロックＣＬＫＩ）がインバータ８６により
反転され、アンド素子８２がインバータ８６の出力信号
と上記信号ｋ（クロックＣＬＫ　ｌ　）とのアンドをと
って上記多入力Ｄフリップフロップ６２へのラッチ信号
ＣＬＫ３■を出力する。よって。The comparator 66 compares the count value of the counter 64 and the read address from the data selector 65, and when they match, there is a match (7H, outputs %■). 3m and is latched by the flip-flop 85 with the signal k (clock CLKI) to become the selection signal SEL■ to the data selector 61. Furthermore, the signal k (clock CLKI) is inverted by the inverter 86, The AND element 82 ANDs the output signal of the inverter 86 and the signal k (clock CLK l ) and outputs the latch signal CLK3 to the multi-input D flip-flop 62. Therefore.

第１７図に示すように多入力Ｄフリップフロップ６２は
データセレクタ５９からのデータ２をラッチ信号Ｃ１、
に３■によりラッチしてデータ３として出力し、このデ
ータ３は（４９９８−Ｘ　／　２　）画素目より後のデ
ータが（４９９８−Ｘ／２）画素目のデータαと同じデ
ータとなる。また、多入力Ｄフリップフロップ６３はデ
ータセレクタ５９からのデータ２をラッチ信号ｋにより
ラッチしてデータ４として出力する。データセレクタ６
１は多入力Ｄフリップフロップ６２．６３からのデータ
３．データ４を選択信号ＳＥＬ■により選択して出力デ
ータとして出力する。ここで、データαは画像データＤ
ａ（比較データ）の（４９９ｇ　−Ｘ　／２）画素目の
データであり１画像データＤＣの最後のデータともなる
。したがって１画像データＤｂ（データ２）の最初のデ
ータ、すなわちＸ／２画素目のデータから画像データＤ
ｃ（比較データ）が設定値ｌ、設定値２に等しいか又は
設定値ｌより大きく設定値２より小さいという条件が満
たされると。As shown in FIG. 17, the multi-input D flip-flop 62 receives data 2 from the data selector 59 as a latch signal C1,
Then, it is latched by 3■ and output as data 3, and in this data 3, the data after the (4998-X/2)th pixel is the same data as the data α of the (4998-X/2)th pixel. Further, the multi-input D flip-flop 63 latches data 2 from the data selector 59 using a latch signal k and outputs it as data 4. Data selector 6
1 is the data 3.1 from the multi-input D flip-flop 62.63. Data 4 is selected by selection signal SEL■ and outputted as output data. Here, data α is image data D
This is the data of the (499g-X/2)th pixel of a (comparison data) and is also the last data of one image data DC. Therefore, from the first data of one image data Db (data 2), that is, the data of the X/2nd pixel, the image data D
When the condition that c (comparison data) is equal to set value l, set value 2, or is larger than set value l and smaller than set value 2 is satisfied.

αに変換され、このデータ変換は上記条件が満たされな
くなるまで順次に（Ｘ／２＋１）画素目、（Ｘ／２＋２
）画素目、・・・のデータに対して続けられる。α, and this data conversion is continued until the above condition is no longer satisfied (X/2+1) pixel, (X/2+2
) continues for the data of the pixel, etc.

上記設定値１．設定値２は次のように作成される。Above setting value 1. Setting value 2 is created as follows.

フリップフロップ８７はデータセレクタ５９からの比較
データを上記アンド素子８２からのラッチ信号ＣＬに３
■によりラッチし、データ２が正規のデータである間は
比較データの（４９９８−Ｘ／　２）画素目のデータα
を保存する。デイプスイッチ８８から入力された値はイ
ンバータ８９により反転され、回路９０はフリッププロ
ップ８７からのデータとインバータ８９の出力信号との
和をとることによってフリッププロップ８７からのデー
タとデイプスイッチ８８からの値との差をとって設定値
ｌとして出力する。また、回路９１はフリップフロップ
８７からのデータとデイプスイッチ８８からの値との和
をとって設定値２として出力する。The flip-flop 87 transfers the comparison data from the data selector 59 to the latch signal CL from the AND element 82.
(4998-X/2)th pixel data α of comparison data while data 2 is regular data.
Save. The value input from the dip switch 88 is inverted by the inverter 89, and the circuit 90 sums the data from the flip flop 87 and the output signal of the inverter 89, thereby inverting the data from the flip flop 87 and the output signal from the dip switch 88. The difference from the value of is calculated and output as the set value l. Further, the circuit 91 sums the data from the flip-flop 87 and the value from the deep switch 88 and outputs the sum as a set value 2.

以上により出力データがデータセレクタ６１から第１７
図に示すようなタイミングで出力される。As a result of the above, the output data is transferred from the data selector 61 to the 17th
It is output at the timing shown in the figure.

また、この実施例における合成分離ダウン回路は上記合
成分離アップ回路とほぼ同様に構成され。Further, the synthesis/separation down circuit in this embodiment is configured almost the same as the synthesis/separation up circuit.

上記選択信号Ｚｌ、Ｚ２が合成分離アップ回路とは逆の
レベルに設定されるとともに、デイツプスイッチ２０に
より重複読取領域Ｙが設定されて第１８図に示すような
タイミングで動作する。この合成分離ダウン回路は上記
合成分離アップ回路と同様に動作するので、その説明を
省略する。The selection signals Zl and Z2 are set to levels opposite to those of the combination/separation up circuit, and the overlap reading area Y is set by the dip switch 20, so that the circuit operates at the timing shown in FIG. This synthesis/separation down circuit operates in the same manner as the synthesis/separation up circuit described above, so its explanation will be omitted.

〔発明の効果〕〔Effect of the invention〕

以上のように請求項１の発明によれば原稿画像情報を隣
合ったもの同志で部分的に重複して読み取る複数個の光
電変換素子を有し、この複数個の光ｆ！：Ｌ変換素子か
らの画像情報をこの複数個の光電変換素子のｍ複読取領
域内の所定の切換位置で切換えてつなげる画像読取装置
において、前記切換位置の付近の画像情報を補正する補
正手段を備えたので、複数個の光電変換素子からの画像
情報の切換え位置での濃度差を緩和して違和感の無い画
像情報を出力することができる。As described above, according to the invention of claim 1, there is provided a plurality of photoelectric conversion elements that partially overlap and read document image information adjacent to each other, and the plurality of light f! : In an image reading device that switches and connects image information from an L conversion element at a predetermined switching position within an m multi-reading area of the plurality of photoelectric conversion elements, a correction means for correcting image information in the vicinity of the switching position is provided. With this arrangement, it is possible to reduce the density difference at the switching position of image information from a plurality of photoelectric conversion elements, and output image information that does not give an unnatural feeling.

また、請求項２の発明によれば請求項１２！載の画像読
取装置において、前記補正手段が平滑化フィルタ処理を
行なう手段であるので、複数個の光電変換素子からの画
像情報の切換え位置での濃度差１−緩和して違和感の無
い画像情報を出力することができる。Moreover, according to the invention of claim 2, claim 12! In the image reading device described above, since the correction means is a means for performing smoothing filter processing, the density difference 1 at the switching position of image information from a plurality of photoelectric conversion elements is reduced to provide image information that does not give an unnatural feeling. It can be output.

さらに、請求項３の発明によれば請求項１記載の画像処
理装置において、前記補正手段が前記切換位置の中の所
定の領域で画像情報を補正するので、複数個の光電変換
素子からの画像情報の切換え位置での濃度差を緩和して
違和感の黒い画像情報を出力することができる。Furthermore, according to the invention of claim 3, in the image processing apparatus of claim 1, the correction means corrects image information in a predetermined area within the switching position, so that images from a plurality of photoelectric conversion elements are corrected. It is possible to reduce the density difference at the information switching position and output unnatural black image information.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例における平滑化回路を示すブ
ロック図、第２図は同平滑化回路の動作を示すタイミン
グチャート、第３図は同平滑化回路におけるディジタル
フィルタのマトリクスを示す図、第４図及び第５図は同
平滑化回路を説明するための特性図、第６図は上記実施
例の概略を示す図、第７図は上記実施例の一部を示す概
略図。 第８図は上記実施例野一部を示すブロック図、第９図は
上記実施例の一部を示す概略図、第１０図及び第１１図
は上記実施例の合成分離アップ回路を示すブロック図、
第１２図及び第１３図は同合成分離アップ回路の動作を
示すタイミングチャート、第１４図は出力画像モードに
より複数の補正手段を選択する回路の一例を示すブロッ
ク図、第１５図及び第１６図（ａ）（ｂ）は本発明の他
の実施例における合成分離アップ回路の一部を示すブロ
ック図、第１７図は同実施例における合成分離アップ回
路の動作を示すタイミングチャート、第１８図は同実施
例における合成分離ダウン回路の動作を示すタイミング
チャートである。 ９ａ、９ｂ、９ｃ・・・ＣＣＤ、１２”・合成分離ダウ
ン回路、１３・・・合成分離アップ回路、２０・・・デ
イツプスイッチ、２１・・・↓／２分周器、２２．２３
・・・インバータ、　２４，２７．２８・・・加算回路
、２５，２６，２９，３２，３５，３６゜４１．４２，
５９，６０，６１・・・データセレクタ、　３０，３１
，３７．３８・・・アドレスカウンタ、３３，３４，３
９，４０・・・コンパレータ、４３，４４，４５，４６
，５０・・・フリップフロップ、４７・・・遅延素子、
　４８．４９・・・アントゲ−１〜、５１，５２，５３
．５４・・・多入力フリップフロップ、５５，５６，５
７．５８・・・トグルＲＡＭ、６２，６３，８７・・・
多入力フリップフロップ、６４゜７１・・・カウンタ、
６５，７０，７６．７８・・・データセレクタ、６６．
７２・・・コンパレータ、６７．６８・・・マグニチュ
ード・コンパレータ、６９，８０，８１．８２−＝７　
ント素子、７３，７５・・・シフトレジスタ、　７４．
８５・・・フリップフロップ、７７・・・ディジタルフ
ィルタ、８３，８４・・・オア素子、８６．８９・・・
インバータ、７７・・・ディジタルフィルタ。 ８８・・・デイツプスイッチ、　９０．９１・・・和を
とる回路。 第８日 形４図 ７ｆＥ）に ｐ７図 ２壺力臼 足金７ＪＦ］ 足金７７Ｆｌ ｔカテ°−タFIG. 1 is a block diagram showing a smoothing circuit according to an embodiment of the present invention, FIG. 2 is a timing chart showing the operation of the smoothing circuit, and FIG. 3 is a diagram showing a matrix of digital filters in the smoothing circuit. , FIG. 4 and FIG. 5 are characteristic diagrams for explaining the smoothing circuit, FIG. 6 is a diagram showing an outline of the above embodiment, and FIG. 7 is a schematic diagram showing a part of the above embodiment. FIG. 8 is a block diagram showing a part of the above embodiment, FIG. 9 is a schematic diagram showing a part of the above embodiment, and FIGS. 10 and 11 are block diagrams showing a synthesis/separation up circuit of the above embodiment. ,
12 and 13 are timing charts showing the operation of the synthesis/separation up circuit, FIG. 14 is a block diagram showing an example of a circuit that selects a plurality of correction means depending on the output image mode, and FIGS. 15 and 16. (a) and (b) are block diagrams showing a part of the synthesis/separation up circuit in another embodiment of the present invention, FIG. 17 is a timing chart showing the operation of the synthesis/separation up circuit in the same embodiment, and FIG. 5 is a timing chart showing the operation of the synthesis/separation down circuit in the same embodiment. 9a, 9b, 9c...CCD, 12"・Synthesis/separation down circuit, 13...Synthesis/separation up circuit, 20...Dip switch, 21...↓/2 frequency divider, 22.23
...Inverter, 24,27.28...Addition circuit, 25,26,29,32,35,36°41.42,
59, 60, 61... data selector, 30, 31
, 37. 38...address counter, 33, 34, 3
9, 40... Comparator, 43, 44, 45, 46
, 50... flip-flop, 47... delay element,
48.49...Antogame-1~, 51,52,53
．． 54...Multi-input flip-flop, 55, 56, 5
7.58...Toggle RAM, 62,63,87...
Multi-input flip-flop, 64°71...counter,
65, 70, 76.78... data selector, 66.
72...Comparator, 67.68...Magnitude comparator, 69,80,81.82-=7
element, 73, 75... shift register, 74.
85...Flip-flop, 77...Digital filter, 83, 84...OR element, 86.89...
Inverter, 77...Digital filter. 88...Dip switch, 90.91...Circuit for calculating the sum. 8th day type 4 Figure 7fE) p7 Figure 2 Tsubo Riki foot metal 7JF] Foot metal 77Fl t catata

Claims (1)

【特許請求の範囲】 １、原稿画像情報を隣合ったもの同志で部分的に重複し
て読み取る複数個の光電変換素子を有し、この複数個の
光電変換素子からの画像情報をこの複数個の光電変換素
子の重複読取領域内の所定の切換位置で切換えてつなげ
る画像読取装置において、前記切換位置の付近の画像情
報を補正する補正手段を備えたことを特徴とする画像読
取装置。 ２、請求項１記載の画像読取装置において、前記補正手
段が平滑化フィルタ処理を行なう手段であることを特徴
とする画像読取装置。 ３、請求項１記載の画像読取装置において、前記補正手
段が前記切換位置の中の所定の領域で画像情報を補正す
ることを特徴とする画像読取装置。[Scope of Claims] 1. It has a plurality of photoelectric conversion elements that partially overlap and read the image information of an adjacent document, and the image information from the plurality of photoelectric conversion elements is read by the plurality of photoelectric conversion elements. An image reading device that switches and connects photoelectric conversion elements at a predetermined switching position within an overlapping reading area of the photoelectric conversion elements, characterized in that the image reading device includes a correction means for correcting image information in the vicinity of the switching position. 2. The image reading apparatus according to claim 1, wherein the correction means is means for performing smoothing filter processing. 3. The image reading apparatus according to claim 1, wherein the correction means corrects the image information in a predetermined area within the switching position.