JPH03127508A - Cmos delay circuit - Google Patents
Cmos delay circuitInfo
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- JPH03127508A JPH03127508A JP1267640A JP26764089A JPH03127508A JP H03127508 A JPH03127508 A JP H03127508A JP 1267640 A JP1267640 A JP 1267640A JP 26764089 A JP26764089 A JP 26764089A JP H03127508 A JPH03127508 A JP H03127508A
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- 239000003990 capacitor Substances 0.000 description 7
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置のＣＭＯＳ遅延回路に利用する。[Detailed description of the invention] [Industrial application field] INDUSTRIAL APPLICATION This invention is utilized for the CMOS delay circuit of a semiconductor device.
本発明はＣＭＯＳ遅延回路において、
遅延時間を決める抵抗器を直列接続された複数の抵抗器
で構成し、この複数の抵抗器にそれぞれ並列にトランス
ファゲートを接続し、このトランスファゲートをそれぞ
れ「オン」、「オフ」することにより、
遅延時間を要求された値に微細に調整できるようにした
ものである。The present invention uses a CMOS delay circuit in which the resistor that determines the delay time is composed of a plurality of resistors connected in series, a transfer gate is connected in parallel to each of the plurality of resistors, and each of the transfer gates is turned on. , by turning it ``off'', the delay time can be finely adjusted to the required value.
従来、ＣＭＯＳ遅延回路は、その回路機能に要求される
タイミングを実現するものとして、一般にＭＯＳトラン
ジスタおよびＭＯＳキャパシタなどの遅延素子によって
構成されている。Conventionally, CMOS delay circuits are generally configured with delay elements such as MOS transistors and MOS capacitors to achieve the timing required for the circuit functions.
第３図は従来例のＣＭＯＳ遅延回路のブロック構成図で
あり、入力端子１に入力が接続されたＣＭＯＳインバー
タ２の出力は抵抗器３を介して次段のＣＭＯＳインバー
タ９の入力に接続され、このＣＭＯＳインバータ９の出
力が出力端子ｌＯに接続されている。ＣＭＯＳインバー
タの入力と共通電位との間にはＭＯＳキャパシタ８が設
けられている。この回路の遅延時間はＣＭＯＳインバー
タ２のトランジスタのオン抵抗と抵抗器３およびＭＯＳ
キャパシタ８による負荷容量によって決まる。FIG. 3 is a block diagram of a conventional CMOS delay circuit, in which the output of a CMOS inverter 2 whose input is connected to an input terminal 1 is connected to the input of a CMOS inverter 9 in the next stage via a resistor 3. The output of this CMOS inverter 9 is connected to an output terminal IO. A MOS capacitor 8 is provided between the input of the CMOS inverter and a common potential. The delay time of this circuit is the on-resistance of the transistor of CMOS inverter 2, resistor 3, and the MOS
It is determined by the load capacity of the capacitor 8.
しかし、このような従来例のＣＭＯＳ遅延回路では、遅
延時間は抵抗器３、ＭＯＳキャパシタ８およびＣＭＯＳ
インパーク２によっである一定の決まった値になり、回
路に微妙なタイミングが要求される場合には、遅延時間
の調整が必要になるが、調整ができない欠点があった。However, in such a conventional CMOS delay circuit, the delay time is determined by the resistor 3, the MOS capacitor 8, and the CMOS
Impark 2 results in a certain fixed value, and if delicate timing is required for the circuit, the delay time needs to be adjusted, but there was a drawback that adjustment was not possible.
本発明は上記の欠点を解決するもので、容易に、かつ微
細な遅延時間の調整が可能な遅延回路を提供することを
目的とする。The present invention solves the above-mentioned drawbacks, and aims to provide a delay circuit that allows easy and fine adjustment of delay time.
本発明は、入力端子と、この入力端子に入力が接続され
た第一のＣＭＯＳインパークと、この第一のＣＭ ＯＳ
インバータの出力に一方の端子が接続された抵抗器と、
この抵抗器の他方の端子に入力が接続された第二のＣＭ
ＯＳインバータと、この第二のＣＭＯＳインバータの出
力に接続された出力端子と、上記抵抗器の他方の端子と
共通電位との間に接続された容量素子とを備えたＣ！ｖ
ＩＯ３遅延回路において、上記抵抗器は、直列接続され
た複数の抵抗器で構成され、この複数の抵抗器にそれぞ
れ並列に接続されたトランスファゲートを備えることを
特徴とする。The present invention includes an input terminal, a first CMOS impark to which an input is connected to the input terminal, and a first CMOS impark having an input connected to the input terminal.
a resistor with one terminal connected to the output of the inverter;
A second CM whose input is connected to the other terminal of this resistor
C! comprising an OS inverter, an output terminal connected to the output of this second CMOS inverter, and a capacitive element connected between the other terminal of the resistor and a common potential. v
The IO3 delay circuit is characterized in that the resistor is composed of a plurality of resistors connected in series, and includes a transfer gate connected in parallel to each of the plurality of resistors.
抵抗器は直列接続された複数の抵抗器で構成され、複数
の抵抗器にそれぞれ並列に接続されたトランスファゲー
トを設ける。このトランスファゲートをそれぞれ制御し
オン状態またはオフ状態にして合成抵抗値を調整する。The resistor is composed of a plurality of resistors connected in series, and a transfer gate is provided that is connected in parallel to each of the plurality of resistors. The transfer gates are each controlled to turn on or off to adjust the combined resistance value.
以上の動作により遅延時間を要求された値に微細に調整
できる。Through the above operations, the delay time can be finely adjusted to the required value.
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例ＣＭＯＳ遅延回路のブロック構成図
である。第１図において、ＣＭＯＳ遅延回路は、入力端
子１と、入力端子１に入力が接続された第一のＣＭＯＳ
インバータとしてＣＭＯＳインバータ２と、ＣＭＯＳイ
ンバータ２の出力に一方の端子が接続された抵抗器と、
この抵抗器の他方の端子に入力が接続された第二のＣＭ
ＯＳインバータとしてＣＭＯＳインバータ９と、ＣＭＯ
Ｓインバータ９に接続された出力端子１０と、上記抵抗
器の他方の端子と共通電位との間に接続された容量素子
としてＣＭＯＳキャパシタ８とを備える。Embodiments of the present invention will be described with reference to the drawings. 1st
The figure is a block diagram of a CMOS delay circuit according to an embodiment of the present invention. In FIG. 1, the CMOS delay circuit includes an input terminal 1 and a first CMOS whose input is connected to input terminal 1.
A CMOS inverter 2 as an inverter, a resistor whose one terminal is connected to the output of the CMOS inverter 2,
A second CM whose input is connected to the other terminal of this resistor
CMOS inverter 9 as an OS inverter and CMO
It includes an output terminal 10 connected to an S inverter 9, and a CMOS capacitor 8 as a capacitive element connected between the other terminal of the resistor and a common potential.
ここで本発明の特徴とするところは、上記抵抗器は、直
列接続された複数の抵抗器として抵抗器３８．３□で構
成され、抵抗器３．１３□にそれぞれ並列に接続された
トランスファゲート６１．６２を備えることにある。Here, the feature of the present invention is that the above-mentioned resistor is composed of resistors 38.3□ as a plurality of resistors connected in series, and transfer gates are connected in parallel to each of the resistors 3.13□. 61.62.
このような構成のＣＭＯＳ遅延回路の動作について説明
する。第１図において、ＣＭＯＳ遅延回路の遅延時間は
、抵抗器３□、３□、ＭＯＳキャパシタ８およびＣＭＯ
Ｓインバータ２によって決まることはすでに述べた。こ
こで、たとえば抵抗器３１．３□の抵抗値をともにＲと
し、抵抗器３０．３□に並列に接続されたトランスファ
ーゲート６１１６゜のオン抵抗をともに「０」とする。The operation of the CMOS delay circuit having such a configuration will be explained. In Fig. 1, the delay time of the CMOS delay circuit is determined by resistors 3□, 3□, MOS capacitor 8 and CMOS
I have already mentioned that it is determined by the S inverter 2. Here, for example, the resistance values of the resistors 31.3□ are both set to R, and the on-resistances of the transfer gates 6116° connected in parallel to the resistors 30.3□ are both set to "0".
このときに、トランスファーゲート６、またはトランス
ファーゲート６２のどちらか一方のみをオン状態にした
場合の合成抵抗値は、オン状態にした抵抗器の両端が短
絡されるためＲとなり、一方、トランスファーゲート６
０．６□をともにオフ状態にした場合の合成抵抗値は２
Ｒとなる。したがって、トランスファーゲート６１また
は６□のどちらか一方のみをオン状態にした場合の遅延
時間に比べて、二つのトランスファーゲートをともにオ
フ状態にした場合には、遅延時間は２倍となる。さらに
、トランスファーゲート６、．６２をともにオン状態に
した場合には、抵抗器３Ｉ と抵抗器３゜との両端はと
もに短絡されるために合成抵抗値は「０」となる。この
ために、遅延時間は二つのトランスファーゲートの一方
のみをオン状態にした場合に比べてなお一層小さくなる
。At this time, when only either the transfer gate 6 or the transfer gate 62 is turned on, the combined resistance value becomes R because both ends of the resistor turned on are short-circuited;
When both 0.6□ are turned off, the combined resistance value is 2
It becomes R. Therefore, compared to the delay time when only one of the transfer gates 61 or 6□ is turned on, when both transfer gates are turned off, the delay time is twice as long. Furthermore, transfer gates 6, . When both resistors 62 are turned on, both ends of resistor 3I and resistor 3° are short-circuited, so that the combined resistance value becomes "0". Therefore, the delay time becomes even smaller than when only one of the two transfer gates is turned on.
このように、入カゲー）４＋、４゜および入力ゲート５
１．５２により、トランスファーゲート６１．６□のオ
ンオフ状態をコントロールすることによって遅延時間の
調整が可能となる。In this way, input game) 4+, 4° and input gate 5
1.52, the delay time can be adjusted by controlling the on/off state of the transfer gate 61.6□.
第２図は本発明性の実施例ＣＭＯＳ遅延回路のブロック
構成図である。第２図に示すＣＭＯＳ遅延回路の構成は
、第１図の構成と基本的には同じであるが、遅延時間を
決める抵抗で、抵抗器３Ｉ〜３ｏまでの合計ｎ個の抵抗
器をすべて直列接続し、抵抗器３１〜３．、の各々に対
してトランスファーゲート６１〜６．、をそれぞれ並列
に接続した構成になっていることが第１図に示す構成と
異なる点である。FIG. 2 is a block diagram of a CMOS delay circuit according to an embodiment of the present invention. The configuration of the CMOS delay circuit shown in Figure 2 is basically the same as the configuration in Figure 1, but the resistors that determine the delay time are connected in series, with a total of n resistors 3I to 3o. Connect resistors 31-3. , transfer gates 61-6. , are connected in parallel, which is different from the configuration shown in FIG. 1.
以下に第２図に示すＣＭ ＯＳ遅延回路の動作を具体的
に説明する。第１図に示すと同様にｎ個の抵抗器３Ｉ〜
３．、の抵抗値をすべてＲとし、抵抗器３１〜３．、そ
れぞれに並列に接続されたｎ個のトランスファーゲート
６□〜６．、のオン抵抗値をすべて「０」とする。トラ
ンスファーゲート６〜６．、のｎ個のうちいずれか１個
のみをオフ状態にし、また残りをすべてオン状、襟にし
た場合のＣＭＯＳインバータ１とＣＭＯＳインパーク２
との間の合成抵抗値はＲとなり、このときの遅延時間を
ｒｌ」とすれば、ｎ個のトランスファーゲート６１〜６
．、のうちいずれか２個をオフ状４襟にし、残りをすべ
てオン状態にした場合の合成抵抗）直は、２Ｒとなるた
め遅延時間は「２」となる。さらに、ｎ個のトランスフ
ァーゲート６、〜６ｈをすべてオフ状態にした場合の合
成抵抗値はｎＲとなるために、このときの遅延時間はｎ
となる。さらに、ｎ個のトランスフアーゲー）６１〜６
．．をすべでオン状態にすれば、合成抵抗値は「０」と
なるために、ｎ個のうちの１個のみをオフ状態、残りを
すべてオン状態にした場合に比べて遅延時間はなお一層
小さくなる。The operation of the CMOS delay circuit shown in FIG. 2 will be specifically explained below. Similarly to the case shown in FIG. 1, n resistors 3I~
3. , all resistance values are R, and resistors 31 to 3. , n transfer gates 6□ to 6. connected in parallel to each other. , are all set to "0". Transfer gate 6-6. , CMOS inverter 1 and CMOS impark 2 when only one of the n inverters is turned off and the rest are all turned on.
The combined resistance value between them is R, and if the delay time at this time is "rl", then
．． If any two of them are turned off and all the others are turned on, the combined resistance) will be 2R, so the delay time will be "2". Furthermore, since the combined resistance value when all n transfer gates 6, to 6h are turned off is nR, the delay time at this time is n
becomes. Furthermore, n transfer games) 61-6
．． ．． If all of them are turned on, the combined resistance value becomes 0, so the delay time is even smaller than when only one of n is turned off and the rest are all turned on. Become.
このように、抵抗器ｎ個をすべて直列接続し、その抵抗
器器々に対してｎ個のトランスファーゲートを並列に接
続することにより、第１図に示すＣＭＯＳ遅延回路に比
べて遅延時間をより微細に調整できる。In this way, by connecting all n resistors in series and connecting n transfer gates in parallel to each of the resistors, the delay time can be improved compared to the CMOS delay circuit shown in Figure 1. Can be finely adjusted.
以上説明したように、本発明は、遅延時間を要求された
値に微細に調整することができる優れた効果がある。As described above, the present invention has an excellent effect in that the delay time can be finely adjusted to a required value.
第１図は本発明一実施例ＣＭＯＳ遅延回路図のブロック
構成図。
第２図は本発明性の実施例ＣＭＯＳ遅延回路図のブロッ
ク構成図。
第３図は従来例のＣＭＯＳ遅延回路図のブロック構成図
。
１・・・入力端子、２．９・・・ＣＭＯＳインバータ、
３．３１〜３．、・・・抵抗器、４１〜４１．５１〜５
、・・・：］：］／ト０−ル入力端子６１〜６゜・・・
トランスファゲート、
７・・・接続端子、
８・・・ＭＯＳキャパシ
タ、１０・・・出力端子。FIG. 1 is a block diagram of a CMOS delay circuit diagram according to an embodiment of the present invention. FIG. 2 is a block diagram of a CMOS delay circuit diagram according to an embodiment of the present invention. FIG. 3 is a block diagram of a conventional CMOS delay circuit diagram. 1...Input terminal, 2.9...CMOS inverter,
3.31-3. ,...Resistor, 41-41.51-5
,...:]:]/Tole input terminal 61~6°...
Transfer gate, 7... Connection terminal, 8... MOS capacitor, 10... Output terminal.
Claims (1)
ータと、 この第一のＣＭＯＳインバータの出力に一方の端子が接
続された抵抗器と、 この抵抗器の他方の端子に入力が接続された第二のＣＭ
ＯＳインバータと、 この第二のＣＭＯＳインバータの出力に接続された出力
端子と、 上記抵抗器の他方の端子と共通電位との間に接続された
容量素子と を備えたＣＭＯＳ遅延回路において、 上記抵抗器は、直列接続された複数の抵抗器で構成され
、 この複数の抵抗器にそれぞれ並列に接続されたトランス
ファゲートを備えた ことを特徴とするＣＭＯＳ遅延回路。1. an input terminal; a first CMOS inverter having an input connected to the input terminal; a resistor having one terminal connected to the output of the first CMOS inverter; and a resistor having an input connected to the other terminal of the resistor. Second connected CM
In a CMOS delay circuit comprising an OS inverter, an output terminal connected to the output of the second CMOS inverter, and a capacitive element connected between the other terminal of the resistor and a common potential, the resistor 1. A CMOS delay circuit comprising a plurality of resistors connected in series, and a transfer gate connected in parallel to each of the plurality of resistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267640A JPH03127508A (en) | 1989-10-12 | 1989-10-12 | Cmos delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267640A JPH03127508A (en) | 1989-10-12 | 1989-10-12 | Cmos delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03127508A true JPH03127508A (en) | 1991-05-30 |
Family
ID=17447481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267640A Pending JPH03127508A (en) | 1989-10-12 | 1989-10-12 | Cmos delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03127508A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334498A (en) * | 1993-05-24 | 1994-12-02 | Kawasaki Steel Corp | Timing adjustment circuit |
| US6366160B1 (en) * | 1993-03-10 | 2002-04-02 | Advanced Micro Devices, Inc. | Waveshaper for false edge rejection of an input signal |
-
1989
- 1989-10-12 JP JP1267640A patent/JPH03127508A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366160B1 (en) * | 1993-03-10 | 2002-04-02 | Advanced Micro Devices, Inc. | Waveshaper for false edge rejection of an input signal |
| JPH06334498A (en) * | 1993-05-24 | 1994-12-02 | Kawasaki Steel Corp | Timing adjustment circuit |
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