JPH0312346B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、プロセツサ・アレイにおいて、処理
エレメントのビデオ・メモリのデータを画面上の
指定されたウインドに出力できると共に、画面上
の指定されたウインドのデータをビデオ・メモリ
に入力できるようにしたプロセツサ・アレイにお
ける画像データ入出力方式に関するものである。Detailed Description of the Invention [Technical Field of the Invention] The present invention provides a processor array capable of outputting data in a video memory of a processing element to a specified window on the screen, and The present invention relates to an image data input/output method in a processor array that allows data to be input to a video memory.

〔従来技術と問題点〕[Conventional technology and problems]

計算機を用いた従来の画像処理は、時間がかゝ
るという欠点を有している。この欠点を除去する
ために、多数の処理エレメントを持つプロセツ
サ・アレイを用いることも行われているが、画像
処理専用のプロセツサの開発も行われている。プ
ロセツサ・アレイを用いて並列的に画像処理を行
う場合、各処理エレメントが分割処理した画像を
デイスプレイに送つたり、デイスプレイ上のデー
タを各処理エレメントに取り込んだりする必要が
あり、各処理エレメントとデイスプレイ間のデー
タの受け渡しが効率よく行われることが望まれて
いる。また、各処理エレメントの担当領域を自由
に動的に可変とすることも望まれている。 Conventional image processing using a computer has the disadvantage of being time consuming. In order to eliminate this drawback, processor arrays having a large number of processing elements have been used, but processors dedicated to image processing have also been developed. When image processing is performed in parallel using a processor array, it is necessary for each processing element to send divided and processed images to the display, and to import data on the display to each processing element. It is desired that data be exchanged efficiently between displays. It is also desired to freely and dynamically change the area in charge of each processing element.

〔発明の目的〕[Purpose of the invention]

本発明は、上記の考察に基づくものであつて、
多数の格子状に配列された処理エレメントを持つ
プロセツサ・アレイを用いた画像処理システムに
おいて、各処理エレメントのビデオ・メモリとデ
イスプレイとの間のデータ転送を効率よく行い得
るようにしたプロセツサ・アレイにおける画像デ
ータ入出力方式を提供することを目的としてい
る。 The present invention is based on the above considerations, and includes:
In an image processing system using a processor array having a large number of processing elements arranged in a lattice pattern, the processor array is capable of efficiently transferring data between the video memory of each processing element and the display. The purpose is to provide an image data input/output method.

〔発明の構成〕[Structure of the invention]

そしてそのため、本発明のプロセツサ・アレイ
における画像データ入出力方式は、 格子状に配列された複数の処理エレメントを有
するプロセツサ・アレイにおける画像データ入出
力方式であつて、 各処理エレメントが、 現在スキヤンされている画面上の点の絶対位置
を示す絶対位置情報を出力するアドレス・カウン
タと、 上記絶対位置情報で示される点が自己の相当領
域に属している場合のみ所定値のウインド信号を
出力するウインド発生部と、 上記ウインド信号が所定値を有する状態の下に
おいて画素クロツクが生成されるとその計数値が
単位量だけ更新されるピクセル・カウンタと、 画像データを格納するビデオ・メモリと、 上記ウインド信号が所定値を有する状態の下に
おいては上記ピクセル・カウンタの計数値を上記
ビデオ・メモリのアドレスとすると共にビデオ・
バスと上記ビデオ・メモリとの間でデータの遣り
取りを行わせる手段と を具備し、更に、 上記アドレス・カウンタが、 外部から供給される画素クロツクをカウント
し、画像の水平方向の開始位置を示す水平同期信
号によりクリアされ、水平方向の絶対位置を与え
るＸ位置カウンタと、 水平同期信号をカウントし、画像の垂直方向の
開始位置を示す垂直同期信号によりクリアされ、
垂直方向の絶対位置を与えるＹ位置カウンタとか
ら構成され、 上記ウインド発生部が、 上記Ｘ位置カウンタの出力によりアククセスさ
れ、Ｘ方向の担当領域に属する格子点に対応する
アドレスに所定の論理情報が書き込まれるＸ方向
担当領域テーブルと、 上記Ｙ位置カウンタの出力によりアクセスさ
れ、Ｙ方向の担当領域に属する格子点に対応する
アドレスに所定の論理情報が書き込まれるＹ方向
担当領域テーブルと、 上記Ｘ方向担当領域テーブルの出力と上記Ｙ方
向担当領域テーブルの出力の論理演算を行いウイ
ンド信号を出力する論理ゲート手段と を有する ことを特徴とするものである。 Therefore, the image data input/output method in the processor array of the present invention is an image data input/output method in the processor array having a plurality of processing elements arranged in a grid, in which each processing element is currently scanned. an address counter that outputs absolute position information indicating the absolute position of a point on the screen that is being displayed, and a window that outputs a window signal of a predetermined value only when the point indicated by the above absolute position information belongs to its own corresponding area. a pixel counter whose counted value is updated by a unit amount when a pixel clock is generated under a state in which the window signal has a predetermined value; a video memory that stores image data; When the signal has a predetermined value, the count value of the pixel counter is set as the address of the video memory, and the video memory is
means for exchanging data between the bus and the video memory; further, the address counter counts a pixel clock supplied from the outside and indicates a horizontal starting position of the image; An X position counter that is cleared by a horizontal synchronization signal and gives the absolute position in the horizontal direction, and a vertical synchronization signal that counts the horizontal synchronization signal and indicates the vertical start position of the image.
and a Y position counter that gives an absolute position in the vertical direction, and the window generating section is accessed by the output of the X position counter and stores predetermined logical information at the address corresponding to the grid point belonging to the area in charge in the X direction. an X-direction responsible area table to be written; a Y-direction responsible area table that is accessed by the output of the Y position counter and in which predetermined logical information is written to addresses corresponding to grid points belonging to the Y-direction responsible area; and the above-mentioned X direction The present invention is characterized in that it includes logic gate means for performing a logical operation on the output of the assigned area table and the output of the Y-direction assigned area table and outputs a window signal.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明を図面を参照しつつ説明する。 Hereinafter, the present invention will be explained with reference to the drawings.

第１図は本発明において使用されるプロセツ
サ・アレイの一例を示す図である。第１図におい
て、PPは処理エレメントを示している。また、
矢印はプロセツサ間通信路を示している。複数の
処理エレメントPPは格子状に配列されると共に、
各処理エレメントPPはプロセツサ間通信路を介
して隣接する全ての処理エレメントPPと通信を
行うことが出来る。各処理エレメントPPは、コ
マンド・バスを介してホスト計算機と接続され、
ビデオ・バスを介してモニタ（デイスプレイ）と
接続されている。ホスト計算機は、コマンド・バ
スを通して全ての処理エレメントPPにデータ及
びプログラムを転送できると共に、任意の処理エ
レメントPPと通信を行うこことが出来、更にコ
マンドにより全ての処理エレメントPPに実行を
開始させ、全ての処理エレメントPPの実行終了
を見て次のコマンドを送る。各処理エレメント
PPはビデオ・メモリを有しており、処理の結果
得られる画像データをビデオ・メモリに格納す
る。各処理エレメントPPのビデオ・メモリに格
納されている画像データは、外部からの制御信号
により処理エレメントPPの動作とは関係なくビ
デオ・バスに出力される。同様に処理エレメント
PPの動作とは関係なく、ビデオ・バス上の画像
データをビデオ・メモリに取り込むことが出来
る。各処理エレメントPPは処理が終了すると論
理「１」になる終了フラグを有しており、各処理
エレメントPPの終了フラグは終了信号に
WiredANDされている。ホスト計算機及び各処
理エレメントPPは、全処理エレメントPPの状態
を終了信号上の信号を見ることにより認識するこ
とが出来る。各処理エレメントPPは、画像デー
タを種々の大きさのウインドに分割して担当する
ことが出来る。 FIG. 1 is a diagram showing an example of a processor array used in the present invention. In FIG. 1, PP indicates a processing element. Also,
Arrows indicate interprocessor communication paths. The plurality of processing elements PP are arranged in a grid pattern, and
Each processing element PP can communicate with all adjacent processing elements PP via an inter-processor communication path. Each processing element PP is connected to a host computer via a command bus,
Connected to a monitor (display) via a video bus. The host computer can transfer data and programs to all processing elements PP through the command bus, can communicate with any processing element PP, and can also cause all processing elements PP to start execution by commands. After checking that all processing elements PP have finished executing, send the next command. Each processing element
The PP has a video memory and stores image data obtained as a result of processing in the video memory. The image data stored in the video memory of each processing element PP is output to the video bus by an external control signal regardless of the operation of the processing element PP. Similarly processing elements
Image data on the video bus can be loaded into video memory regardless of PP operation. Each processing element PP has an end flag that becomes logic "1" when processing is completed, and the end flag of each processing element PP is set to the end signal.
WiredAND. The host computer and each processing element PP can recognize the status of all processing elements PP by looking at the signal on the end signal. Each processing element PP can be responsible for dividing image data into windows of various sizes.

第２図は処理エレメントの１実施例のブロツク
図である。第２図において、１はアドレス・カウ
ンタ、２はウインド発生部、３はプロセツサ・イ
ンタフエース、４はピクセル・カウンタ、５はビ
デオ・メモリ、６はプロセツサ、７はRAMと
ROMよりなるメモリ、８はプロセツサ間インタ
フエース、９はホスト・インタフエースをそれぞ
れ示している。ビデオ系は、アドレス・カウンタ
１、ウインド発生部２、プロセツサ・インタフエ
ース３、ピクセル・カウン４及びビデオ・メモリ
５などから構成されている。アドレス・カウンタ
１は、画像の絶対位値を与えるカウンタであり、
後述するようにＸ位置カウンタ及びＹ位置カウン
タから構成されている。このアドレス・カウンタ
１により、各処理エレメントPPは、所定のイン
タフエースから供給される画素クロツク、ライ
ン、フイールド及びフレームなどの信号から画像
の絶対位置を知る。ウインド発生部２は、アドレ
ス・カウンタ１の出力するＸ位置及びＹ位置に基
づいて現在の走査位置が自分の担当領域に属して
いるか否かを調べ、属している場合には１クロツ
ク毎にピクセル・カウンタ４の計数値をカウン
ト・アツプ又はカウント・ダウンさせる。ピクセ
ル・カウンタ４の内容は、ビデオ・メモリ５のア
ドレスを指定する。ビデオ・メモリ５は、例えば
16Kワード24ビツトのメモリであり、インタリー
ブを行わず、ビデオ・スピード（70ns）でデータ
のリード／ライトを行う。プロセツサ６のアクセ
スとビデオ系のアクセスとが競合した場合には、
プロセツサ・インタフエース３により、プロセツ
サ側が待たされる。メモリ７には、データやプロ
グラムが格納される。プロセツサ間インタフエー
ス８はプロセツサ間通信路に接続され、ホスト・
インタフエース９はコマンド・バスに接続されて
いる。 FIG. 2 is a block diagram of one embodiment of a processing element. In Figure 2, 1 is an address counter, 2 is a window generator, 3 is a processor interface, 4 is a pixel counter, 5 is a video memory, 6 is a processor, and 7 is a RAM.
A memory consisting of a ROM, 8 an inter-processor interface, and 9 a host interface are shown. The video system includes an address counter 1, a window generator 2, a processor interface 3, a pixel counter 4, a video memory 5, and the like. Address counter 1 is a counter that gives the absolute position value of the image,
As will be described later, it is composed of an X position counter and a Y position counter. With this address counter 1, each processing element PP knows the absolute position of an image from signals such as pixel clock, line, field and frame supplied from a predetermined interface. The window generating unit 2 checks whether the current scanning position belongs to the area in charge of itself based on the X position and Y position output from the address counter 1, and if it does, it generates pixels every clock. - Count up or down the count value of counter 4. The contents of pixel counter 4 specify an address in video memory 5. The video memory 5 is, for example,
It is a 16K word, 24 bit memory that does not perform interleaving and reads/writes data at video speed (70ns). If there is a conflict between processor 6 access and video access,
The processor interface 3 causes the processor side to wait. The memory 7 stores data and programs. The inter-processor interface 8 is connected to the inter-processor communication path, and
Interface 9 is connected to the command bus.

第３図はアドレス・カウンタ及びウインド発生
部２を含む部分の一例の詳細を示すものである。
第３図において、１０はＸ位置カウンタ、１１は
Ｙ位置カウンタ、１２はＸ方向担当領域テーブ
ル、１３はＹ方向担当領域テーブル、１４は
AND回路、１５ないし２２はゲートを示してい
る。また、論理「１」のWINDは現在の走査位
置が自己のウインドに属していることを示し、※
はアドレス・バス、※※はデータ・バスを示して
いる。 FIG. 3 shows details of an example of a portion including the address counter and window generator 2. In FIG.
In FIG. 3, 10 is an X position counter, 11 is a Y position counter, 12 is an X-direction area table, 13 is a Y-direction area table, and 14 is a Y-position area table.
In the AND circuit, 15 to 22 indicate gates. In addition, WIND of logic "1" indicates that the current scanning position belongs to its own window, *
indicates the address bus, and ※ indicates the data bus.

Ｘ位置カウンタ１０及びＹ位置カウンタ１１は
アドレス・カウンタ１を構成している。Ｘ位置カ
ウンタ１０は、外部から供給される画素クロツク
CLKをカウントし、画像の水平方向の開始位置
を示す水平同期信号HDによりクリアされ、水平
方向の絶対位置を与える。Ｙ位置カウンタ１１
は、水平同期信号HDをカウントし、画像の垂直
方向の開始位置を示す垂直同期信号FRAMEによ
りクリアされ、垂直方向の絶対値を与える。 The X position counter 10 and the Y position counter 11 constitute an address counter 1. The X position counter 10 uses a pixel clock supplied externally.
CLK and is cleared by the horizontal synchronization signal HD, which indicates the horizontal start position of the image, giving the absolute horizontal position. Y position counter 11
counts the horizontal synchronization signal HD, is cleared by the vertical synchronization signal FRAME indicating the vertical start position of the image, and gives the absolute value in the vertical direction.

Ｘ方向担当領域テーブル１２及びＹ方向担当領
域テーブル１３はそれぞれRAMから構成されて
いる。画面の大きさが例えばｍ×ｎのものであれ
ば、Ｘ方向担当領域テーブル１２は１ビツト×ｍ
アドレス以上の容量をもつRAMから構成され、
Ｙ方向担当領域テーブル１３は１ビツト×ｎアド
レス以上の容量を持つRAMで構成される。。担
当領域に属する格子点に対応するＸ方向担当領域
テーブル１２のアドレスには論理「１」が書き込
まれ、同様にＹ方向担当領域テーブル１３のアド
レスにも論理「１」が書き込まれる。自分の担当
領域に属しない格子点については、対応するＸ方
向テーブル１２のアドレスのデータ及びＹ方向担
当領域デーブル１３のアドレスのデータが同時に
論理「１」になることがない。担当領域とは、Ｘ
方向担当領域テーブル１２の出力及びＹ方向担当
領域テーブル１３の出力が共に論理「１」の領域
であり、これをウインドと称する。Ｘ位置カウン
タ１０の内容はゲート１５を介してＸ方向担当領
域テーブル１２のアドレス端子に入力され、Ｘ方
向担当領域テーブル１２からはＸ位置カウンタ１
０の内容で指定されたアドレスのデータが読み出
される。同様に、Ｙ位置カウンタ１１の内容はゲ
ート１６を介してＹ方向担当領域テーブル１３の
アドレス端子に入力され、Ｙ方向担当領域テーブ
ル１３からはＹ位置カウンタ１１の内容で指定さ
れたアドレスのデータが読み出される。Ｘ方向担
当領域テーブル１２及びＹ方向担当領域テーブル
１３から読み出されたデータは、AND回路１４
に入力される。AND回路１４の出力が信号
WINDとなる。プロセツサ６は、アドレス・バ
ス※及びデータ・バス※※を用いてＸ方向担当領
域テーブル１２をリード／ライトすることが出来
る。Ｙ方向担当領域テーブル１３についても同様
である。 The X-direction responsible area table 12 and the Y-direction responsible area table 13 are each composed of RAM. For example, if the screen size is m x n, the X direction responsible area table 12 is 1 bit x m.
Consists of RAM with a capacity greater than the address,
The Y-direction assigned area table 13 is composed of a RAM having a capacity of 1 bit x n addresses or more. . Logic "1" is written in the address of the X-direction responsible area table 12 corresponding to the grid point belonging to the responsible area, and similarly, a logical "1" is written in the address of the Y-direction responsible area table 13. Regarding grid points that do not belong to the area in charge of oneself, the data of the corresponding address in the X-direction table 12 and the data in the address of the Y-direction area table 13 in charge do not become logic "1" at the same time. The area of responsibility is
Both the output of the direction responsible area table 12 and the output of the Y direction responsible area table 13 are areas of logic "1", and this is called a window. The contents of the X position counter 10 are input to the address terminal of the X direction responsible area table 12 via the gate 15, and from the X direction responsible area table 12, the contents of the X position counter 1
Data at the address specified by the content of 0 is read. Similarly, the contents of the Y-position counter 11 are input to the address terminal of the Y-direction responsible area table 13 via the gate 16, and the data at the address specified by the contents of the Y-position counter 11 is input from the Y-direction responsible area table 13. Read out. The data read from the X-direction responsible area table 12 and the Y-direction responsible area table 13 is sent to the AND circuit 14.
is input. The output of AND circuit 14 is a signal
It becomes WIND. The processor 6 can read/write the X-direction assigned area table 12 using the address bus* and the data bus**. The same applies to the Y-direction responsible area table 13.

第４図はピクセル・カウンタ４及びビデオ・メ
モリ５を含む部分の一例の詳細を示す図である。
第４図において、２３はフレーム・アドレス・レ
ジスタ、２４と２５はAND回路、２６ないし３
０はゲートをそれぞれ示している。なお、第２
図、第３図と同一符号は同一物を示している。先
に述べたように、ピクセル・カウンタ４は、ビデ
オ・メモリ５のアドレスを示す。AND回路２５
は信号WINDが論理「１」の状態の下で画素ク
ロツクCLKが入力されると、ピクセル・カウン
タ４のクロツク端子にクロツクを供給する。クロ
ツク端子にクロツクが入力されると、ピクセル・
カウンタ４の計数値はカウント・アツプされる。
信号WINDが論理「１」の場合には、ピクセ
ル・カウンタ４の計数値がビデオ・メモリ４のア
ドレスになり、ライト・イネーブル信号WEが書
き込みを指示している状態の下においてはビデ
オ・バス上の画像データがビデオ・メモリ５に書
き込まれ、信号WEが読み出しを指示している場
合にはビデオ・バス上にビデオ・メモリ５からの
読出データが出力される。プロセツサ６は、アド
レス・バス※及びデータ・バス※※を使用してビ
デオ・メモリ５をアクセスすることが出来るが、
プロセツサ側によるビデオ・メモリ・アクセスは
信号WINDが論理「０」のときに行われる。フ
レーム・アドレス・レジスタ２３は、ビデオ・メ
モリ５に記憶された画像データの開始アドレスを
保持するものであり、フレーム・アドレス・レジ
スタ２３の内容は各フレームの最初にピクセル・
カウンタ４にロードされる。 FIG. 4 is a diagram showing details of an example of the portion including the pixel counter 4 and the video memory 5.
In FIG. 4, 23 is a frame address register, 24 and 25 are AND circuits, 26 to 3
0 indicates each gate. In addition, the second
The same reference numerals as in FIG. 3 and FIG. 3 indicate the same parts. As mentioned above, pixel counter 4 indicates an address in video memory 5. AND circuit 25
supplies a clock to the clock terminal of the pixel counter 4 when the pixel clock CLK is input under the state of the signal WIND being logic "1". When a clock is input to the clock terminal, the pixel
The count value of counter 4 is counted up.
When the signal WIND is logic "1", the count value of the pixel counter 4 becomes the address of the video memory 4, and under the state where the write enable signal WE instructs writing, the count value of the pixel counter 4 becomes the address on the video bus. image data is written into the video memory 5, and when the signal WE instructs reading, the read data from the video memory 5 is output onto the video bus. The processor 6 can access the video memory 5 using the address bus* and data bus*.
Video memory access by the processor occurs when signal WIND is a logic "0". The frame address register 23 holds the start address of the image data stored in the video memory 5, and the contents of the frame address register 23 contain the pixel number at the beginning of each frame.
Loaded into counter 4.

第５図は各処理エレメントの担当領域の例を示
すものである。１個の処理エレメントの担当領域
は、ビデオ・メモリ５の容量以内で任意の大きさ
の長方形領域として定義できる。ｎ画素おき、ｍ
ラインおきの画素を担当するインタリーブ・モー
ド、及びｎ×ｍ画素を１画素として表示するズー
ミングが可能である。ビデオ・アクセス・シーケ
ンスとして、インタレースとノンインタレースを
サポートする。第５図イは各処理エレメントが５
×４画素ずつ担当する例を示し、第５図ロは処理
エレメントが６×２のインタリーブ・モードでＮ
×Ｍ画素を担当する例を示す。なお、丸付き数字
は処理エレメントの番号を示す。 FIG. 5 shows an example of the area in charge of each processing element. The area in charge of one processing element can be defined as a rectangular area of any size within the capacity of the video memory 5. every n pixels, m
An interleave mode in which pixels are displayed every other line, and zooming in which n×m pixels are displayed as one pixel are possible. Supports interlaced and non-interlaced video access sequences. In Figure 5 A, each processing element is 5
An example is shown in which each pixel is handled by ×4 pixels.
An example will be shown in which ×M pixels are handled. Note that the numbers in circles indicate the numbers of processing elements.

第６図は本発明の１応用例を説明するものであ
る。第６図において、CAはカメラ、Ｐはプロセ
ツサ・アレイ、MONはモニタをそれぞれ示して
いる。画像データをＮ×Ｍ個の領域に分割して
NM個の処理エレメントに担当させる。画素クロ
ツクCLK、水平同期（ライン）HD、垂直同期
（フイールド）VD及びフレームFRAME等の信
号はカメラCAとモニタMONに合わせて作る。
カメラCAからのデータはＡ／Ｄ変換され、同時
にプロセツサ・アレイPAを構成する複数の処理
エレメントのそれぞれのビデオ・メモリに格納さ
れる。処理エレメントは自分の担当領域について
処理を行い、結果をビデオ・メモリに書き込む
と、その結果がモニタMONに表示される。 FIG. 6 illustrates one application example of the present invention. In FIG. 6, CA represents a camera, P represents a processor array, and MON represents a monitor. Divide the image data into N×M regions
Assign it to NM processing elements. Signals such as pixel clock CLK, horizontal synchronization (line) HD, vertical synchronization (field) VD, and frame FRAME are created according to camera CA and monitor MON.
Data from the camera CA is A/D converted and simultaneously stored in the video memory of each of the plurality of processing elements making up the processor array PA. The processing elements perform processing on their respective areas, write the results to the video memory, and then display the results on the monitor MON.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明のプロ
セツサ・アレイにおける画像データ入出力方式
は、 (イ) 多数の処理エレメントが一時に画像データを
取り込み得ること、 (ロ) 各処理エレメントの担当領域を自由に動的に
変更できること、 (ハ) 各処理エレメントが分割して処理した画像を
直ちに出力出来ること、 等の顕著な効果を奏することが出来る。 As is clear from the above explanation, the image data input/output method in the processor array of the present invention has the following advantages: (a) a large number of processing elements can take in image data at the same time; and (b) the area in charge of each processing element can be It is possible to achieve remarkable effects such as being able to freely and dynamically change the image, and (c) being able to immediately output images that have been divided and processed by each processing element.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明で使用されるプロセツサ・アレ
イの構成の一例を示す図、第２図は処理エレメン
トの一例のブロツク図、第３図はアドレス・カウ
ンタ及びウインド発生部を含む部分の一例の詳細
を示す図、第４図はピクセル・カウンタ及びビデ
オ・メモリを含む部分の一例の詳細を示す図、第
５図は処理エレメントの担当領域の例を示す図、
第６図は本発明の一応用例を説明する図である。 PP……処理エレメント、１……アドレス・カ
ウンタ、２……ウインド発生部、３……プロセツ
サ・インタフエース、４……ピクセル・カウン
タ、５……ビデオ・メモリ、６……プロセツサ、
７……メモリ、８……プロセツサ間インタフエー
ス、９……ホスト・インタフエース、１０……Ｘ
位置カウンタ、１１……Ｙ位置カウンタ、１２…
…Ｘ方向担当領域テーブル、１３……Ｙ方向担当
領域テーブル、１４……AND回路、１５ないし
２２……ゲート、２３……フレーム・アドレス・
レジスタ、２４と２５……AND回路、２６ない
し３０……ゲート。 FIG. 1 is a diagram showing an example of the configuration of a processor array used in the present invention, FIG. 2 is a block diagram of an example of a processing element, and FIG. 3 is an example of a portion including an address counter and a window generator. FIG. 4 is a diagram showing details of an example of a portion including a pixel counter and video memory; FIG. 5 is a diagram showing an example of the area in charge of a processing element;
FIG. 6 is a diagram illustrating an example of application of the present invention. PP... Processing element, 1... Address counter, 2... Window generator, 3... Processor interface, 4... Pixel counter, 5... Video memory, 6... Processor,
7...Memory, 8...Interprocessor interface, 9...Host interface, 10...X
Position counter, 11...Y position counter, 12...
...X-direction area table, 13...Y-direction area table, 14...AND circuit, 15 to 22...gate, 23...frame address
Registers, 24 and 25...AND circuit, 26 to 30...gate.

Claims (1)

【特許請求の範囲】 １ 格子状に配列された複数の処理エレメントを
有するプロセツサ・アレイにおける画像データ入
出力方式であつて、 各処理エレメントが、 現在スキヤンされている画面上の点の絶対位置
を示す絶対位置情報を出力するアドレス・カウン
タと、 上記絶対位置情報で示される点が自己の担当領
域に属している場合のみ所定値のウインド信号を
出力するウインド発生部と、 上記ウインド信号が所定値を有する状態の下に
おいて画素クロツクが生成されるとその計数値が
単位量だけ更新されるピクセル・カウンタと、 画像データを格納するビデオ・メモリと、 上記ウインド信号が所定値を有する状態の下に
おいては上記ピクセル・カウンタの計数値を上記
ビデオ・メモリのアドレスとすると共にビデオ・
バスと上記ビデオ・メモリとの間でデータの遣り
取りを行わせる手段と を具備し、更に、 上記アドレス・カウンタが、 外部から供給される画素クロツクをカウント
し、画像の水平方向の開始位置を示す水平同期信
号によりクリアされ、水平方向の絶対位置を与え
るＸ位置カウンタと、 水平同期信号をカウントし、画像の垂直方向の
開始位置を示す垂直同期信号によりクリアされ、
垂直方向の絶対位置を与えるＹ位置カウンタとか
ら構成され、 上記ウインド発生部が、 上記Ｘ位置カウンタの出力によりアクセスさ
れ、Ｘ方向の担当領域に属する格子点に対応する
アドレスに所定の論理情報が書き込まれるＸ方向
担当領域テーブルと、 上記Ｙ位置カウンタの出力によりアクセスさ
れ、Ｙ方向の担当領域に属する格子点に対応する
アドレスに所定の論理情報が書き込まれるＹ方向
担当領域テーブルと、 上記Ｘ方向担当領域テーブルの出力と上記Ｙ方
向担当領域テーブルの出力の論理演算を行いウイ
ンド信号を出力する論理ゲート手段と を有する ことを特徴とするプロセツサ・アレイにおける画
像データ入出力方式。[Scope of Claims] 1. An image data input/output method in a processor array having a plurality of processing elements arranged in a grid, in which each processing element determines the absolute position of a point on the screen that is currently being scanned. an address counter that outputs absolute position information indicated by the absolute position information; a window generator that outputs a window signal of a predetermined value only when the point indicated by the absolute position information belongs to the area in charge of the window generator; a pixel counter whose count value is updated by a unit amount when a pixel clock is generated under a state in which the window signal has a predetermined value; sets the count value of the pixel counter as the address of the video memory, and
means for exchanging data between the bus and the video memory; further, the address counter counts an externally supplied pixel clock and indicates a horizontal start position of the image; An X position counter that is cleared by a horizontal synchronization signal and gives the absolute position in the horizontal direction, and a vertical synchronization signal that counts the horizontal synchronization signal and indicates the vertical start position of the image.
and a Y position counter that gives an absolute position in the vertical direction, and the window generating section is accessed by the output of the X position counter and stores predetermined logical information at the address corresponding to the grid point belonging to the area in charge in the X direction. an X-direction responsible area table to be written; a Y-direction responsible area table that is accessed by the output of the Y position counter and in which predetermined logical information is written to addresses corresponding to grid points belonging to the Y-direction responsible area; An image data input/output method in a processor array, comprising logic gate means for performing a logical operation on the output of the assigned area table and the output of the Y-direction assigned area table and outputs a window signal.