JPH0312340B2 - - Google Patents
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- JPH0312340B2 JPH0312340B2 JP2242982A JP2242982A JPH0312340B2 JP H0312340 B2 JPH0312340 B2 JP H0312340B2 JP 2242982 A JP2242982 A JP 2242982A JP 2242982 A JP2242982 A JP 2242982A JP H0312340 B2 JPH0312340 B2 JP H0312340B2
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- signal
- shift register
- circuit
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- 230000005540 biological transmission Effects 0.000 description 23
- 238000000034 method Methods 0.000 description 9
- 230000004069 differentiation Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 2
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- 238000013481 data capture Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Control By Computers (AREA)
- Programmable Controllers (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
この発明はプログラマブル・コントローラの入
出力装置に関し、特に、コントローラ本体との間
で直列データ伝送により入出力データを交換でき
るようにした入出力装置に関する。
出力装置に関し、特に、コントローラ本体との間
で直列データ伝送により入出力データを交換でき
るようにした入出力装置に関する。
最近では、一般の機械プラント等の制御システ
ムにおいて、プログラマブル・コントローラを用
いた比較的大規模な集中制御システムがよく見ら
れる。このような集中制御システムにおいては、
多くの場合、例えばリミツトスイツチ、温度スイ
ツチ、近接スイツチ、光電スイツチ等の各種入力
機器やモータ、プランジヤ、電磁弁等の各種出力
機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器
の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各入出力機器
と中央制御装置を結ぶ配線スペースや配線コスト
が大きく問題となつており、この間の信号伝送を
適宜な多重伝送を応用して簡便化したいとの要望
が強い。
ムにおいて、プログラマブル・コントローラを用
いた比較的大規模な集中制御システムがよく見ら
れる。このような集中制御システムにおいては、
多くの場合、例えばリミツトスイツチ、温度スイ
ツチ、近接スイツチ、光電スイツチ等の各種入力
機器やモータ、プランジヤ、電磁弁等の各種出力
機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器
の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各入出力機器
と中央制御装置を結ぶ配線スペースや配線コスト
が大きく問題となつており、この間の信号伝送を
適宜な多重伝送を応用して簡便化したいとの要望
が強い。
従来から各種の多重伝送システムが知られてお
り、これをプログラマブル・コントローラにおけ
る入出力データの伝送に利用したものもある。し
かし、従来の多重伝送システムは、各端末に固有
のアドレスを割り当て、各端末にはそのアドレス
を判断する回路を有し、このアドレス判別回路を
含む伝送制御手順が非常に複雑かつ高度であり、
従つて高価な装置となつている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、
プログラマブル・コントローラにおける入出力デ
ータ伝送システムに不必要な機能が多く、そのた
め上述の要望に適切に応え得るものではなかつ
た。
り、これをプログラマブル・コントローラにおけ
る入出力データの伝送に利用したものもある。し
かし、従来の多重伝送システムは、各端末に固有
のアドレスを割り当て、各端末にはそのアドレス
を判断する回路を有し、このアドレス判別回路を
含む伝送制御手順が非常に複雑かつ高度であり、
従つて高価な装置となつている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、
プログラマブル・コントローラにおける入出力デ
ータ伝送システムに不必要な機能が多く、そのた
め上述の要望に適切に応え得るものではなかつ
た。
この発明は上述した従来の問題点に鑑みなされ
たものであり、その目的は、入出力装置をコント
ローラ本体と別体に構成し、この入出力装置を必
要数だけコントローラ本体に対して直列データ線
とクロツク信号線の2系統の信号線で接続するだ
けで、入出力装置側にはアドレス判別回路が不要
で、しかも面倒な伝送制御手順を介することなく
コントローラ本体から入出力装置への出力データ
の転送および入出力装置からコントローラ本体へ
の入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供する
ことにある。
たものであり、その目的は、入出力装置をコント
ローラ本体と別体に構成し、この入出力装置を必
要数だけコントローラ本体に対して直列データ線
とクロツク信号線の2系統の信号線で接続するだ
けで、入出力装置側にはアドレス判別回路が不要
で、しかも面倒な伝送制御手順を介することなく
コントローラ本体から入出力装置への出力データ
の転送および入出力装置からコントローラ本体へ
の入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供する
ことにある。
以下、この発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
第1図はこの発明を適用したプログラマブル・
コントローラ・システムの全体の概略構成を示す
ブロツク図である。このプログラマブル・コント
ローラは、コントローラ本体1と複数台の入出力
装置2,2,……とに分割構成されている。この
実施例における複数台の入出力装置2,2,……
は全く同一構成である。各入出力装置2には、リ
ミツトスイツチ等の各種入力機器が接続される4
つの入力端子と、モータやプランジヤ等の各種出
力機器が接続される4つの処理端子を備えず。各
入力端子に印加される信号を外部入力信号と称
し、この信号にIN1〜IN4,IN5〜IN8,IN
9〜IN12という各別の番号を付ける。同様に
入出力装置2の出力端子から出力される信号を外
部出力信号と称し、この信号にOUT1〜OUT
4,OUT5〜OUT8,OUT9〜OUT12とい
う各別の識別番号を付ける。
コントローラ・システムの全体の概略構成を示す
ブロツク図である。このプログラマブル・コント
ローラは、コントローラ本体1と複数台の入出力
装置2,2,……とに分割構成されている。この
実施例における複数台の入出力装置2,2,……
は全く同一構成である。各入出力装置2には、リ
ミツトスイツチ等の各種入力機器が接続される4
つの入力端子と、モータやプランジヤ等の各種出
力機器が接続される4つの処理端子を備えず。各
入力端子に印加される信号を外部入力信号と称
し、この信号にIN1〜IN4,IN5〜IN8,IN
9〜IN12という各別の番号を付ける。同様に
入出力装置2の出力端子から出力される信号を外
部出力信号と称し、この信号にOUT1〜OUT
4,OUT5〜OUT8,OUT9〜OUT12とい
う各別の識別番号を付ける。
コントローラ本体1は、全体の制御の中枢とな
るCPT3(中央処理ユニツト)と、CPU3によ
つて実行されるシステムプログラムを格納したシ
ステムプログラムメモリ4と、CPU3によつて
各種可変データの一時格納エリアと使われるシス
テムデータメモリ5と、使用者が任意に設定した
シーケンス制御プログラムが格納されるユーザプ
ログラムメモリ6と、上記入出力装置2における
外部入出力信号と対応した入出力データのバツフ
アメモリとなる入出力メモリ7と、コントローラ
本体1から入出力装置2に出力データを与えると
ともに、入出力装置2からの入力データをコント
ローラ本体1に取込むためのインターフエイスと
なる入出力ポート8を備えている。
るCPT3(中央処理ユニツト)と、CPU3によ
つて実行されるシステムプログラムを格納したシ
ステムプログラムメモリ4と、CPU3によつて
各種可変データの一時格納エリアと使われるシス
テムデータメモリ5と、使用者が任意に設定した
シーケンス制御プログラムが格納されるユーザプ
ログラムメモリ6と、上記入出力装置2における
外部入出力信号と対応した入出力データのバツフ
アメモリとなる入出力メモリ7と、コントローラ
本体1から入出力装置2に出力データを与えると
ともに、入出力装置2からの入力データをコント
ローラ本体1に取込むためのインターフエイスと
なる入出力ポート8を備えている。
周知のように、この種のプログラマブル・コン
トローラにおけるユーザプログラムの実行動作
は、基本的に、ユーザプログラムメモリ6からユ
ーザ命令を順次読出し、各ユーザ命令に従つて入
出力メモリ7に格納されている入出力データ間の
演算処理をし、かつその演算結果によつて入出力
メモリ7中の出力データを更新することであり、
またユーザプログラムの実行と同期して入出力装
置2からの入力データを入出力メモリ7の所定エ
リアに書込む入力更新動作と、入出力メモリ7の
所定エリアの出力データを入出力装置2に転送す
る出力更新動作が行なわれ、これにより入出力装
置2に与えられる入力データと入出力装置2から
出力する出力データとの関係において、ユーザプ
ログラムにて指定されたシーケンス状態が作り出
される訳である。この発明に係る入出力データの
伝送は、上記入力更新動作および出力更新動作を
行なうために、コントローラ本体1と入出力装置
2との間で行なわれる入出力データの伝送であ
る。
トローラにおけるユーザプログラムの実行動作
は、基本的に、ユーザプログラムメモリ6からユ
ーザ命令を順次読出し、各ユーザ命令に従つて入
出力メモリ7に格納されている入出力データ間の
演算処理をし、かつその演算結果によつて入出力
メモリ7中の出力データを更新することであり、
またユーザプログラムの実行と同期して入出力装
置2からの入力データを入出力メモリ7の所定エ
リアに書込む入力更新動作と、入出力メモリ7の
所定エリアの出力データを入出力装置2に転送す
る出力更新動作が行なわれ、これにより入出力装
置2に与えられる入力データと入出力装置2から
出力する出力データとの関係において、ユーザプ
ログラムにて指定されたシーケンス状態が作り出
される訳である。この発明に係る入出力データの
伝送は、上記入力更新動作および出力更新動作を
行なうために、コントローラ本体1と入出力装置
2との間で行なわれる入出力データの伝送であ
る。
コントローラ本体1はデータ伝送のための端子
として、直列データ入出力端子SDTとクロツク
信号出力端子CKTとを備えている。直列データ
入出力端子SDTに印加される信号はレシーバ9
を介して入力ポートP1に印加される。出力ポー
トP2からの信号はドライバ10を介して直列デ
ータ入出力端子SDTに出力される。このドライ
バ10は出力ポートP3からの信号によつて禁止
される。クロツク信号出力端子CKTには出力ポ
ートP4から出力されるクロツク信号がドライバ
11を介して出力される。
として、直列データ入出力端子SDTとクロツク
信号出力端子CKTとを備えている。直列データ
入出力端子SDTに印加される信号はレシーバ9
を介して入力ポートP1に印加される。出力ポー
トP2からの信号はドライバ10を介して直列デ
ータ入出力端子SDTに出力される。このドライ
バ10は出力ポートP3からの信号によつて禁止
される。クロツク信号出力端子CKTには出力ポ
ートP4から出力されるクロツク信号がドライバ
11を介して出力される。
入出力装置2はデータ伝送を行なうための端子
として、左直列データ入出力端子SDLと右直列
データ入出力端子SDR,クロツク信号入力端子
CKLを有している。3台の入出力装置2は、互
いの右直列データ入出力装置SDRと左直列デー
タ入出力端子SDLが直列データ線12で接続さ
れ、互いのクロツク信号入力端子CKLがクロツ
ク信号線13で接続され、この両伝送線12,1
3によつて3台が直列的に接続されている。また
左端の入出力装置2の左直列データ入出力端子
SDLはコントローラ本体1の直列データ入出力
端子SDTと直列データ線12でもつて接続され、
またそのクロツク信号入力端子CKLはコントロ
ーラ本体1のクロツク信号出力端子CKTとクロ
ツク信号線13でもつて接続されている。すなわ
ち、3台の入出力装置2はコントローラ本体1と
直列データ線12を介して直列に接続されてお
り、クロツク信号線13には並列に接続されてい
る。また、右端の入出力装置2の右直列データ入
出力端子SDRは開放され、この開放されている
右直列データ入出力端子SDRに更に直列に他の
入出力装置2を接続することができる。
として、左直列データ入出力端子SDLと右直列
データ入出力端子SDR,クロツク信号入力端子
CKLを有している。3台の入出力装置2は、互
いの右直列データ入出力装置SDRと左直列デー
タ入出力端子SDLが直列データ線12で接続さ
れ、互いのクロツク信号入力端子CKLがクロツ
ク信号線13で接続され、この両伝送線12,1
3によつて3台が直列的に接続されている。また
左端の入出力装置2の左直列データ入出力端子
SDLはコントローラ本体1の直列データ入出力
端子SDTと直列データ線12でもつて接続され、
またそのクロツク信号入力端子CKLはコントロ
ーラ本体1のクロツク信号出力端子CKTとクロ
ツク信号線13でもつて接続されている。すなわ
ち、3台の入出力装置2はコントローラ本体1と
直列データ線12を介して直列に接続されてお
り、クロツク信号線13には並列に接続されてい
る。また、右端の入出力装置2の右直列データ入
出力端子SDRは開放され、この開放されている
右直列データ入出力端子SDRに更に直列に他の
入出力装置2を接続することができる。
第2図は1台の入出力装置2の詳細な回路図を
示している。同図に示すように、この入出力装置
2は、4ビツトの一方向シフトレジスタ14と、
このシフトレジスタ14の並列出力端Q1〜Q4
に接続されたラツチ回路15と、このラツチ回路
15の出力を外部出力信号OUT1〜OUT4とし
て並列に出力するドライバ16と、外部入力信号
IN1〜IN4を並列に受けて上記シフトレジスタ
14の並列入力端D1〜D4に印加するレシーバ
17と、左直列データ入出力端子SDLに印加さ
れる信号を受けるレシーバ19と、左直列データ
入出力端子SDLに信号を送出するゲート付きド
ライバ20と、右直列データ入出力端子SDRに
印加される信号を受けるレシーバ21と、右直列
データ入出力端子SDRに信号を送出するゲート
付きドライバ22と、クロツク信号入力端子
CKLに印加される信号を受けるレシーバ23と、
上記シフトレジスタ14の直列入力端SIおよび直
列出力端Q4に対する左直列データ入出力端子
SDLと右直列データ入出力端子SDRの接続関係
を反転させる切換回路(上記ゲート付きドライバ
20,22および論理ゲートG1,G2,G3に
よつて構成される)と、クロツク信号入力端子
CKLに印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラツチ回路15のラ
ツチ信号、上記シフトレジスタ14の並列入力読
込み信号および切換回路の反転信号を作る制御回
路18とを備える。
示している。同図に示すように、この入出力装置
2は、4ビツトの一方向シフトレジスタ14と、
このシフトレジスタ14の並列出力端Q1〜Q4
に接続されたラツチ回路15と、このラツチ回路
15の出力を外部出力信号OUT1〜OUT4とし
て並列に出力するドライバ16と、外部入力信号
IN1〜IN4を並列に受けて上記シフトレジスタ
14の並列入力端D1〜D4に印加するレシーバ
17と、左直列データ入出力端子SDLに印加さ
れる信号を受けるレシーバ19と、左直列データ
入出力端子SDLに信号を送出するゲート付きド
ライバ20と、右直列データ入出力端子SDRに
印加される信号を受けるレシーバ21と、右直列
データ入出力端子SDRに信号を送出するゲート
付きドライバ22と、クロツク信号入力端子
CKLに印加される信号を受けるレシーバ23と、
上記シフトレジスタ14の直列入力端SIおよび直
列出力端Q4に対する左直列データ入出力端子
SDLと右直列データ入出力端子SDRの接続関係
を反転させる切換回路(上記ゲート付きドライバ
20,22および論理ゲートG1,G2,G3に
よつて構成される)と、クロツク信号入力端子
CKLに印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラツチ回路15のラ
ツチ信号、上記シフトレジスタ14の並列入力読
込み信号および切換回路の反転信号を作る制御回
路18とを備える。
クロツク信号入力端子CKLに印加される信号
はレシーバ23を介して受信され、シフトレジス
タ14のシフトクロツク信号CKとして入力され
るとともに、制御回路18に入力される。
はレシーバ23を介して受信され、シフトレジス
タ14のシフトクロツク信号CKとして入力され
るとともに、制御回路18に入力される。
制御回路18は、コントローラ本体1からクロ
ツク信号線13に出力されるクロツク信号の周期
をTOとすると、そのクロツク信号が休止されて
信号線13の信号レベルがHレベルまたはLレベ
ルに固定され、上記クロツク周期TOより充分大
きな一定時間T1以上連続したことを検出するも
のである。この検出は、EOR回路25とタイマ
回路26とフリツプフロツプ27とによつて行な
われる。フリツプフロツプ27は電源投入時にパ
ワーオンリセツト回路50によつて初期リセツト
される。フリツプフロツプ27の出力Qとレシー
バ23の出力信号a(クロツク線13の信号)と
がEOR回路25に入力され、その出力信号bが
タイマ回路26に入力され、その出力信号cによ
つてフリツプフロツプ27が反転制御されるよう
になつている。
ツク信号線13に出力されるクロツク信号の周期
をTOとすると、そのクロツク信号が休止されて
信号線13の信号レベルがHレベルまたはLレベ
ルに固定され、上記クロツク周期TOより充分大
きな一定時間T1以上連続したことを検出するも
のである。この検出は、EOR回路25とタイマ
回路26とフリツプフロツプ27とによつて行な
われる。フリツプフロツプ27は電源投入時にパ
ワーオンリセツト回路50によつて初期リセツト
される。フリツプフロツプ27の出力Qとレシー
バ23の出力信号a(クロツク線13の信号)と
がEOR回路25に入力され、その出力信号bが
タイマ回路26に入力され、その出力信号cによ
つてフリツプフロツプ27が反転制御されるよう
になつている。
タイマ回路26はその入力信号bがLレベルに
なり、上述した一定時間T1だけ連続してLレベ
ルになつたとき出力信号cを出力し、フリツプフ
ロツプ27を反転させる。従つてこのタイマ回路
26は、フリツプフロツプ27がリセツトされて
Q=Hとなつているときは、クロツク信号線13
の信号aがT1時間以上Hレベルになつたのを検
出するように作用し、またフリツプフロツプ27
がリセツトされてQ=Lとなつた場合は、クロツ
ク信号線13の信号aが時間T1以上Lレベルに
固定されたのを検出するように作用する。
なり、上述した一定時間T1だけ連続してLレベ
ルになつたとき出力信号cを出力し、フリツプフ
ロツプ27を反転させる。従つてこのタイマ回路
26は、フリツプフロツプ27がリセツトされて
Q=Hとなつているときは、クロツク信号線13
の信号aがT1時間以上Hレベルになつたのを検
出するように作用し、またフリツプフロツプ27
がリセツトされてQ=Lとなつた場合は、クロツ
ク信号線13の信号aが時間T1以上Lレベルに
固定されたのを検出するように作用する。
フリツプフロツプ27の出力は上記切換回路の
制御信号となる。つまり、フリツプフロツプ27
がリセツトされていて、Q=L,=Hの場合、
ドライバ20と論理ゲートG2が禁止されるとと
もに、ドライバ22と論理ゲートG1が能動とな
り、この状態にては、左直列データ入出力端子
SDLに印加される信号がシフトレジスタ14の
直列入力端SIに入力されるとともに、シフトレジ
スタ14の直列出力端Q4からの信号が右直列デ
ータ入出力端子SDRに導出される。反対にフリ
ツプフロツプ27がセツトされ、Q=H,=L
となつた場合、右直列データ入出力端子SDRに
印加される信号がシフトレジスタ14の直列入力
端SIに入力され、シフトレジスタ14の直列出力
端Q4からの信号が左直列データ入出力端子
SDLに導出される。
制御信号となる。つまり、フリツプフロツプ27
がリセツトされていて、Q=L,=Hの場合、
ドライバ20と論理ゲートG2が禁止されるとと
もに、ドライバ22と論理ゲートG1が能動とな
り、この状態にては、左直列データ入出力端子
SDLに印加される信号がシフトレジスタ14の
直列入力端SIに入力されるとともに、シフトレジ
スタ14の直列出力端Q4からの信号が右直列デ
ータ入出力端子SDRに導出される。反対にフリ
ツプフロツプ27がセツトされ、Q=H,=L
となつた場合、右直列データ入出力端子SDRに
印加される信号がシフトレジスタ14の直列入力
端SIに入力され、シフトレジスタ14の直列出力
端Q4からの信号が左直列データ入出力端子
SDLに導出される。
また、フリツプフロツプ27のQ出力がHレベ
ルに立上つたが立上り検出用の微分回路28で検
出され、この微分回路28の出力パルスが上記ラ
ツチ回路15のラツチ信号Tとして印加される。
フリツプフロツプ27のQ出力は遅延回路29で
僅かに遅延され、その遅延出力は立上り検出用の
微分回路30に入力され、この微分回路30から
の出力パルスが上記シフトレジスタ14の並列入
力読込信号LSDとして印加される。
ルに立上つたが立上り検出用の微分回路28で検
出され、この微分回路28の出力パルスが上記ラ
ツチ回路15のラツチ信号Tとして印加される。
フリツプフロツプ27のQ出力は遅延回路29で
僅かに遅延され、その遅延出力は立上り検出用の
微分回路30に入力され、この微分回路30から
の出力パルスが上記シフトレジスタ14の並列入
力読込信号LSDとして印加される。
更に、レシーバ23の出力信号aは立上りおよ
び立上り検出用の微分回路51に入力され、信号
aの変化点で微小パルスが作られる。この微分回
路51から出力されるパルスはタイマ回路52の
トリガ信号となる。このタイマ回路52は、コン
トローラ本体1の故障によつてクロツク信号線1
3の信号が長時間一定レベルに固定されたのを検
出するためのもので、上記タイマ回路26の設定
時間T1より充分長い一定時間T3以上信号aが
固定されたとき、このタイマ回路52から出力信
号が生じる。このタイマ回路52の出力信号は上
記パワーオンリセツト回路50の出力信号ととも
にオアゲート53に入力され、オアゲート53の
出力がフリツプフロツプ27のリセツト信号とな
るとともに、ラツチ回路15のリセツト信号とな
る。これら微分回路51、タイマ回路52によつ
てコントローラ本体1の異常を検出して制御回路
18およびラツチ回路15を初期状態に戻すリセ
ツト回路が構成されている。
び立上り検出用の微分回路51に入力され、信号
aの変化点で微小パルスが作られる。この微分回
路51から出力されるパルスはタイマ回路52の
トリガ信号となる。このタイマ回路52は、コン
トローラ本体1の故障によつてクロツク信号線1
3の信号が長時間一定レベルに固定されたのを検
出するためのもので、上記タイマ回路26の設定
時間T1より充分長い一定時間T3以上信号aが
固定されたとき、このタイマ回路52から出力信
号が生じる。このタイマ回路52の出力信号は上
記パワーオンリセツト回路50の出力信号ととも
にオアゲート53に入力され、オアゲート53の
出力がフリツプフロツプ27のリセツト信号とな
るとともに、ラツチ回路15のリセツト信号とな
る。これら微分回路51、タイマ回路52によつ
てコントローラ本体1の異常を検出して制御回路
18およびラツチ回路15を初期状態に戻すリセ
ツト回路が構成されている。
次にコントローラ本体1側の入出力データの伝
送動作について説明する。コントローラ本体1
は、入出力ポート8のポートP4からドライバ1
1を介してクロツク信号線13に所定数のクロツ
ク信号を送出して上記シフトレジスタ14をシフ
トすると同時に、これに同期してポートP2から
ドライバ10を介して直列データ線12に出力デ
ータを順次直列に出力することにより、これら出
力データを上記シフトレジスタ14にセツトし、
その後クロツク信号線13のレベルを一定時間T
1以上固定することにより上記シフトレジスタ1
4にセツトされた上記出力データを上記ラツチ回
路15にラツチさせるとともに、上記レシーバ1
7からの入力データを上記シフトレジスタ14に
読込ませ、また上記切換回路を反転させ、その後
クロツク信号線13に所定数のクロツク信号を送
出してシフトレジスタ14を再びシフトさせ、シ
フトレジスタ14にセツトされた入力データを直
列データ線12、レシーバ9を介して入出力ポー
ト8のポートP1から順次コントローラ本体1に
取込むように動作する。この動作はCPU3がシ
ステムプログラムメモリ4に格納された入出力デ
ータ転送ルーチンを実行することによつて行なわ
れる。
送動作について説明する。コントローラ本体1
は、入出力ポート8のポートP4からドライバ1
1を介してクロツク信号線13に所定数のクロツ
ク信号を送出して上記シフトレジスタ14をシフ
トすると同時に、これに同期してポートP2から
ドライバ10を介して直列データ線12に出力デ
ータを順次直列に出力することにより、これら出
力データを上記シフトレジスタ14にセツトし、
その後クロツク信号線13のレベルを一定時間T
1以上固定することにより上記シフトレジスタ1
4にセツトされた上記出力データを上記ラツチ回
路15にラツチさせるとともに、上記レシーバ1
7からの入力データを上記シフトレジスタ14に
読込ませ、また上記切換回路を反転させ、その後
クロツク信号線13に所定数のクロツク信号を送
出してシフトレジスタ14を再びシフトさせ、シ
フトレジスタ14にセツトされた入力データを直
列データ線12、レシーバ9を介して入出力ポー
ト8のポートP1から順次コントローラ本体1に
取込むように動作する。この動作はCPU3がシ
ステムプログラムメモリ4に格納された入出力デ
ータ転送ルーチンを実行することによつて行なわ
れる。
第3図はその入出力データ伝送ルーチンの概要
を示すフローチヤートである。このフローチヤー
トに従つてデータ伝送動作を詳細に説明すると、
最初のステツプ301で出力ポートP4をLレベル
にする。次のステツプ302では1番最後の出力デ
ータOUT12のアドレスを設定する。次のステ
ツプ303では設定されたアドレスの出力データ
OUT12を出力ポートP2から出力する。なお、
このとき出力ポートP3からの信号によつてドラ
イバ10を働かすのは勿論である。
を示すフローチヤートである。このフローチヤー
トに従つてデータ伝送動作を詳細に説明すると、
最初のステツプ301で出力ポートP4をLレベル
にする。次のステツプ302では1番最後の出力デ
ータOUT12のアドレスを設定する。次のステ
ツプ303では設定されたアドレスの出力データ
OUT12を出力ポートP2から出力する。なお、
このとき出力ポートP3からの信号によつてドラ
イバ10を働かすのは勿論である。
次のステツプ304では出力ポートP4の信号を
Hレベルにする。次のステツプ305ではクロツク
信号の周期T0より多小短いT時間だけカウント
する。T時間経過後のステツプ306では出力ポー
トP4の信号をLレベルにする。次のステツプ
307では出力データOUT1までの伝送を終了した
か否かを判断する。伝送を終了していない場合は
ステツプ308に進み、出力データのアドレスを1
だけ減算し、出力データOUT11のアドレスを
設定する。そして、先のステツプ303に戻る。
Hレベルにする。次のステツプ305ではクロツク
信号の周期T0より多小短いT時間だけカウント
する。T時間経過後のステツプ306では出力ポー
トP4の信号をLレベルにする。次のステツプ
307では出力データOUT1までの伝送を終了した
か否かを判断する。伝送を終了していない場合は
ステツプ308に進み、出力データのアドレスを1
だけ減算し、出力データOUT11のアドレスを
設定する。そして、先のステツプ303に戻る。
以上のステツプ303→304→305→306→307→308
が出力データOUT12〜OUT1について繰り返
されることにより、各出力データがクロツク信号
に同期してコントローラ本体1から出力される。
が出力データOUT12〜OUT1について繰り返
されることにより、各出力データがクロツク信号
に同期してコントローラ本体1から出力される。
上述の出力データ伝送動作が終了するとステツ
プ307からステツプ309に進み、出力ポートP4の
信号をHレベルにする。次のステツプ310では上
記制御回路18を働かすのに必要なT1時間をカ
ウントする。これによつてクロツク信号線13の
信号レベルがT1時間以上Hレベルに固定される
こととなり、制御回路18が動作し、シフトレジ
スタ14にセツトされた出力データがラツチ回路
15にラツチされてドライバ16を介して出力さ
れるとともに、レシーバ17からの入力データが
シフトレジスタ14に読込まれ、また上記切換回
路の接続関係が反転される。
プ307からステツプ309に進み、出力ポートP4の
信号をHレベルにする。次のステツプ310では上
記制御回路18を働かすのに必要なT1時間をカ
ウントする。これによつてクロツク信号線13の
信号レベルがT1時間以上Hレベルに固定される
こととなり、制御回路18が動作し、シフトレジ
スタ14にセツトされた出力データがラツチ回路
15にラツチされてドライバ16を介して出力さ
れるとともに、レシーバ17からの入力データが
シフトレジスタ14に読込まれ、また上記切換回
路の接続関係が反転される。
コントローラ本体1側では次のステツプ311で
1番目の入力データIN1のアドレスを設定する。
次のステツプ312では上記遅延回路29の遅延時
間T2だけ待機する。また出力ポートP3からの
信号によりドライバ10を禁止する。次のステツ
プ313では入力ポートP1に印加される入力デー
タを読込み、設定されたアドレスに格納する。次
のステツプ314では出力ポートP4の信号をLレ
ベルにする。次のステツプ315では上記時間Tを
カウントする。次のステツプ316では出力ポート
P4の信号をHレベルにる。次のステツプ317で
は入力データIN12までのデータ取込みが終了
したか否かを判断する。終了していない場合はス
テツプ318に進み、入力データのアドレスを歩進
し、2番目の入力信号IN2のアドレスを設定す
る。その後先のステツプ313に戻る。なお、第2
図に示すようにシフトレジスタ14の並列入力端
D1〜D4と入力端子IN1〜IN4の番号の対応
は逆になつている。
1番目の入力データIN1のアドレスを設定する。
次のステツプ312では上記遅延回路29の遅延時
間T2だけ待機する。また出力ポートP3からの
信号によりドライバ10を禁止する。次のステツ
プ313では入力ポートP1に印加される入力デー
タを読込み、設定されたアドレスに格納する。次
のステツプ314では出力ポートP4の信号をLレ
ベルにする。次のステツプ315では上記時間Tを
カウントする。次のステツプ316では出力ポート
P4の信号をHレベルにる。次のステツプ317で
は入力データIN12までのデータ取込みが終了
したか否かを判断する。終了していない場合はス
テツプ318に進み、入力データのアドレスを歩進
し、2番目の入力信号IN2のアドレスを設定す
る。その後先のステツプ313に戻る。なお、第2
図に示すようにシフトレジスタ14の並列入力端
D1〜D4と入力端子IN1〜IN4の番号の対応
は逆になつている。
以上のステツプ313→314→315→316→317→318
が入力データIN1〜IN12分だけ繰り返される
ことにより、シフトレジスタ14にセツトされた
各入力信号が順番に入力ポートP1に取込まれ、
入出力メモリ7の所定エリアに順次書込まれる。
この入力データの取込み動作が終了すると、ステ
ツプ317からステツプ319に進み、出力ポートP4
の信号をHレベルにする。次のステツプ320で制
御回路18を動作させるのに必要な時間T1をカ
ウントする。これにより制御回路18および上記
切換回路は初期状態に復帰する。以上の動作をユ
ーザプログラムの実行行動と並行して行なうもの
である。
が入力データIN1〜IN12分だけ繰り返される
ことにより、シフトレジスタ14にセツトされた
各入力信号が順番に入力ポートP1に取込まれ、
入出力メモリ7の所定エリアに順次書込まれる。
この入力データの取込み動作が終了すると、ステ
ツプ317からステツプ319に進み、出力ポートP4
の信号をHレベルにする。次のステツプ320で制
御回路18を動作させるのに必要な時間T1をカ
ウントする。これにより制御回路18および上記
切換回路は初期状態に復帰する。以上の動作をユ
ーザプログラムの実行行動と並行して行なうもの
である。
ところで、クロツク信号線13が断線したりあ
るいはコントローラ本体1のクロツク信号送出系
が故障して入出力装置のクロツク信号入力端子
CKLに印加される信号が長時間(前記時間T3
以上)一定レベルに固定されたままになると、そ
の異常が先に説明した微分回路51およびタイマ
回路52からなるリセツト回路によつて検出さ
れ、その検出信号によつてラツチ回路15がリセ
ツトされ、出力信号OUT1〜OUT4が全てLレ
ベルになるとともに、制御回路18のフリツプフ
ロツプ27がリセツトされて初期状態に戻され
る。
るいはコントローラ本体1のクロツク信号送出系
が故障して入出力装置のクロツク信号入力端子
CKLに印加される信号が長時間(前記時間T3
以上)一定レベルに固定されたままになると、そ
の異常が先に説明した微分回路51およびタイマ
回路52からなるリセツト回路によつて検出さ
れ、その検出信号によつてラツチ回路15がリセ
ツトされ、出力信号OUT1〜OUT4が全てLレ
ベルになるとともに、制御回路18のフリツプフ
ロツプ27がリセツトされて初期状態に戻され
る。
以上詳細に説明したように、この発明に係るプ
ログラマブル・コントローラの入出力装置によれ
ば、コントローラ本体と必要数の入出力装置とを
直列データ線とクロツク信号線の2系統の信号線
で結ぶだけで、入力データの取込みおよび出力デ
ータの送出という双方向の信号伝送が行なえ、伝
送線の布設が非常に簡単でかつ安価となる。また
入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を扱う制御回
路も必要なく、単にクロツク信号が休止されてク
ロツク信号線レベルが一定以上固定されたのを検
出するためのタイマ回路やフリツプフロツプ等か
らなる極く簡単な制御回路を設けるだけで良く、
入出力装置における伝送制御部分の構成は極めて
簡単となり、これを安価に製作することができ
る。特にこの発明の装置では、コントローラ本体
のクロツク信号送出系の故障やクロツク信号線の
断線等の異常が生じた場合に、外部出力信号を与
えるラツチ回路が初期状態にリセツトされるとと
もに制御回路が初期状態にリセツトされるので、
制御対象機器を混乱に陥れることがなく、安全で
あるとともに、異常の復旧もし易いものとなる。
ログラマブル・コントローラの入出力装置によれ
ば、コントローラ本体と必要数の入出力装置とを
直列データ線とクロツク信号線の2系統の信号線
で結ぶだけで、入力データの取込みおよび出力デ
ータの送出という双方向の信号伝送が行なえ、伝
送線の布設が非常に簡単でかつ安価となる。また
入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を扱う制御回
路も必要なく、単にクロツク信号が休止されてク
ロツク信号線レベルが一定以上固定されたのを検
出するためのタイマ回路やフリツプフロツプ等か
らなる極く簡単な制御回路を設けるだけで良く、
入出力装置における伝送制御部分の構成は極めて
簡単となり、これを安価に製作することができ
る。特にこの発明の装置では、コントローラ本体
のクロツク信号送出系の故障やクロツク信号線の
断線等の異常が生じた場合に、外部出力信号を与
えるラツチ回路が初期状態にリセツトされるとと
もに制御回路が初期状態にリセツトされるので、
制御対象機器を混乱に陥れることがなく、安全で
あるとともに、異常の復旧もし易いものとなる。
第1図はこの発明を適用したプログラマブル・
コントローラ・システムの概略構成を示すブロツ
ク図、第2図は入出力装置の具体的構成を示すブ
ロツク図、第3図はコントローラ本体側が実行す
る入出力データ伝送ルーチンの概要を示すフロー
チヤートである。 1……コントローラ本体、2……入出力装置、
12……直列データ線、13……クロツク信号
線、14……シフトレジスタ、15……ラツチ回
路、16……ドライバ、17……レシーバ、18
……制御回路、51……微分回路、52……タイ
マ回路、SDL……左直列データ入出力端子、
SDR……右直列データ入出力端子、CKL……ク
ロツク信号入力端子、SI……直列入力端、Q4…
…直列出力端、Q1〜Q4……並列データ出力
端、D1〜D4……並列データ入力端、LD……
並列データ読込信号。
コントローラ・システムの概略構成を示すブロツ
ク図、第2図は入出力装置の具体的構成を示すブ
ロツク図、第3図はコントローラ本体側が実行す
る入出力データ伝送ルーチンの概要を示すフロー
チヤートである。 1……コントローラ本体、2……入出力装置、
12……直列データ線、13……クロツク信号
線、14……シフトレジスタ、15……ラツチ回
路、16……ドライバ、17……レシーバ、18
……制御回路、51……微分回路、52……タイ
マ回路、SDL……左直列データ入出力端子、
SDR……右直列データ入出力端子、CKL……ク
ロツク信号入力端子、SI……直列入力端、Q4…
…直列出力端、Q1〜Q4……並列データ出力
端、D1〜D4……並列データ入力端、LD……
並列データ読込信号。
Claims (1)
- 1 2つの直列データ入力端子AおよびBと、ク
ロツク信号入力端子と、このクロツク信号入力端
子に印加されるクロツク信号によつてシフトされ
るシフトレジスタと、このシフトレジスタの並列
出力端に接続されたラツチ回路と、このラツチ回
路の出力を外部出力信号として並列に導出するド
ライバと、外部入力信号を並列に受けて上記シフ
トレジスタの並列入力端に印加するレシーバと、
上記入力端子Aに印加される信号を上記シフトレ
ジスタの直列入力とし該シフトレジスタの直列出
力を上記入出力端子Bに導出する状態か、あるい
は上記入出力端子Bに印加される信号を上記シフ
トレジスタの直列入力とし該シフトレジスタの直
列出力を上記入出力端子Aに導出する状態に切換
える切換回路と、上記クロツク信号入力端子に印
加される信号のレベルが一定時間T1以上固定さ
れたのを検出し、上記ラツチ回路のラツチ信号、
上記シフトレジスタの並列入力読込信号および上
記切換回路の反転信号を作る制御回路と、上記ク
ロツク信号入力端子に印加される信号のレベルが
上記時間T1より充分長い一定時間以上固定され
たのを検出し、上記ラツチ回路および上記制御回
路を初期状態に戻すリセツト回路とを備えるプロ
グラマブル・コントローラの入出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2242982A JPS58140841A (ja) | 1982-02-15 | 1982-02-15 | プログラマブル・コントロ−ラの入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2242982A JPS58140841A (ja) | 1982-02-15 | 1982-02-15 | プログラマブル・コントロ−ラの入出力装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58140841A JPS58140841A (ja) | 1983-08-20 |
JPH0312340B2 true JPH0312340B2 (ja) | 1991-02-20 |
Family
ID=12082443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2242982A Granted JPS58140841A (ja) | 1982-02-15 | 1982-02-15 | プログラマブル・コントロ−ラの入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58140841A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4630233A (en) * | 1984-06-25 | 1986-12-16 | Allen-Bradley Company, Inc. | I/O scanner for an industrial control |
-
1982
- 1982-02-15 JP JP2242982A patent/JPS58140841A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58140841A (ja) | 1983-08-20 |
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