JPH0312340B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラの入
出力装置に関し、特に、コントローラ本体との間
で直列データ伝送により入出力データを交換でき
るようにした入出力装置に関する。

最近では、一般の機械プラント等の制御システ
ムにおいて、プログラマブル・コントローラを用
いた比較的大規模な集中制御システムがよく見ら
れる。このような集中制御システムにおいては、
多くの場合、例えばリミツトスイツチ、温度スイ
ツチ、近接スイツチ、光電スイツチ等の各種入力
機器やモータ、プランジヤ、電磁弁等の各種出力
機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器
の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各入出力機器
と中央制御装置を結ぶ配線スペースや配線コスト
が大きく問題となつており、この間の信号伝送を
適宜な多重伝送を応用して簡便化したいとの要望
が強い。

従来から各種の多重伝送システムが知られてお
り、これをプログラマブル・コントローラにおけ
る入出力データの伝送に利用したものもある。し
かし、従来の多重伝送システムは、各端末に固有
のアドレスを割り当て、各端末にはそのアドレス
を判断する回路を有し、このアドレス判別回路を
含む伝送制御手順が非常に複雑かつ高度であり、
従つて高価な装置となつている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、
プログラマブル・コントローラにおける入出力デ
ータ伝送システムに不必要な機能が多く、そのた
め上述の要望に適切に応え得るものではなかつ
た。

この発明は上述した従来の問題点に鑑みなされ
たものであり、その目的は、入出力装置をコント
ローラ本体と別体に構成し、この入出力装置を必
要数だけコントローラ本体に対して直列データ線
とクロツク信号線の２系統の信号線で接続するだ
けで、入出力装置側にはアドレス判別回路が不要
で、しかも面倒な伝送制御手順を介することなく
コントローラ本体から入出力装置への出力データ
の転送および入出力装置からコントローラ本体へ
の入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供する
ことにある。

以下、この発明の実施例を図面に基づいて詳細
に説明する。

第１図はこの発明を適用したプログラマブル・
コントローラ・システムの全体の概略構成を示す
ブロツク図である。このプログラマブル・コント
ローラは、コントローラ本体１と複数台の入出力
装置２，２，……とに分割構成されている。この
実施例における複数台の入出力装置２，２，……
は全く同一構成である。各入出力装置２には、リ
ミツトスイツチ等の各種入力機器が接続される４
つの入力端子と、モータやプランジヤ等の各種出
力機器が接続される４つの処理端子を備えず。各
入力端子に印加される信号を外部入力信号と称
し、この信号にIN１〜IN４，IN５〜IN８，IN
９〜IN１２という各別の番号を付ける。同様に
入出力装置２の出力端子から出力される信号を外
部出力信号と称し、この信号にOUT１〜OUT
４，OUT５〜OUT８，OUT９〜OUT１２とい
う各別の識別番号を付ける。

コントローラ本体１は、全体の制御の中枢とな
るCPT３（中央処理ユニツト）と、CPU３によ
つて実行されるシステムプログラムを格納したシ
ステムプログラムメモリ４と、CPU３によつて
各種可変データの一時格納エリアと使われるシス
テムデータメモリ５と、使用者が任意に設定した
シーケンス制御プログラムが格納されるユーザプ
ログラムメモリ６と、上記入出力装置２における
外部入出力信号と対応した入出力データのバツフ
アメモリとなる入出力メモリ７と、コントローラ
本体１から入出力装置２に出力データを与えると
ともに、入出力装置２からの入力データをコント
ローラ本体１に取込むためのインターフエイスと
なる入出力ポート８を備えている。

周知のように、この種のプログラマブル・コン
トローラにおけるユーザプログラムの実行動作
は、基本的に、ユーザプログラムメモリ６からユ
ーザ命令を順次読出し、各ユーザ命令に従つて入
出力メモリ７に格納されている入出力データ間の
演算処理をし、かつその演算結果によつて入出力
メモリ７中の出力データを更新することであり、
またユーザプログラムの実行と同期して入出力装
置２からの入力データを入出力メモリ７の所定エ
リアに書込む入力更新動作と、入出力メモリ７の
所定エリアの出力データを入出力装置２に転送す
る出力更新動作が行なわれ、これにより入出力装
置２に与えられる入力データと入出力装置２から
出力する出力データとの関係において、ユーザプ
ログラムにて指定されたシーケンス状態が作り出
される訳である。この発明に係る入出力データの
伝送は、上記入力更新動作および出力更新動作を
行なうために、コントローラ本体１と入出力装置
２との間で行なわれる入出力データの伝送であ
る。

コントローラ本体１はデータ伝送のための端子
として、直列データ入出力端子SDTとクロツク
信号出力端子CKTとを備えている。直列データ
入出力端子SDTに印加される信号はレシーバ９
を介して入力ポートＰ１に印加される。出力ポー
トＰ２からの信号はドライバ１０を介して直列デ
ータ入出力端子SDTに出力される。このドライ
バ１０は出力ポートＰ３からの信号によつて禁止
される。クロツク信号出力端子CKTには出力ポ
ートＰ４から出力されるクロツク信号がドライバ
１１を介して出力される。

入出力装置２はデータ伝送を行なうための端子
として、左直列データ入出力端子SDLと右直列
データ入出力端子SDR，クロツク信号入力端子
CKLを有している。３台の入出力装置２は、互
いの右直列データ入出力装置SDRと左直列デー
タ入出力端子SDLが直列データ線１２で接続さ
れ、互いのクロツク信号入力端子CKLがクロツ
ク信号線１３で接続され、この両伝送線１２，１
３によつて３台が直列的に接続されている。また
左端の入出力装置２の左直列データ入出力端子
SDLはコントローラ本体１の直列データ入出力
端子SDTと直列データ線１２でもつて接続され、
またそのクロツク信号入力端子CKLはコントロ
ーラ本体１のクロツク信号出力端子CKTとクロ
ツク信号線１３でもつて接続されている。すなわ
ち、３台の入出力装置２はコントローラ本体１と
直列データ線１２を介して直列に接続されてお
り、クロツク信号線１３には並列に接続されてい
る。また、右端の入出力装置２の右直列データ入
出力端子SDRは開放され、この開放されている
右直列データ入出力端子SDRに更に直列に他の
入出力装置２を接続することができる。

第２図は１台の入出力装置２の詳細な回路図を
示している。同図に示すように、この入出力装置
２は、４ビツトの一方向シフトレジスタ１４と、
このシフトレジスタ１４の並列出力端Ｑ１〜Ｑ４
に接続されたラツチ回路１５と、このラツチ回路
１５の出力を外部出力信号OUT１〜OUT４とし
て並列に出力するドライバ１６と、外部入力信号
IN１〜IN４を並列に受けて上記シフトレジスタ
１４の並列入力端Ｄ１〜Ｄ４に印加するレシーバ
１７と、左直列データ入出力端子SDLに印加さ
れる信号を受けるレシーバ１９と、左直列データ
入出力端子SDLに信号を送出するゲート付きド
ライバ２０と、右直列データ入出力端子SDRに
印加される信号を受けるレシーバ２１と、右直列
データ入出力端子SDRに信号を送出するゲート
付きドライバ２２と、クロツク信号入力端子
CKLに印加される信号を受けるレシーバ２３と、
上記シフトレジスタ１４の直列入力端SIおよび直
列出力端Ｑ４に対する左直列データ入出力端子
SDLと右直列データ入出力端子SDRの接続関係
を反転させる切換回路（上記ゲート付きドライバ
２０，２２および論理ゲートＧ１，Ｇ２，Ｇ３に
よつて構成される）と、クロツク信号入力端子
CKLに印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラツチ回路１５のラ
ツチ信号、上記シフトレジスタ１４の並列入力読
込み信号および切換回路の反転信号を作る制御回
路１８とを備える。

クロツク信号入力端子CKLに印加される信号
はレシーバ２３を介して受信され、シフトレジス
タ１４のシフトクロツク信号CKとして入力され
るとともに、制御回路１８に入力される。

制御回路１８は、コントローラ本体１からクロ
ツク信号線１３に出力されるクロツク信号の周期
をTOとすると、そのクロツク信号が休止されて
信号線１３の信号レベルがＨレベルまたはＬレベ
ルに固定され、上記クロツク周期TOより充分大
きな一定時間Ｔ１以上連続したことを検出するも
のである。この検出は、EOR回路２５とタイマ
回路２６とフリツプフロツプ２７とによつて行な
われる。フリツプフロツプ２７は電源投入時にパ
ワーオンリセツト回路５０によつて初期リセツト
される。フリツプフロツプ２７の出力Ｑとレシー
バ２３の出力信号ａ（クロツク線１３の信号）と
がEOR回路２５に入力され、その出力信号ｂが
タイマ回路２６に入力され、その出力信号ｃによ
つてフリツプフロツプ２７が反転制御されるよう
になつている。

タイマ回路２６はその入力信号ｂがＬレベルに
なり、上述した一定時間Ｔ１だけ連続してＬレベ
ルになつたとき出力信号ｃを出力し、フリツプフ
ロツプ２７を反転させる。従つてこのタイマ回路
２６は、フリツプフロツプ２７がリセツトされて
Ｑ＝Ｈとなつているときは、クロツク信号線１３
の信号ａがＴ１時間以上Ｈレベルになつたのを検
出するように作用し、またフリツプフロツプ２７
がリセツトされてＱ＝Ｌとなつた場合は、クロツ
ク信号線１３の信号ａが時間Ｔ１以上Ｌレベルに
固定されたのを検出するように作用する。

フリツプフロツプ２７の出力は上記切換回路の
制御信号となる。つまり、フリツプフロツプ２７
がリセツトされていて、Ｑ＝Ｌ，＝Ｈの場合、
ドライバ２０と論理ゲートＧ２が禁止されるとと
もに、ドライバ２２と論理ゲートＧ１が能動とな
り、この状態にては、左直列データ入出力端子
SDLに印加される信号がシフトレジスタ１４の
直列入力端SIに入力されるとともに、シフトレジ
スタ１４の直列出力端Ｑ４からの信号が右直列デ
ータ入出力端子SDRに導出される。反対にフリ
ツプフロツプ２７がセツトされ、Ｑ＝Ｈ，＝Ｌ
となつた場合、右直列データ入出力端子SDRに
印加される信号がシフトレジスタ１４の直列入力
端SIに入力され、シフトレジスタ１４の直列出力
端Ｑ４からの信号が左直列データ入出力端子
SDLに導出される。

また、フリツプフロツプ２７のＱ出力がＨレベ
ルに立上つたが立上り検出用の微分回路２８で検
出され、この微分回路２８の出力パルスが上記ラ
ツチ回路１５のラツチ信号Ｔとして印加される。
フリツプフロツプ２７のＱ出力は遅延回路２９で
僅かに遅延され、その遅延出力は立上り検出用の
微分回路３０に入力され、この微分回路３０から
の出力パルスが上記シフトレジスタ１４の並列入
力読込信号LSDとして印加される。

更に、レシーバ２３の出力信号ａは立上りおよ
び立上り検出用の微分回路５１に入力され、信号
ａの変化点で微小パルスが作られる。この微分回
路５１から出力されるパルスはタイマ回路５２の
トリガ信号となる。このタイマ回路５２は、コン
トローラ本体１の故障によつてクロツク信号線１
３の信号が長時間一定レベルに固定されたのを検
出するためのもので、上記タイマ回路２６の設定
時間Ｔ１より充分長い一定時間Ｔ３以上信号ａが
固定されたとき、このタイマ回路５２から出力信
号が生じる。このタイマ回路５２の出力信号は上
記パワーオンリセツト回路５０の出力信号ととも
にオアゲート５３に入力され、オアゲート５３の
出力がフリツプフロツプ２７のリセツト信号とな
るとともに、ラツチ回路１５のリセツト信号とな
る。これら微分回路５１、タイマ回路５２によつ
てコントローラ本体１の異常を検出して制御回路
１８およびラツチ回路１５を初期状態に戻すリセ
ツト回路が構成されている。

次にコントローラ本体１側の入出力データの伝
送動作について説明する。コントローラ本体１
は、入出力ポート８のポートＰ４からドライバ１
１を介してクロツク信号線１３に所定数のクロツ
ク信号を送出して上記シフトレジスタ１４をシフ
トすると同時に、これに同期してポートＰ２から
ドライバ１０を介して直列データ線１２に出力デ
ータを順次直列に出力することにより、これら出
力データを上記シフトレジスタ１４にセツトし、
その後クロツク信号線１３のレベルを一定時間Ｔ
１以上固定することにより上記シフトレジスタ１
４にセツトされた上記出力データを上記ラツチ回
路１５にラツチさせるとともに、上記レシーバ１
７からの入力データを上記シフトレジスタ１４に
読込ませ、また上記切換回路を反転させ、その後
クロツク信号線１３に所定数のクロツク信号を送
出してシフトレジスタ１４を再びシフトさせ、シ
フトレジスタ１４にセツトされた入力データを直
列データ線１２、レシーバ９を介して入出力ポー
ト８のポートＰ１から順次コントローラ本体１に
取込むように動作する。この動作はCPU３がシ
ステムプログラムメモリ４に格納された入出力デ
ータ転送ルーチンを実行することによつて行なわ
れる。

第３図はその入出力データ伝送ルーチンの概要
を示すフローチヤートである。このフローチヤー
トに従つてデータ伝送動作を詳細に説明すると、
最初のステツプ301で出力ポートＰ４をＬレベル
にする。次のステツプ302では１番最後の出力デ
ータOUT１２のアドレスを設定する。次のステ
ツプ303では設定されたアドレスの出力データ
OUT１２を出力ポートＰ２から出力する。なお、
このとき出力ポートＰ３からの信号によつてドラ
イバ１０を働かすのは勿論である。

次のステツプ304では出力ポートＰ４の信号を
Ｈレベルにする。次のステツプ305ではクロツク
信号の周期Ｔ０より多小短いＴ時間だけカウント
する。Ｔ時間経過後のステツプ306では出力ポー
トＰ４の信号をＬレベルにする。次のステツプ
307では出力データOUT１までの伝送を終了した
か否かを判断する。伝送を終了していない場合は
ステツプ308に進み、出力データのアドレスを１
だけ減算し、出力データOUT１１のアドレスを
設定する。そして、先のステツプ303に戻る。

以上のステツプ303→304→305→306→307→308
が出力データOUT１２〜OUT１について繰り返
されることにより、各出力データがクロツク信号
に同期してコントローラ本体１から出力される。

上述の出力データ伝送動作が終了するとステツ
プ307からステツプ309に進み、出力ポートＰ４の
信号をＨレベルにする。次のステツプ310では上
記制御回路１８を働かすのに必要なＴ１時間をカ
ウントする。これによつてクロツク信号線１３の
信号レベルがＴ１時間以上Ｈレベルに固定される
こととなり、制御回路１８が動作し、シフトレジ
スタ１４にセツトされた出力データがラツチ回路
１５にラツチされてドライバ１６を介して出力さ
れるとともに、レシーバ１７からの入力データが
シフトレジスタ１４に読込まれ、また上記切換回
路の接続関係が反転される。

コントローラ本体１側では次のステツプ311で
１番目の入力データIN１のアドレスを設定する。
次のステツプ312では上記遅延回路２９の遅延時
間Ｔ２だけ待機する。また出力ポートＰ３からの
信号によりドライバ１０を禁止する。次のステツ
プ313では入力ポートＰ１に印加される入力デー
タを読込み、設定されたアドレスに格納する。次
のステツプ314では出力ポートＰ４の信号をＬレ
ベルにする。次のステツプ315では上記時間Ｔを
カウントする。次のステツプ316では出力ポート
Ｐ４の信号をＨレベルにる。次のステツプ317で
は入力データIN１２までのデータ取込みが終了
したか否かを判断する。終了していない場合はス
テツプ318に進み、入力データのアドレスを歩進
し、２番目の入力信号IN２のアドレスを設定す
る。その後先のステツプ313に戻る。なお、第２
図に示すようにシフトレジスタ１４の並列入力端
Ｄ１〜Ｄ４と入力端子IN１〜IN４の番号の対応
は逆になつている。

以上のステツプ313→314→315→316→317→318
が入力データIN１〜IN１２分だけ繰り返される
ことにより、シフトレジスタ１４にセツトされた
各入力信号が順番に入力ポートＰ１に取込まれ、
入出力メモリ７の所定エリアに順次書込まれる。
この入力データの取込み動作が終了すると、ステ
ツプ317からステツプ319に進み、出力ポートＰ４
の信号をＨレベルにする。次のステツプ320で制
御回路１８を動作させるのに必要な時間Ｔ１をカ
ウントする。これにより制御回路１８および上記
切換回路は初期状態に復帰する。以上の動作をユ
ーザプログラムの実行行動と並行して行なうもの
である。

ところで、クロツク信号線１３が断線したりあ
るいはコントローラ本体１のクロツク信号送出系
が故障して入出力装置のクロツク信号入力端子
CKLに印加される信号が長時間（前記時間Ｔ３
以上）一定レベルに固定されたままになると、そ
の異常が先に説明した微分回路５１およびタイマ
回路５２からなるリセツト回路によつて検出さ
れ、その検出信号によつてラツチ回路１５がリセ
ツトされ、出力信号OUT１〜OUT４が全てＬレ
ベルになるとともに、制御回路１８のフリツプフ
ロツプ２７がリセツトされて初期状態に戻され
る。

以上詳細に説明したように、この発明に係るプ
ログラマブル・コントローラの入出力装置によれ
ば、コントローラ本体と必要数の入出力装置とを
直列データ線とクロツク信号線の２系統の信号線
で結ぶだけで、入力データの取込みおよび出力デ
ータの送出という双方向の信号伝送が行なえ、伝
送線の布設が非常に簡単でかつ安価となる。また
入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を扱う制御回
路も必要なく、単にクロツク信号が休止されてク
ロツク信号線レベルが一定以上固定されたのを検
出するためのタイマ回路やフリツプフロツプ等か
らなる極く簡単な制御回路を設けるだけで良く、
入出力装置における伝送制御部分の構成は極めて
簡単となり、これを安価に製作することができ
る。特にこの発明の装置では、コントローラ本体
のクロツク信号送出系の故障やクロツク信号線の
断線等の異常が生じた場合に、外部出力信号を与
えるラツチ回路が初期状態にリセツトされるとと
もに制御回路が初期状態にリセツトされるので、
制御対象機器を混乱に陥れることがなく、安全で
あるとともに、異常の復旧もし易いものとなる。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・
コントローラ・システムの概略構成を示すブロツ
ク図、第２図は入出力装置の具体的構成を示すブ
ロツク図、第３図はコントローラ本体側が実行す
る入出力データ伝送ルーチンの概要を示すフロー
チヤートである。 １……コントローラ本体、２……入出力装置、
１２……直列データ線、１３……クロツク信号
線、１４……シフトレジスタ、１５……ラツチ回
路、１６……ドライバ、１７……レシーバ、１８
……制御回路、５１……微分回路、５２……タイ
マ回路、SDL……左直列データ入出力端子、
SDR……右直列データ入出力端子、CKL……ク
ロツク信号入力端子、SI……直列入力端、Ｑ４…
…直列出力端、Ｑ１〜Ｑ４……並列データ出力
端、Ｄ１〜Ｄ４……並列データ入力端、LD……
並列データ読込信号。

Claims (1)

【特許請求の範囲】
1. １ ２つの直列データ入力端子ＡおよびＢと、ク
   ロツク信号入力端子と、このクロツク信号入力端
   子に印加されるクロツク信号によつてシフトされ
   るシフトレジスタと、このシフトレジスタの並列
   出力端に接続されたラツチ回路と、このラツチ回
   路の出力を外部出力信号として並列に導出するド
   ライバと、外部入力信号を並列に受けて上記シフ
   トレジスタの並列入力端に印加するレシーバと、
   上記入力端子Ａに印加される信号を上記シフトレ
   ジスタの直列入力とし該シフトレジスタの直列出
   力を上記入出力端子Ｂに導出する状態か、あるい
   は上記入出力端子Ｂに印加される信号を上記シフ
   トレジスタの直列入力とし該シフトレジスタの直
   列出力を上記入出力端子Ａに導出する状態に切換
   える切換回路と、上記クロツク信号入力端子に印
   加される信号のレベルが一定時間Ｔ１以上固定さ
   れたのを検出し、上記ラツチ回路のラツチ信号、
   上記シフトレジスタの並列入力読込信号および上
   記切換回路の反転信号を作る制御回路と、上記ク
   ロツク信号入力端子に印加される信号のレベルが
   上記時間Ｔ１より充分長い一定時間以上固定され
   たのを検出し、上記ラツチ回路および上記制御回
   路を初期状態に戻すリセツト回路とを備えるプロ
   グラマブル・コントローラの入出力装置。