JPH03122895A - Synchronous semiconductor memory device - Google Patents
Synchronous semiconductor memory deviceInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、同期式半導体記憶装置に関し、特に入出力イ
ンタフェース回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application 1] The present invention relates to a synchronous semiconductor memory device, and particularly to an input/output interface circuit.
［従来の技術］
半導体記憶装置は、回路方式として同期形と非同期形と
あるが、タイミング入力に同期して動作を開始する同期
形は低消費電力化および高速化の点から大容量の高速メ
モリに採用されている。[Prior Art] Semiconductor memory devices come in synchronous and asynchronous circuit types, but the synchronous type, which starts operating in synchronization with timing input, is a large-capacity, high-speed memory for lower power consumption and higher speed. has been adopted.
ところで、同期式半導体記憶装置では入力および出力イ
ンタフェース回路として、第３図に示すようにＤタイプ
フリップフロップ（以下、Ｆ／Ｆという）が１個である
ラッチ型と、第４図に示すようにＤタイプＦ／Ｆを２個
マスタスレープ構成とするレジスタ型との２つがある。By the way, in synchronous semiconductor memory devices, the input and output interface circuits are a latch type with one D type flip-flop (hereinafter referred to as F/F) as shown in Figure 3, and a latch type with one D type flip-flop (hereinafter referred to as F/F) as shown in Figure 4. There are two types: a register type that has two D-type F/Fs in a master-slave configuration.
なお、図面上ではＦ／Ｆは１間車位で示しであるが、入
力インタフェース回路ではアドレス信号（ＡＤＤ）、デ
ータ信号（ＤＩＮ）、チップセレクト信号（Ｃ３）、ラ
イトエネーブル信号（ＷＥ）の各々に対して、それぞれ
、別々の所定数のＦ／Ｆを介して入力する。ここでは簡
略化して１間車位で図示しである。また出力インタフェ
ース回路では、データ信号のみを取扱う。In addition, in the drawing, F/F is shown in one car position, but in the input interface circuit, each of the address signal (ADD), data signal (DIN), chip select signal (C3), and write enable signal (WE) , respectively, through a predetermined number of separate F/Fs. Here, the figure is simplified and shown at one car position. Furthermore, the output interface circuit handles only data signals.
［発明が解決しようとする課題１
半導体記憶装置は、市場の要請から特にコストダウンが
強く要求される。しかし、上記のように異なる２つのタ
イプの品種を用意することは、コストダウンの点から好
ましくない。[Problem to be Solved by the Invention 1] Semiconductor memory devices are particularly strongly required to reduce costs due to market demands. However, preparing two different types of products as described above is not preferable from the viewpoint of cost reduction.
本発明の目的は、上記の事情に鑑み、半導体記憶装置と
しては、人出力インタフェース回路を使用目的に合わせ
て、ラッチ型とレジスタ型とに任意に設定することが可
能な同期式半導体記・ｍ装置を提供することにある。SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a synchronous semiconductor memory device in which a human output interface circuit can be arbitrarily set to either a latch type or a register type according to the purpose of use. The goal is to provide equipment.
〔課題を解決するための手段１
本発明の同期式半導体記・ｍ装置は、インタフェース回
路はマスクスレーブ方式で動作する絹になったフリップ
フロップで、メモリ回路ブロックの入力側、出力側に、
それぞれ入力側ではスレーブフリップフロップが、出力
側ではマスタフリップフロップが直接メモリ回路ブロッ
クに接続するように結線されていて、入力側のスレーブ
フリップフロップ、出力側のマスタフリップフロップへ
のクロック人力を外部からの制御信号により阻止する手
段を有し、クロックの極性にかかわらず常に導通となし
、マスクスレーブ方式のフリップフロップをラッチ方式
のフリップフロップに選択的に変換可能としたものであ
る。[Means for Solving the Problems 1] In the synchronous semiconductor memory/m device of the present invention, the interface circuit is a silk flip-flop that operates in a mask slave system, and the input side and the output side of the memory circuit block are
The slave flip-flop on the input side and the master flip-flop on the output side are connected directly to the memory circuit block, and the clock input to the slave flip-flop on the input side and the master flip-flop on the output side is externally connected. The device has means for inhibiting the clock using a control signal, and is always conductive regardless of the polarity of the clock, and can selectively convert a mask slave type flip-flop to a latch type flip-flop.
［作 用 〕
制御信号が入力されない場合には、入力インタフェース
回路、出力インタフェース回路はマスタスレーブ方式の
レジスタ型であるが、制御信号が入力されて、クロック
入力を阻止した場合にラッチ型に変更される。なお２、
制御信号は外部から印加するようにもでき、また装置内
部の結線を電気的プログラム可能な素子の書込みによっ
て、変更することでも作成できる。[Function] When no control signal is input, the input interface circuit and output interface circuit are master-slave register type, but when a control signal is input and block clock input, they change to latch type. Ru. Note 2,
The control signal can be applied externally, or can be created by changing the wiring inside the device by writing in an electrically programmable element.
［実施例］
以下、図面を参照して、本発明の一実施例につき説明す
る。第１図はこの実施例の回路ブロック図である。■は
ＲＡＭ回路ブロックであって、この入力インタフェース
回路および出力インタフェース回路は、それぞれ２つの
ＤタイプＦ／Ｆでマスクスレーブを構成している。前記
したように入力側では、入力される各種信号に応じてそ
れぞれＦ／Ｆをもち、出力側ではブタ信号に対する複数
のＦ／Ｆをもっているが、すべてを１つのＦ／Ｆで代表
している。入力インタフェース回路では２−１がマスク
、２−２がスレーブになり、出力インタフェース回路で
は２−３がマスク、２−４がスレーブとなる。入力イン
タフェース回路のスレーブＦ／Ｆ２−２および出力イン
タフェース回路のマスタＦ／Ｆ２−３のクロック人力を
制御するアンドゲート３−１．３−２を備えている。相
補出力素子４はクロックを入力し、極性を異にするＣＬ
Ｋ、ＣＬＫを発生する。制御信号ＣＴが”Ｈ”ならばア
ンドゲート３−１．３−２は開いているので、ＣＬＫ’
がスレーブＦ／Ｆ ２−２、マスタＦ／Ｆ ２−３に導
かれるので、入出力インタフェース回路はマスクスレー
ブになり、レジスタ型となる。一方、制御信号ＣＴをＬ
″とすればＣＬＫ’ 、ＣＬＫ’は常に”Ｌ”となり、
スレーブＦ／Ｆ’２−２．マスタＦ／Ｆ ２−３はデー
タスルー状態となる。したがって入出力インタフェース
回路はＤタイプＦ／Ｆ １個で構成されるラッチ型とし
て動作する。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is a circuit block diagram of this embodiment. (2) is a RAM circuit block, and the input interface circuit and output interface circuit each constitute a mask slave with two D-type F/Fs. As mentioned above, the input side has F/Fs depending on the various input signals, and the output side has multiple F/Fs for pig signals, but all are represented by one F/F. . In the input interface circuit, 2-1 is a mask and 2-2 is a slave, and in the output interface circuit, 2-3 is a mask and 2-4 is a slave. It includes AND gates 3-1 and 3-2 that control the clocks of the slave F/F 2-2 of the input interface circuit and the master F/F 2-3 of the output interface circuit. Complementary output element 4 inputs a clock and has a CL with different polarity.
K, CLK is generated. If the control signal CT is "H", AND gates 3-1 and 3-2 are open, so CLK'
is guided to the slave F/F 2-2 and master F/F 2-3, so the input/output interface circuit becomes a mask slave and is of a register type. On the other hand, the control signal CT is
'', then CLK', CLK' is always "L",
Slave F/F'2-2. The master F/F 2-3 enters a data through state. Therefore, the input/output interface circuit operates as a latch type composed of one D type F/F.
上記実施例では、外部から制御信号ＣＴを人力する必要
があるが、電気的プログラマブル素子を利用して、内部
的に制御信号ＣＴを作成し制御できる。第２図がこの実
施例の回路で、プログラム書込み回路５および電気的プ
ログラマブル素子４を図示の結線で装置内に用意してお
く。ここで電気的プログラマブル素子５はｎｐｎ （ベ
ースはオープン）素子であって、クロック端子から振幅
の大きい一発パルスを人力すると、プログラム書込み回
路６で発生したパルスにより、ｎｐｎのエミッタ接合が
導通となり、ｐｎダイオードが、アントゲ−）−３−１
゜３−２とアース間に接続されることになる。すなわち
、アンドゲート３−１．３−２の一方の入力端子の電位
は常に°゛Ｌ″′になるので、スレーブＦ／Ｆ２−２．
マスタＦ／Ｆ ２−３は人力クロックの極性に関係な（
データスルー状態になり、ラッチ型になる。電気的プロ
グラマブル素子４に書込みを行なわない場合には、接続
されているアンドゲート３−１．３−２の一方の入力端
子はオープンすなわち°°Ｈ”状態で、クロックＣＬＫ
’ 、ＣＬＫ’をとおし、入出力インタフェース回路は
マスタスレーブ方式のレジスタ型となる。In the above embodiment, it is necessary to manually generate the control signal CT from the outside, but the control signal CT can be generated and controlled internally using an electrically programmable element. FIG. 2 shows a circuit of this embodiment, in which a program write circuit 5 and an electrically programmable element 4 are prepared in the apparatus with the wiring connections shown. Here, the electrically programmable element 5 is an NPN (base is open) element, and when a single pulse with large amplitude is manually applied from the clock terminal, the emitter junction of the NPN becomes conductive due to the pulse generated by the program writing circuit 6. pn diode is ant game)-3-1
It will be connected between ゜3-2 and ground. That is, since the potential of one input terminal of AND gate 3-1.
Master F/F 2-3 is related to the polarity of the manual clock (
It becomes a data-through state and becomes a latch type. When writing is not performed to the electrically programmable element 4, one input terminal of the connected AND gates 3-1 and 3-2 is open, that is, in the °°H" state, and the clock CLK is
', CLK', the input/output interface circuit becomes a master-slave type register type.
［発明の効果］
以上説明したように、本発明は同期式半導体記憶Ｈ置の
入出力回路として、マスクスレーブ方式の２つのフリッ
プフロップを用い、その１つのフリップフロップを制御
信号によってデータスルー状態にすることを可能とした
ものである。これによりレジスタ型・ラッチ型の２種類
の入出力回路を選択的に実現できる同期式半導体装置を
得ることができ、２種類の型の装置を別々に製作するこ
とを不必要とする効果がある。[Effects of the Invention] As explained above, the present invention uses two mask slave type flip-flops as an input/output circuit of a synchronous semiconductor memory H, and puts one of the flip-flops into a data-through state by a control signal. This made it possible to do so. This makes it possible to obtain a synchronous semiconductor device that can selectively implement two types of input/output circuits: register type and latch type, and has the effect of eliminating the need to separately manufacture two types of devices. .
第１図、第２図はそれぞれ本発明の実施例の回路ブロッ
ク図、第３図、第４図は従来例で人出力インタフェース
回路がそれぞれラッチ型。
レジスタ型の回路ブロック図である。
ｌ・・−メモリ回路ブロック、
２−１〜２−４・・・ＤタイプＦ／Ｆ、３−１．３−２
・・・アンドゲート、
５・・−電気的プログラマブル素子、
６・・・プログラム書込み回路。
第１図1 and 2 are circuit block diagrams of an embodiment of the present invention, and FIGS. 3 and 4 are conventional examples in which the human output interface circuit is of a latch type. FIG. 2 is a register type circuit block diagram. l...-Memory circuit block, 2-1 to 2-4...D type F/F, 3-1.3-2
...AND gate, 5...-electrically programmable element, 6... program writing circuit. Figure 1
Claims (2)
より、同期的に動作する同期式半導体記憶装置において
、インタフェース回路はマスタスレーブ方式で動作する
組になったフリップフロップで、メモリ回路ブロックの
入力側、出力側に、それぞれ入力側ではスレーブフリッ
プフロップが、出力側ではマスタフリップフロップが直
接メモリ回路ブロックに接続するように結線されていて
、入力側のスレーブフリップフロップ、出力側のマスタ
フリップフロップへのクロック入力を外部からの制御信
号により阻止する手段を有し、クロックの極性にかかわ
らず常に導通となし、マスタスレーブ方式のフリップフ
ロップをラッチ方式のフリップフロップに選択的に変換
可能としていることを特徴とする同期式半導体記憶装置
。(1) In a synchronous semiconductor memory device in which the input and output interface circuits operate synchronously using a clock, the interface circuit is a set of flip-flops that operate in a master-slave manner, and is connected to the input and output sides of the memory circuit block. The slave flip-flop on the input side and the master flip-flop on the output side are connected directly to the memory circuit block, respectively, and the clock input to the slave flip-flop on the input side and the master flip-flop on the output side is connected directly to the memory circuit block. A synchronization device characterized in that it has means for blocking by an external control signal, is always conductive regardless of the polarity of the clock, and is capable of selectively converting a master-slave type flip-flop into a latch type flip-flop. type semiconductor memory device.
よる、記憶装置の結線手段により作成することを特徴と
する請求項１記載の同期式半導体記憶装置。(2) The synchronous semiconductor memory device according to claim 1, wherein the control signal is generated by a wiring means of the memory device using an electrically programmable element.
Priority Applications (1)
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|---|---|---|---|
| JP1261325A JP2917314B2 (en) | 1989-10-06 | 1989-10-06 | Synchronous semiconductor memory device |
Applications Claiming Priority (1)
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Publications (2)
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|---|---|
| JPH03122895A true JPH03122895A (en) | 1991-05-24 |
| JP2917314B2 JP2917314B2 (en) | 1999-07-12 |
Family
ID=17360243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP2917314B2 (en) |
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1989
- 1989-10-06 JP JP1261325A patent/JP2917314B2/en not_active Expired - Lifetime
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| JP2008288445A (en) * | 2007-05-18 | 2008-11-27 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
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| Publication number | Publication date |
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