JPH03122570A - プローブカード - Google Patents
プローブカードInfo
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- JPH03122570A JPH03122570A JP26142089A JP26142089A JPH03122570A JP H03122570 A JPH03122570 A JP H03122570A JP 26142089 A JP26142089 A JP 26142089A JP 26142089 A JP26142089 A JP 26142089A JP H03122570 A JPH03122570 A JP H03122570A
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Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は多ビン化される半導体チップの触針による電気
的測定に替り、バンブによる接触により電気的測定を行
うプローブカードに関するものである。
的測定に替り、バンブによる接触により電気的測定を行
うプローブカードに関するものである。
〈従来の技術〉
半導体製品の製作の際に導通状態などの電気的特性の測
定が行われており、例えば半導体製品のウェーハ状態で
のチエツク、或は抵抗アレイ、ダイオードアレイ、液晶
の表示板などの各種ICにおける電気的チエツク等が行
われている。
定が行われており、例えば半導体製品のウェーハ状態で
のチエツク、或は抵抗アレイ、ダイオードアレイ、液晶
の表示板などの各種ICにおける電気的チエツク等が行
われている。
この様な測定器として、各半導体製品毎に交換して使用
するカード状のプローブカードが知られており、これは
例えば、第3図に示されるように、カード基板aが、そ
れと接続されるコネクタbによりテスタCに接続されて
いる。
するカード状のプローブカードが知られており、これは
例えば、第3図に示されるように、カード基板aが、そ
れと接続されるコネクタbによりテスタCに接続されて
いる。
このカード基板aの中心部には複数の触針dが設けられ
、この触針dの先端は下側に突出する構造となっている
。
、この触針dの先端は下側に突出する構造となっている
。
一方、半導体のウェーハ・チップeは可動台fの所定位
置に載置されており、この可動台fを移動させてウェー
ハ・チップeを順次触針dの下側位置にセツティングす
る。そして、この触針dによりウェーハ・チップeの電
気的測定が行われている。
置に載置されており、この可動台fを移動させてウェー
ハ・チップeを順次触針dの下側位置にセツティングす
る。そして、この触針dによりウェーハ・チップeの電
気的測定が行われている。
上記カード基板aに取付けられる触針dは、第4図に示
されるように、ウェーハ・チップeのパッド数に応じて
、カード基板aにエポキシ樹脂材等の絶縁体gによって
取り付られている。
されるように、ウェーハ・チップeのパッド数に応じて
、カード基板aにエポキシ樹脂材等の絶縁体gによって
取り付られている。
〈発明が解決しようとする課題〉
しかし乍ら近年、液晶TV付V’l’Rやワードプロセ
ッサー等の普及により高密度集積回路(多ピン回路)の
需要が増大している。そこでこれに対応する為には、触
針の数を多くするしか無い、しかし上記触針の太さが2
00μm〜250μmを有し、高密度に触針を並べるの
に限界があり、又高密度になる程、触針は簡単に位置ず
れが生じ易くなり、更に曲ったり、他の触針とショート
する等の問題が生起し易くなる。しかもウェーハ・チッ
プのパッドに触針の先端のみを接触委せることで、その
接触力の加減によっては、触針先端がパッドに突き刺っ
て損傷を与える事も多々あるのが現状である。
ッサー等の普及により高密度集積回路(多ピン回路)の
需要が増大している。そこでこれに対応する為には、触
針の数を多くするしか無い、しかし上記触針の太さが2
00μm〜250μmを有し、高密度に触針を並べるの
に限界があり、又高密度になる程、触針は簡単に位置ず
れが生じ易くなり、更に曲ったり、他の触針とショート
する等の問題が生起し易くなる。しかもウェーハ・チッ
プのパッドに触針の先端のみを接触委せることで、その
接触力の加減によっては、触針先端がパッドに突き刺っ
て損傷を与える事も多々あるのが現状である。
本発明では上記諸問題を解消する為に、触針を使用せず
に、ウェーハ・チップのパッドに接触させるバンプ群を
、シリコン基板上にエツチングにより形成した機構のプ
ローブ・カードを提供することを目的とするものである
。
に、ウェーハ・チップのパッドに接触させるバンプ群を
、シリコン基板上にエツチングにより形成した機構のプ
ローブ・カードを提供することを目的とするものである
。
く課題を解決する為の手段〉
本発明の上記目的は次の如き構成のプローブ・カードに
よって達成できる。即ちその要旨はp型、又はn型のシ
リコン等の半導体基板上に、エツチングによりウェーハ
・チップのパッドに対応するバンプ群を突設形成せしめ
、該バンプ群に原子価+3、又は原子価+5の抵抗値低
下用の不純物を注入せしめ、更に上記バンプ群に電送路
を配し、それ以外の基板上表面を、酸化皮膜等によって
抵抗値を大としたことを特徴とするプローブカードであ
る。
よって達成できる。即ちその要旨はp型、又はn型のシ
リコン等の半導体基板上に、エツチングによりウェーハ
・チップのパッドに対応するバンプ群を突設形成せしめ
、該バンプ群に原子価+3、又は原子価+5の抵抗値低
下用の不純物を注入せしめ、更に上記バンプ群に電送路
を配し、それ以外の基板上表面を、酸化皮膜等によって
抵抗値を大としたことを特徴とするプローブカードであ
る。
更に上記電送路には、高周波対策用としての補償回路を
、適宜個所に配線するものである。
、適宜個所に配線するものである。
〈実施例並びに作用〉
以下本発明に係るプローブ・カードを、その実施例を示
す図面を参酌し乍ら詳述する。
す図面を参酌し乍ら詳述する。
第1図(イ)、 (I7)、 (八)、に)はそれぞれ
本考案のプローブ・カードの一実施例の製作工程を示す
説明図である。
本考案のプローブ・カードの一実施例の製作工程を示す
説明図である。
即ち(1)は、p型の不純物がドープされている単結晶
シリコン基板であり、同単結晶シリコン基板(1)上に
、ウェーハ・チップのパッド位置に同位置上となる如く
設計されるバンプ(21群を、エツチング方法によって
形成するものである。このエツチング方法には、ウェッ
トエツチングとドライエツチング方法があり、上記ウェ
ットエツチング方法は主にぶつ酸を用いて行ない。又上
記ドライエツチング方法は活性化させたガスを用いるも
のであり、本実施例にあってはウェットエツチング方法
によってバンプ群を形成したが、バンプ群を形成するに
当たっては上記ドライエツチング方法でもよい。
シリコン基板であり、同単結晶シリコン基板(1)上に
、ウェーハ・チップのパッド位置に同位置上となる如く
設計されるバンプ(21群を、エツチング方法によって
形成するものである。このエツチング方法には、ウェッ
トエツチングとドライエツチング方法があり、上記ウェ
ットエツチング方法は主にぶつ酸を用いて行ない。又上
記ドライエツチング方法は活性化させたガスを用いるも
のであり、本実施例にあってはウェットエツチング方法
によってバンプ群を形成したが、バンプ群を形成するに
当たっては上記ドライエツチング方法でもよい。
次に上記エツチングにより形成されたバンプ(2)に、
抵抗値を下げる為に、原子価+3のアクセプター不純物
又は、原子価+5のドナー不純物を導入するものである
。この使用される原子価+3の不純物の典型的なものは
ホウ素、アルミニウム、インジウム、ガリウムがあり、
原子価+5の不純物としてはヒ素、アンチモン、リンが
用いられる。
抵抗値を下げる為に、原子価+3のアクセプター不純物
又は、原子価+5のドナー不純物を導入するものである
。この使用される原子価+3の不純物の典型的なものは
ホウ素、アルミニウム、インジウム、ガリウムがあり、
原子価+5の不純物としてはヒ素、アンチモン、リンが
用いられる。
本実施例では、p型のシリコン基板(1)を用いること
で、上記バンプ(21群には、原子価+5のn型不純物
(3)を注入するものである。更にn型不純物(3)の
導入方法としては、熱拡散法とイオン注入法があり、ど
ちらの方法でも導入できるものである。
で、上記バンプ(21群には、原子価+5のn型不純物
(3)を注入するものである。更にn型不純物(3)の
導入方法としては、熱拡散法とイオン注入法があり、ど
ちらの方法でも導入できるものである。
そして第1図中(ハ)及び第2図で示すように、真空蒸
着等によって上記バンプ(2)群からシリコン基板(1
)上に金属電送路(4)(例えばアルミニウム)が蒸着
された配線パターンを形成するものである。
着等によって上記バンプ(2)群からシリコン基板(1
)上に金属電送路(4)(例えばアルミニウム)が蒸着
された配線パターンを形成するものである。
更に上記金属電送路(イ)には、高周波対策用(ノイズ
)としての補償回路(5)を配線するものであり、この
補償回路(5)によって他の電送路(4)への高周波影
響を解消することができる。即ち上記補償回路(5)と
しては、電送路(41,(41間、又は電送路(4)に
等価回路を基板(1)上に配線するものである。又上記
シリコン基板(1)上の金属電送路(4)及び等価回路
(5)以外の表面には、酸化皮膜等によって抵抗値を大
とするような構成とするものである。
)としての補償回路(5)を配線するものであり、この
補償回路(5)によって他の電送路(4)への高周波影
響を解消することができる。即ち上記補償回路(5)と
しては、電送路(41,(41間、又は電送路(4)に
等価回路を基板(1)上に配線するものである。又上記
シリコン基板(1)上の金属電送路(4)及び等価回路
(5)以外の表面には、酸化皮膜等によって抵抗値を大
とするような構成とするものである。
なお、上記シリコン基板(1)以外に他の半導体素材を
用いることも可能であり、状況に応じて最つども適した
半導体素材を用いることが望ましい。
用いることも可能であり、状況に応じて最つども適した
半導体素材を用いることが望ましい。
以上の構成より成る本発明では、バンプ(2群に抵抗値
を下げるn型不純物(3)を注入することによって、上
記バンプ(2)群の抵抗値が下がり導体となり、バンプ
(2)群をウェーハ・チップのパッド(図示せず)に対
し、押圧するように接触させることによって、導通状態
となり、金属電送路(4)を通じて、電気特性試験が行
われるものである。
を下げるn型不純物(3)を注入することによって、上
記バンプ(2)群の抵抗値が下がり導体となり、バンプ
(2)群をウェーハ・チップのパッド(図示せず)に対
し、押圧するように接触させることによって、導通状態
となり、金属電送路(4)を通じて、電気特性試験が行
われるものである。
従って、第3図に示すように、テスター側に接続される
カード基板(6)の中央に、上記シリコン基板(1)が
装着されるものであり、更に上記シリコン基板(1)上
に配線される電送路(4)とカード基板(6)に配線さ
れる電送路(4とが一体的に接続され、接続ビン(力へ
と導かれるものである。
カード基板(6)の中央に、上記シリコン基板(1)が
装着されるものであり、更に上記シリコン基板(1)上
に配線される電送路(4)とカード基板(6)に配線さ
れる電送路(4とが一体的に接続され、接続ビン(力へ
と導かれるものである。
なお上記シリコン基板]1)はp型シリコン板を用いた
が、n型シリコン板でもよく、その場合には、バンプ群
に原子価+3のp型不純物を注入するものである。
が、n型シリコン板でもよく、その場合には、バンプ群
に原子価+3のp型不純物を注入するものである。
〈発明の効果〉
以上述べて来た如く本発明によれば、触針に替えて、シ
リコン基板上にエツチングによりバンブ群を形成するこ
とによって、バンプの微細化が可能となり、更に均一化
されたバンブ群の形成が行われ、多ピン化への対応が充
分に行なえるものである。
リコン基板上にエツチングによりバンブ群を形成するこ
とによって、バンプの微細化が可能となり、更に均一化
されたバンブ群の形成が行われ、多ピン化への対応が充
分に行なえるものである。
従ってウェーハ・チップのパッドに対する接触圧が、触
針機構の場合12〜20g/mm2に対し、本発明では
4g/mm2と極端に小さくなり、パッドに損傷を与え
ることが殆ど無くなる等、種々の効果を奏するものであ
る。
針機構の場合12〜20g/mm2に対し、本発明では
4g/mm2と極端に小さくなり、パッドに損傷を与え
ることが殆ど無くなる等、種々の効果を奏するものであ
る。
第1図(イ)、(υ)、(ハ)はそれぞれ本発明のプロ
ーブ・カードの製作工程を示す説明図、第2図は本発明
の平面説明図、第3図は本発明の使用状態を示す断面説
明図、第4図及び第5図はそれぞれ従来例を示す説明図
である。 図 中 (1):シリコン基板(2):バンプ L3):抵抗値低下用不純物 (41:電送路 (9:補償回路
ーブ・カードの製作工程を示す説明図、第2図は本発明
の平面説明図、第3図は本発明の使用状態を示す断面説
明図、第4図及び第5図はそれぞれ従来例を示す説明図
である。 図 中 (1):シリコン基板(2):バンプ L3):抵抗値低下用不純物 (41:電送路 (9:補償回路
Claims (1)
- 【特許請求の範囲】 1、p型、又はn型のシリコン等の半導体基板上に、エ
ッチングによりウェーハ・チップのパッドに対応するバ
ンプ群を突設形成せしめ、該バンプ群に原子価+3、又
は原子価+5の抵抗値低下用の不純物を注入せしめ、更
に上記バンプ群に電送路を配し、それ以外の基板上表面
を酸化皮膜等によって抵抗値を大としたことを特徴とす
るプローブカード。 2、上記電送路に高周波対策用の補償回路を、半導体基
板上に配線したことを特徴とする請求項1記載のプロー
ブカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26142089A JPH03122570A (ja) | 1989-10-05 | 1989-10-05 | プローブカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26142089A JPH03122570A (ja) | 1989-10-05 | 1989-10-05 | プローブカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03122570A true JPH03122570A (ja) | 1991-05-24 |
Family
ID=17361626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26142089A Pending JPH03122570A (ja) | 1989-10-05 | 1989-10-05 | プローブカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03122570A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51148358A (en) * | 1975-06-04 | 1976-12-20 | Raytheon Co | Integrated circuit |
JPS54148484A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Manufacture of semiconductor wafer test device |
JPS5883271A (ja) * | 1981-10-30 | 1983-05-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | プロ−ブ・ヘツド |
-
1989
- 1989-10-05 JP JP26142089A patent/JPH03122570A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51148358A (en) * | 1975-06-04 | 1976-12-20 | Raytheon Co | Integrated circuit |
JPS54148484A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Manufacture of semiconductor wafer test device |
JPS5883271A (ja) * | 1981-10-30 | 1983-05-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | プロ−ブ・ヘツド |
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