JPH03119595A - Memory control circuit - Google Patents

Abstract

PURPOSE:To shorten the bus cycle time by alternatively setting plural signal generating circuits to the operatable state in a certain order at the time of receiving a start signal to eliminate a need to take the signal clear time into consideration. CONSTITUTION:Each time a bus cycle start signal 1 is generated, an enable A signal 3 and an enable B signal 4 are alternately generated by a toggle circuit 2. Signals 3 and 4 have levels inverted at each time of reception of the signal 1 and are given to A and B block control circuits 5 and 6 respectively and are given to A and B block clear signal generating circuits 7 and 8 also respec tively. Consequently, circuits 5 and 6 are alternately set to the operatable state by signals 3 and 4. The circuit 6 performs the clear processing of a row address strobe original signal 14 generated by itself in parallel with generation of a row address strobe original signal A13 in the circuit 5. Thus, the time of one bus cycle is shortened by the time required for clearing process.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路の動作を制御するメモリ制御回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory control circuit that controls the operation of a memory circuit.

〔従来の技術〕[Conventional technology]

従来一般に、メモリ回路はアドレス指定された場所に、
記憶している情報を読出し出力したり、外部人力した情
報を書き込む。Traditionally, memory circuits typically store addresses at addressed locations.
Read and output stored information, or write information input by external personnel.

このようなメモリ回路の中でバスサイクルのスタートを
示す信号（ハスサイクルスタート信号と称す）を受信し
、次に自己に対するアドレス信号を受信したときに動作
を開始するメモリ回路が知られている。従来のこの種の
メモリ回路におけるダイナミックメモリ（ＤＲＡＭ）の
制御回路の部分的構成を第４図に示す。Among such memory circuits, there is known a memory circuit that receives a signal indicating the start of a bus cycle (referred to as a hash cycle start signal) and then starts operating when it receives an address signal for itself. FIG. 4 shows a partial configuration of a dynamic memory (DRAM) control circuit in a conventional memory circuit of this type.

本回路は、メモリセルの行デコーダに供給する行アドレ
スストローブ信号を内部的に発生する回路を示す。This circuit shows a circuit that internally generates a row address strobe signal to be supplied to a row decoder of a memory cell.

第４図において、オンのハスサイクルスタート（ＣＳ）
信号５０がｃｐｕ　（不図示）により発生され、次に、
アドレス信号が発生されると、メモリ制御回路のデコー
ダ（不図示）によりアドレス信号か識別される。この識
別により自己メモリに対するアドレス指定がなされたこ
とを検出すると、上記デコーダからオンの選択（ＳＥＬ
ＥＣＴ）信号５１が発生され、またアドレス信号から生
成された行アドレスを指定するためのアドレスストロー
ブ（八Ｓ）信号５２か行ストローブ信号合成回路６１に
人力される。In Figure 4, the on lotus cycle start (CS)
A signal 50 is generated by a CPU (not shown) and then
When an address signal is generated, it is identified as an address signal by a decoder (not shown) of the memory control circuit. When it is detected that the self-memory has been addressed by this identification, the decoder selects ON (SEL).
ECT) signal 51 is generated, and an address strobe (8S) signal 52 for specifying a row address generated from the address signal is input to a row strobe signal synthesis circuit 61.

方、ブロック制御回路６０はハスサイクルスタート（Ｃ
Ｓ）信号５０を人力すると、この信号により起動し、行
アドレス元信号５４を発生する。一定時間が経過すると
、ブロック制御回路から出されるクリア信号５３により
行アドレス元信号５４がクリア（レベル゛オブ”）され
る。On the other hand, the block control circuit 60 starts the hash cycle (C
S) When the signal 50 is input manually, it is activated by this signal and generates the row address source signal 54. After a certain period of time has elapsed, the row address source signal 54 is cleared (level "of") by a clear signal 53 output from the block control circuit.

このため、選択（ＳＥＬＥＣＴ）信号５１、アドレスス
トローブ（ＡＳ）信号および行アドレス元信号５４か共
゛に発生している間上記信号のアンド出力か行アドレス
ストローブ信号としてメモリセル（本体）の行（コラム
）駆動回路（不図示）に供給される。Therefore, while the selection (SELECT) signal 51, address strobe (AS) signal, and row address source signal 54 are all generated, the AND output of the above signals or the row address strobe signal is used as the row ( (column) drive circuit (not shown).

なお、バスサイクルスタート信号のかわりに、チップセ
レクｌ−信号をメモリに対する起動信号とする回路も知
られている。Note that a circuit is also known in which the chip select l- signal is used as the activation signal for the memory instead of the bus cycle start signal.

［発明が解決しようとする課題］ しかしなから、従来のこの種のメモリ制御回路ては、起
動信号（ハスサイクルスター１−信号）にｊ；リメモリ
に対する動作４８号、たとえは行アドレスストローブ信
号を発生した後、次のハスサイクルまでにこれら発生し
た信号をクリアしておかなりれはならない。[Problems to be Solved by the Invention] However, in the conventional memory control circuit of this type, the start signal (has cycle star 1 signal) is j; After they are generated, these generated signals must be cleared before the next lot cycle.

したがって、１サイクルを構成する時間は第５図のタイ
ミングチャートに示すようにメモリセルを作動させる時
間Ｔ１とブロック制御回路６０をクリアする時間Ｔ２が
必要になっている。メモリ回路に対して、アドレス信号
やハスサイクルスタート（ＣＳ）信号を供給する中央演
算処理装置（ｃｐｕ）ては、上述の時間Ｔ１でアクセス
（読出し／又は書き込の指示）可能であるにもかかわら
ず、メモリ回路側のクリア動作のために、その時間Ｔま
たけ待機しなければならない。この結果、中央演算処理
装置の稼動率を下げるたけてなく、１ハスサイクルの時
間が長くなってしまうという不具合が従来のメモリ制御
回路にはあった。Therefore, as shown in the timing chart of FIG. 5, one cycle requires a time T1 for operating the memory cells and a time T2 for clearing the block control circuit 60. Although the central processing unit (CPU) that supplies address signals and hash cycle start (CS) signals to the memory circuit can be accessed (read/write instructions) at the above-mentioned time T1, First, it is necessary to wait for the time T for the clearing operation on the memory circuit side. As a result, the conventional memory control circuit has problems in that the operating rate of the central processing unit cannot be reduced enough and the time for one hash cycle becomes longer.

そこて、本発明の目的は、上述の点に鑑みて、メモリの
アクセスサイクルをより短縮することか可能なメモリ制
御回路を提供することにある。SUMMARY OF THE INVENTION In view of the above-mentioned points, an object of the present invention is to provide a memory control circuit that can further shorten the memory access cycle.

［課題を解決するだめの手段］ このような目的を達成するために、本発明は、起動を指
示する起動信号および読み出しア１−レス又は書き込み
アドレスを指示するアドレス信号を外部から受信して読
み出し又は書き込みのための動作制御をメモリ本体に対
して行うメモリ制御回路において、前記起動信号に応じ
て前記動作制御のための情報信号を発生可能な同一構造
の複数の信号発生回路と、前記起動信号を受信する毎に
、前記複数の信号発生回路を一定の順序で択一的に動作
可能状態とする選択回路と、具えたことを特徴とする。[Means for Solving the Problems] In order to achieve such an object, the present invention provides a method for reading by receiving from the outside an activation signal instructing activation and an address signal instructing a read address or a write address. Alternatively, in a memory control circuit that performs operation control for writing on a memory main body, a plurality of signal generation circuits having the same structure capable of generating information signals for the operation control in response to the activation signal, and the activation signal The present invention is characterized by comprising a selection circuit that selectively enables the plurality of signal generation circuits in a certain order each time the signal generation circuit receives the signal.

［作　用］ 本発明では、起動信号を受信する毎に選択回路の指示に
より、複数の信号発生回路か一定の順序で択一的に動作
可能状態となる。この結果、動作可能状態となっていた
信号発生回路は次の起動信号により動作禁止状態となる
間、すなわち、出力信号をクリアする間並行して他の信
号発生回路か動作可能状態となるのて、従来例のように
、信号クリア時間を考慮する必要はなく、その時間だけ
ハスサイクル時間を短縮することができる。[Function] In the present invention, each time an activation signal is received, a plurality of signal generation circuits are selectively enabled to operate in a certain order according to an instruction from a selection circuit. As a result, while the signal generation circuit that was in the operable state is disabled by the next activation signal, that is, while the output signal is cleared, other signal generation circuits become operable in parallel. Unlike the conventional example, there is no need to consider the signal clearing time, and the hash cycle time can be shortened by that amount.

〔実施例〕〔Example〕

以下、図面を参照して本発明実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.

第１図は、本発明実施例の回路構成を示す。FIG. 1 shows the circuit configuration of an embodiment of the present invention.

なお、第１図において第４図に示す信号および回路と同
様の箇所については詳細な説明を省略する。Note that in FIG. 1, detailed explanations of the same signals and circuits as shown in FIG. 4 will be omitted.

第１図において１はハスサイクルスタート（ＣＳ）信号
てあり、バスサイクルスタート信号が生成される毎にト
グル回路２て交互にイネーブルＡ信号３およびイネーブ
ルＢ信号か生成される。イネプルＡ信号３およびイネー
ブルＢ信号４はハスサイクルスタート信号１を受信する
毎にレベル反転する信号てあり、それぞれＡブロック制
御回路５とＢブロック制御回路６へ与えられる。同時に
、Ａブロッククリア信号生成回路７とＢブロッククリア
信号生成回路８へもそれぞれ与えられる。イネーブルＡ
、Ｂ信号３．４によりＡ、Ｂブロック制御回路５，６が
交互に動作可能状態となる。このため、トグル回路２か
選択回路として動作する。In FIG. 1, reference numeral 1 indicates a bus cycle start (CS) signal, and each time the bus cycle start signal is generated, the toggle circuit 2 alternately generates an enable A signal 3 and an enable B signal. The enable A signal 3 and the enable B signal 4 are signals whose levels are inverted every time the hash cycle start signal 1 is received, and are applied to the A block control circuit 5 and the B block control circuit 6, respectively. At the same time, the signal is also applied to the A block clear signal generation circuit 7 and the B block clear signal generation circuit 8, respectively. enable A
, B signals 3.4 enable the A and B block control circuits 5 and 6 to operate alternately. Therefore, the toggle circuit 2 operates as a selection circuit.

Ａブロック制御回路５はハスサイクルスタート信号１に
、応じて、行アドレスストローブ元信号Ａ（ＲＡＳ　Ｏ
ＲＧ　Ａ）１３　と、それを終了（クリア）するだめの
終了Ａ　（ＲＡＳ　ＣＬＲＡ）信号９を発生する。Ｂブ
ロック制御回路６は同様に行ア［−レスストローブ元信
号Ｂ　（ＲＡＳ　ＯＲＧ　Ｂ）１４および終了Ｂ　（Ｒ
ＡＳ　ＣＬＲＢ）信号を発生ずる。Ａ、Ｂブロック制御
回路５．１３か信号発生回路として動作する。The A block control circuit 5 outputs a row address strobe source signal A (RASO) in response to the hash cycle start signal 1.
RG A) 13 and a termination A (RAS CLRA) signal 9 to terminate (clear) it. Similarly, the B block control circuit 6 outputs the row a[-res strobe source signal B (RAS ORG B) 14 and the end B (R
AS_CLRB) signal is generated. The A and B block control circuits 5.13 operate as signal generation circuits.

終了Ａ信号９および終了Ｂ信号ｌＯはそれぞれＡブロッ
ククリア信号生成回路７とＢブロッククリア信号生成回
路８へ与えられ、上記イネーブルＡ、Ｂ信号３．４とそ
れぞれ論理和（オア）される。この出力信号か各ブロッ
ク制御回路５．６に対するクリア信号ＩＩ、１２　とし
て対応のブロック制御回路に人力され、上記行アドレス
ストローブ元信号Ａ　、　　Ｂ　（ＲＡＳ　ＯＲＧ　Ａ
、Ｂ）１３，１４をクリアする。The end A signal 9 and the end B signal 1O are applied to the A block clear signal generation circuit 7 and the B block clear signal generation circuit 8, respectively, and are ORed with the enable A and B signals 3.4, respectively. This output signal is manually inputted to the corresponding block control circuit as clear signals II and 12 for each block control circuit 5.6, and the row address strobe source signals A and B (RAS ORG A
, B) Clear 13 and 14.

ハスマスタ（たとえは中央演算処理装置）がハスにアド
レス信号を出力すると、メモリ制御回路ではそのアドレ
ス信号か自己に対する指定アドレスかを識別し、自己の
指定のアドレスについてはメモリ有効信号（ＳＥｌ、Ｅ
（：Ｔ）１７を発生ずる。このメモリ有効信号と」二記
アドレス信号から取り出された行アドレスストローブ信
号１６と、上記行アドレスストローブ元信号Ａ　（ＲＡ
Ｓ　ＯＲＧ　Ａ）１３又は行アドレスストローブ元信号
Ｂ　（ＲＡＳ　ＯＲＧ　Ｂ）１４　との論理積（アンｌ
”）演算が行ストローブ信号合成装置１５においてなさ
れる。行ストローブ信号合成装置１８の出力信号か行ア
［−レスストローブ（ＲＡＳ）信号１８としてメモリ本
体の行駆動回路（不図示）に送られる。When the lotus master (for example, a central processing unit) outputs an address signal to the lotus, the memory control circuit identifies whether the address signal is a designated address for itself, and the memory valid signal (SEl, E
(:T) Generates 17. This memory valid signal, the row address strobe signal 16 extracted from the two address signals, and the row address strobe source signal A (RA
AND with S ORG A) 13 or row address strobe source signal B (RAS ORG B) 14 (unl
") operation is performed in the row strobe signal synthesizer 15. The output signal of the row strobe signal synthesizer 18 is sent as a row address strobe (RAS) signal 18 to a row drive circuit (not shown) of the memory main body.

次に、第１図の回路の動作を第２図のタイミングチャー
トおよび第３図のフローチャートを参照しなから説明す
る。第２図のサイクル１０１のタイミングＴ１でハスサ
イクルスタート信号１か有効となると（第３図のステッ
プＳｌ）、トグル回路２はイネーブルＡ信号３を有効（
レベルオン）とさせる（第３図のステップＳ２）。Next, the operation of the circuit shown in FIG. 1 will be explained with reference to the timing chart shown in FIG. 2 and the flow chart shown in FIG. 3. When the hash cycle start signal 1 becomes valid at timing T1 of cycle 101 in FIG. 2 (step Sl in FIG. 3), the toggle circuit 2 enables the enable A signal 3 (
level on) (step S2 in FIG. 3).

この結果、Ａブロック制御回路５に起動がかかり、行ア
ドレスストローブ元信号Ａ　（ＲＡｓ　ＯＲＧ　Ａ）１
３かイ丁効となる。なお、このとき、イネーブルＢ信号
４は無効（レベルオフ）となっているので、クリア信号
生成回路８によりクリアＢ信号１２か有効となり、Ｂブ
ロック制御回路６は起動しない。As a result, the A block control circuit 5 is activated, and the row address strobe source signal A (RAs ORG A)1
3 or 1 is effective. Note that at this time, since the enable B signal 4 is invalid (level off), the clear signal generating circuit 8 makes the clear B signal 12 valid, and the B block control circuit 6 is not activated.

ハスマスタはハスサイクルスタート信号１に続いてアド
レス信号を発生するので、このアドレス信号を識別して
得られるメモリ有効信号１７およびアドレスストローブ
信号１４が有効のとき行アドレスストローブ信号合成回
路１５か開となる。このため、上述の有効の行ア１−レ
スストローブ元信号Ａ（ＲＡＳ　ＯＲＧ　Ａ）１３　と
メモリ有効信号１７およびアドレスストローブ信号１４
とのアント結果（行アドレスストローブ信号１８）か行
アドレスストローブ信号合成回路１５から出力される（
第３図のステップ５１４→５１５　）。Since the hash master generates an address signal following the hash cycle start signal 1, when the memory valid signal 17 and address strobe signal 14 obtained by identifying this address signal are valid, the row address strobe signal synthesis circuit 15 is opened. . Therefore, the above-mentioned valid row address 1 address strobe source signal A (RAS ORG A) 13, memory valid signal 17 and address strobe signal 14
The ant result (row address strobe signal 18) is output from the row address strobe signal synthesis circuit 15 (
Steps 514→515 in FIG. 3).

この後、一定時間経過してもハスサイクルスターｌ−信
号か発生されないときは、Ａブロック制御回路５から自
動的に第２図のタイミングＴ１４で発生されるクリアＡ
侶号１１によりＡブロック制御回路５は動作停止状態と
なる。この結果、行アドレスストローブ元信号（ＲＡＲ
ＯＲＧ　へ信号）１３１行アドレスストローブ信号１８
も続いて無効となる（第３図のステップ５１５→Ｓ１８
→５１７→５１８→５１９　）　、。After that, if the Has Cycle Star l- signal is not generated even after a certain period of time has elapsed, the A block control circuit 5 automatically generates a clear A signal at timing T14 in FIG.
The A-block control circuit 5 is brought into a non-operational state by the number 11. As a result, the row address strobe source signal (RAR
signal to ORG) 131 row address strobe signal 18
is subsequently invalidated (step 515→S18 in FIG. 3).
→517→518→519) ,.

続いて、バスサイクル１０２ても当該メモリに対してア
クセス要求がなされる場合、バスサイクルスター）へ信
号１に応じて、トグル回路２はタイミングＴ２０てイネ
ーブルＡ、Ｂ信号３，４のレベルを反転させる。この結
果、Ｂブロック制御回路６か起動され、Ａブロック制御
回路５は動作禁止状態となる（第３図のステップＳｌ−
＋５１０＝Ｓ４１）。Subsequently, when an access request is made to the memory in bus cycle 102, the toggle circuit 2 inverts the levels of enable A and B signals 3 and 4 at timing T20 in response to signal 1 to the bus cycle star. let As a result, the B block control circuit 6 is activated, and the A block control circuit 5 is prohibited from operating (step Sl-- in FIG. 3).
+510=S41).

以下、行アドレスストローブ元信号Ｂ　（ＲＡＳ　０Ｒ
ＧＢ）１４が有効となり、メモリ有効信号１７およびア
トレスス１−ローブ信号１６が有効になった時点（第２
図のタイミングＴ２２）で行ストローブ信号合成回路１
５から行アドレスストローブ信号１８か出力される。Below, row address strobe source signal B (RAS 0R
GB) 14 becomes valid, and the memory valid signal 17 and the address signal 1-lobe signal 16 become valid (second
At timing T22) in the figure, the row strobe signal synthesis circuit 1
A row address strobe signal 18 is output from 5.

以下、当該メモリにアクセス要求がくる毎にトグル回路
２の選択指定によりＡブロック制御回路５およびＢブロ
ック制御回路６が交互に動作する。また、たとえばＡブ
ロック制御回路５か動作可能状態となったときには同時
にＢブロック制御回路６が動作禁止状態となり、Ａブロ
ック制御回路５による行アドレスストローブ元信号Ａの
発生動作と並行してＢブロック制御回路６は自己の発生
した行アドレスストローブ元信号Ｂのクリア処理を行う
。このため、クリア処理に要する時間たけ１バスサイク
ルの時間を従来例よりも短くすることが可能となる。Thereafter, each time an access request is received to the memory, the A block control circuit 5 and the B block control circuit 6 operate alternately according to the selection designation of the toggle circuit 2. Further, for example, when the A block control circuit 5 becomes operable, the B block control circuit 6 becomes disabled at the same time, and the B block is controlled in parallel with the operation of generating the row address strobe source signal A by the A block control circuit 5. The circuit 6 clears the row address strobe source signal B generated by itself. Therefore, the time required for one bus cycle can be made shorter than in the conventional example by the time required for the clearing process.

本例てはキャッシュメモリを有するＣＰＵと接続する場
合を考えている。この場合ＣＰＩＩかキャッシュメモリ
とアクセスするとぎはハススタートサイクル信号１を発
生した後、アドレス信号を発生ゼす、キャッシュメモリ
にアクセスし、不規則な周期で次のハススタートサイク
ル信号１を発生ずることがある。このような場合におい
ても新しく、発生されたバススタートサイクル信号１に
よりＡ、Ｂブロック制御回路５，６が交互に作動するの
で、不規則周期のバスサイクルにも対応することができ
る。In this example, we are considering a case where a CPU having a cache memory is connected. In this case, when accessing the CPII or the cache memory, generate the hash start cycle signal 1, then generate the address signal, access the cache memory, and generate the next hash start cycle signal 1 at irregular intervals. There is. Even in such a case, since the A and B block control circuits 5 and 6 are operated alternately in response to the newly generated bus start cycle signal 1, it is possible to cope with bus cycles having irregular periods.

また、ＣＰＵかキャッシュメモリとアクセスするときは
アドレス信号が発生されないので、行アドレスストロー
ブ信号合成回路１５は閏となって、行アドレスストロー
ブ信号１８は無効状態であり、メモリセルかアクセスす
ることはない。Further, since no address signal is generated when accessing the CPU or cache memory, the row address strobe signal synthesis circuit 15 becomes a leap, and the row address strobe signal 18 is in an invalid state, so that no memory cell is accessed. .

本実施例の他に次の例か考えられる。In addition to this embodiment, the following examples may be considered.

（１）本実施例ではタイナミックメモリ（ＤＲＡＭ）の
行アドレスス）へローブ信号を生成する例を示したか、
列信号発生回路や、ＣＰＬＩのアドレス信号の保持回路
等にも本発明を適用することかできることは言うまでも
ない。(1) In this embodiment, an example is shown in which a lobe signal is generated to a row address of a dynamic memory (DRAM).
It goes without saying that the present invention can also be applied to column signal generation circuits, CPLI address signal holding circuits, and the like.

（２）本実施例ではＡ、Ｂブロック制御回路５．６に一
定時間後に出力信号をクリアさせる機能を持たせている
が、メモリ回路自体の電力消費を考慮する必要かないと
きはこの機能を持たせる必要はない、したかって、その
分、回路構成か簡略化され、製造コストの低減に寄与す
ることかできる。(2) In this embodiment, the A and B block control circuits 5.6 are provided with a function to clear the output signal after a certain period of time, but this function may be provided when there is no need to consider the power consumption of the memory circuit itself. Therefore, the circuit configuration can be simplified and the manufacturing cost can be reduced.

（３）本実施例ではブロック制７３１１回路を２個とす
る例を示したかメモリの高速駆動を行うときには２個以
上とするとよい。この場合は、トグル回路２のかわりに
リング型式のカウンタを用いる。このカウンタによりサ
イクルスタート信号の発生個数を計数し、その計数結果
に対応するブロック制御回路を動作可能状態とさせる。(3) In this embodiment, an example is shown in which the number of block system 7311 circuits is two. However, when high-speed driving of the memory is performed, it is preferable to use two or more circuits. In this case, a ring type counter is used instead of the toggle circuit 2. This counter counts the number of cycle start signals generated, and enables the block control circuit corresponding to the count result.

「発明の効果コ 以上、説明したように、本発明では、起動信号を受信す
る毎に選択回路の指示により、複数の信号発生回路か一
定の順序で択一的に動作可能状態となる。この結果、動
作可能状態となっていた信号発生回路は次の起動信号に
より動作禁止状態となる間、すなわち、出力信号をクリ
アする間並行して他の信号発生回路か動作可能状態とな
るのて、従来例のように、信号クリア時間を考慮する必
要はなく、その時間たけバスサイクル時間を短縮するこ
とかてきる。Effects of the Invention As explained above, in the present invention, each time an activation signal is received, a plurality of signal generation circuits are selectively enabled to operate in a certain order according to instructions from the selection circuit. As a result, while the signal generation circuit that was in the operable state is disabled by the next activation signal, that is, while the output signal is cleared, other signal generation circuits become operable in parallel. Unlike the conventional example, there is no need to consider the signal clearing time, and the bus cycle time can be shortened by that amount.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明実施例の回路構成を示すブロック図、 第２図は第１図の回路の信号発生タイミングを示すタイ
ミングチャート、 第３図は第１図の回路の動作手順を示すフローチャート
、 第４図は従来例の回路構成を示すブロック図、 第５図は第４図の回路の信号発生タイミングを示すタイ
ミングチャートである。 １・・・ハスサイクルスター１−　（Ｃ５）信号、２・
・・トグル回路、 ３．４・・・イネーブルＡ、Ｂ信号、 ５．６・・・Ａ、Ｂブロック制御装置、７．８・・・Ａ
、Ｂブロッククリア信号生成装置、 ９、ｌＯ・・・終了Ａ信号（ＲＡＳ　ＣＬＲ八）終了　
Ｂ　イ言ｕ、　　（ＲＡＳ　　ＣＬＲＢ）　　　、１１
．１２・・・クリア信号Ａ、Ｂ。 １３．１４・・・行アドレスストローブ元信号Ａ、　　
Ｂ（ＲＡＳ　ＯＲＧ　Ａ、Ｂ）、 １５・・・行アドレスストローブ信号合成装置、１６・
・・アドレスストローブ（八Ｓ）イ言号、１７・・・メ
モリ有効（ＳＥＬＥＣＴ）信号、ｌｉ！・・・行アドレ
スストローブ（ＲＡＳ）　（乙号。1 is a block diagram showing the circuit configuration of an embodiment of the present invention; FIG. 2 is a timing chart showing the signal generation timing of the circuit in FIG. 1; FIG. 3 is a flowchart showing the operating procedure of the circuit in FIG. 1; FIG. 4 is a block diagram showing a conventional circuit configuration, and FIG. 5 is a timing chart showing signal generation timing of the circuit shown in FIG. 1... Hascycle Star 1- (C5) signal, 2.
...Toggle circuit, 3.4...Enable A, B signals, 5.6...A, B block control device, 7.8...A
, B block clear signal generation device, 9, lO...End A signal (RAS CLR8) end
B I say u, (RAS CLRB), 11
．． 12... Clear signals A, B. 13.14... Row address strobe source signal A,
B (RAS ORG A, B), 15... Row address strobe signal synthesizer, 16.
...Address strobe (8S) I word, 17...Memory valid (SELECT) signal, li! ...Row address strobe (RAS) (No.

Claims (1)

【特許請求の範囲】 １）起動を指示する起動信号および読み出しアドレス又
は書き込みアドレスを指示するアドレス信号を外部から
受信して読み出し又は書き込みのための動作制御をメモ
リ本体に対して行うメモリ制御回路において、 前記起動信号に、応じて前記動作制御のための情報信号
を発生可能な同一構造の複数の信号発生回路と、 前記起動信号を受信する毎に、前記複数の信号発生回路
を一定の順序で択一的に動作可能状態とする選択回路と
、 を具えたことを特徴とするメモリ制御回路。[Claims] 1) In a memory control circuit that receives from the outside a start signal instructing start-up and an address signal instructing read address or write address, and controls operation for reading or writing on the memory main body. , a plurality of signal generation circuits having the same structure capable of generating information signals for controlling the operation in response to the activation signal; and each time the activation signal is received, the plurality of signal generation circuits are activated in a certain order. A memory control circuit comprising: a selection circuit that selectively enables operation; and a memory control circuit.