JPH03116497A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH03116497A JPH03116497A JP1253362A JP25336289A JPH03116497A JP H03116497 A JPH03116497 A JP H03116497A JP 1253362 A JP1253362 A JP 1253362A JP 25336289 A JP25336289 A JP 25336289A JP H03116497 A JPH03116497 A JP H03116497A
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Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリ装置に関するものである。[Detailed description of the invention] Industrial applications The present invention relates to a semiconductor memory device.
従来の技術
最近、半導体メモリ装置の高集積化、高密度化が進み、
このために、製造工程上でメモリセルが不良となること
があり、これらの不良メモリセルをあらかじめ用意した
冗長メモリセルに置き換えることによりデバイスを良品
として救済することが歩留まりを向上させる上で必須の
技術となっている。従来は、この不良メモリセルへの置
き換えは製造工程中に不良メモリセルのアドレスを不良
メモリセルアドレス記憶部に記憶させるものであった。Conventional technology Recently, semiconductor memory devices have become more highly integrated and densely packed.
For this reason, memory cells may become defective during the manufacturing process, and it is essential to salvage the device as a good product by replacing these defective memory cells with redundant memory cells prepared in advance to improve yield. It has become a technology. Conventionally, this replacement with a defective memory cell involves storing the address of the defective memory cell in a defective memory cell address storage section during the manufacturing process.
第３図は、従来の冗長メモリセル及び冗長メモリセル選
択回路を備えた半導体メモリ装置の回路構成図である。FIG. 3 is a circuit diagram of a semiconductor memory device including a conventional redundant memory cell and a redundant memory cell selection circuit.
メモリセルアレイ９と、回路ブロックとして、アドレス
バッファ回路１５゜冗長メモリセル選択回路８．アドレ
スデコーダ１０゜データ書き込み・読み出し回路１３が
あり、外部からの信号として、外部制御信号、外部アド
レス、外部入力データ、外部出力データがある。この従
来の冗長メモリセル及び冗長メモリセル選択回路８を備
えた半導体メモリ装置の動作について説明する。外部制
御信号によって、外部アドレスをアドレスバッフ１回路
１５にとりこみ、このアドレスバッファ回路１５にとり
こまれた内部アドレス冗長メモリセル選択回路８とアド
レスデコーダ１０に送り、冗長メモリセル選択回路８で
は、送り込まれた内部アドレスが不良メモリセルアドレ
ス記憶部に記憶されたアドレスと異なるアドレステアれ
ば、メモリセルアレイ中の冗長メモリセルは選択せずに
、アドレスデコーダ１０でメモリセルアレイ９中の選択
するべきメモリセルの選択を行なう。また、送り込まれ
た内部アドレスが不良メモリセルアドレス記憶部に記憶
されたアドレスと同じアドレスであれば、メモリセルア
レイ９中の冗長メモリセルを選択すると同時にアドレス
デコーダ１０でのメモリセルの選択を禁止する。A memory cell array 9, an address buffer circuit 15, and a redundant memory cell selection circuit 8 as circuit blocks. There is an address decoder 10 and a data write/read circuit 13, and external signals include an external control signal, an external address, external input data, and external output data. The operation of this conventional semiconductor memory device including redundant memory cells and redundant memory cell selection circuit 8 will be described. The external address is taken into the address buffer 1 circuit 15 by an external control signal, and the internal address taken into this address buffer circuit 15 is sent to the redundant memory cell selection circuit 8 and the address decoder 10. If the internal address is different from the address stored in the defective memory cell address storage section, the address decoder 10 selects the memory cell to be selected in the memory cell array 9 without selecting the redundant memory cell in the memory cell array. Make a selection. Further, if the sent internal address is the same address as the address stored in the defective memory cell address storage section, a redundant memory cell in the memory cell array 9 is selected and, at the same time, selection of the memory cell in the address decoder 10 is prohibited. .
ここで冗長メモリセル選択回路８中の不良メモリセルア
ドレス記憶部へのアドレス記憶は製造工程中に記憶する
もので、例えば、ヒユーズを用意して、このヒユーズを
レーザで溶断したり、電気的に切断することによりアド
レスを記憶したり、電気的に書き込み可能なＲＯＭ （
ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）にアドレスを記憶
する方法が取られている。書き込み・読み出しデータは
外部制御信号によって、データ書き込み・読み出し回路
１３に、外部入力データを取り込んだり、外部出力デー
タを送りだし、このデータ書き込み・読み出し回路１３
から、メモリセルアレイ９中の選択されたメモリセルに
データを書き込んだり読みだすという動作を行なう。Here, addresses are stored in the defective memory cell address storage section in the redundant memory cell selection circuit 8 during the manufacturing process. For example, a fuse is prepared and the fuse is blown by laser, or electrically ROM (
A method is used in which addresses are stored in read only memory. The write/read data is input to the data write/read circuit 13 by an external control signal, and external output data is sent to the data write/read circuit 13.
Then, data is written into or read from a selected memory cell in the memory cell array 9.
発明が解決しようとする課題
このように、従来の半導体メモリ装置では、不良メモリ
セルの冗長メモリセルへの置き換えを製造工程中に不良
メモリセルのアドレスを不良メモリセルアドレス記憶部
に記憶させるものであり、ユーザのもとて使用中にデバ
イスに不良メモリセルが生じた場合は、この不良デバイ
スを良品デバイスと置き換えなければ、セット全体を正
常に動作させることができないという課題があった。Problems to be Solved by the Invention As described above, in conventional semiconductor memory devices, the address of the defective memory cell is stored in the defective memory cell address storage section during the manufacturing process in order to replace a defective memory cell with a redundant memory cell. However, if a defective memory cell occurs in a device during use by a user, there is a problem in that the entire set cannot operate normally unless the defective device is replaced with a good device.
課題を解決するための手段
本発明は、上記の問題点を解決するために、メモリセル
アレイ部、冗長メモリセル、冗長メモリセル選択回路、
自己テスト回路を有し、前記自己テスト回路の作動によ
り前記メモリセルアレイ部を自己テストし、不良メモリ
セルを認識すると、前記冗長メモリセル選択回路が有す
るところの不良メモリセルアドレス記憶部に、前記不良
メモｌノセルのアドレスを記憶し、以後、前記不良メモ
１ノセルのアドレスが選択されると冗長メモ＋７セルカ
（選択されるように構成されたものである。Means for Solving the Problems In order to solve the above problems, the present invention provides a memory cell array section, a redundant memory cell, a redundant memory cell selection circuit,
A self-test circuit is provided, and when the memory cell array section is self-tested by the operation of the self-test circuit and a defective memory cell is recognized, the defective memory cell array section is stored in a defective memory cell address storage section of the redundant memory cell selection circuit. The address of the first memory cell is stored, and when the address of the defective memory cell 1 is selected thereafter, the redundant memory +7 cell is selected.
作用
このように、本発明の半導体メモリ装置で番よ、ユーザ
のもとて使用中にデ／（イスに不良メモ１ノセルが生じ
た場合でも、自己テスト回路の作動番こよりメモリセル
を自己テストし、不良メモＩＪセルを認識すると、冗長
メモリセル選択回路が有するところの不良メモリセルア
ドレス記憶部側こ、前言己不良メモリセルのアドレスを
記憶し、以後、不良メモリセルのアドレスが選択される
と冗長メモ１ノセルが選択されるため、デノ（イスを良
品と置き換えなくとも、セット全体を正常に動作させる
こと力（できる。。In this manner, even if a defective memory cell occurs in the semiconductor memory device of the present invention during use by the user, the self-test circuit is activated so that the memory cell can be self-tested. When a defective memory cell IJ is recognized, the defective memory cell address storage section of the redundant memory cell selection circuit stores the address of the defective memory cell, and thereafter selects the address of the defective memory cell. Since one redundant memo cell is selected, it is possible to make the entire set work properly without replacing the chair with a good one.
実施例
以下、本発明を実施例によって第１図、第２図を用いて
説明する。第１図は、本発明実施例の自己テスト機能、
冗長メモリセル及び冗長メモリセル選択回路を備えた半
導体メモリ装置の回路構成図である。メモリセルアレイ
と、回路ブロックとして、自己テスト制御回路１殆振回
路、基本タロツク発生回路、アドレスカウンタ回路、ア
ドレスバッファ回路、内部アドレス発生回路、冗長メモ
リセル選択回路、アドレスデコーダ、制御信号選択回路
、内部制御信号発生回路、データ発生回路、書き込みデ
ータ選択回路、データ判定回路。EXAMPLES Hereinafter, the present invention will be explained by way of examples with reference to FIGS. 1 and 2. FIG. 1 shows the self-test function of the embodiment of the present invention.
1 is a circuit configuration diagram of a semiconductor memory device including redundant memory cells and a redundant memory cell selection circuit. FIG. The memory cell array and circuit blocks include a self-test control circuit 1, a basic tarlock generation circuit, an address counter circuit, an address buffer circuit, an internal address generation circuit, a redundant memory cell selection circuit, an address decoder, a control signal selection circuit, and an internal Control signal generation circuit, data generation circuit, write data selection circuit, data judgment circuit.
データ書き込み・読み出し回路があり、外部からの信号
として、外部制御信号、外部アドレス、外部入力データ
、外部出力データがある。第２図は、第１図の回路構成
図中の不良メモリセルアドレス記憶部を有した冗長メモ
リセル選択回路の一例を示す。ＡＯ，ＡＩ、Ａ２．ＡＯ
，ＡＩ、Ａ２は内部アドレス信号、Ｑｌ）１ないしＱｐ
１７はＰチャンネル型ＭＯ３）ランジスタ、Ｑｎｌ＊い
しＱｎ３１はＮチャンネル型ＭＯＳトランジスタ、ＩＮ
ＶＩは否定回路、ＯＲ１は論理和回路、Ｒ３ＭＣは冗長
選択記憶信号、ＲＡＳＣは冗長選択アドレス記憶制御信
号、ＲＲＣは冗長選択記憶信号リセット信号、Ｒ２Ｏは
冗長選択信号、２１は不良メモリセルアドレス記憶部、
２２は冗長選択記憶部である。この自己テスト機能、冗
長メモリセル及び冗長メモリセル選択回路を備えた半導
体メモリ装置の動作について説明する。まず、第１図で
自己テスト制御回路１が自己テストモードを検出すると
、自己テストを開始する。ここで自己テストモードにな
る方法として、例えば、電源投入時や、制御信号による
ものが考えられる。自己テストモードになると、発振回
路２が作動を始め、基本クロック発生回路３により、基
本クロックが生成される。この基本クロックとアドレス
カウンタ回路４からの信号をもとに内部制御信号発生回
路５で内部制御信号が生成され、制御信号選択回路６が
この内部制御信号を選択し、この制御信号で回路が・制
御される。この制御信号は、まず全メモリセルにデータ
を書き込み、書き込みが終わると読み出しとなる信号で
ある。また基本クロックをもとにアドレスカウンタ回路
４でメモリセル選択用のアドレスが生成され、このアド
レスが内部アドレス発生回路７で選択され、内部アドレ
スを冗長メモリセル選択回路８とアドレスデコーダに送
り、冗長メモリセル選択回路８では、送り込まれた内部
アドレスが不良メモリセルアドレス記憶部に記憶された
アドレスと異なるアドレスであれば、メモリセルアレイ
９中の冗長メモリセルは選択せずに、アドレスデコーダ
１０でメモリセルアレイ９中の選択するべきメモリセル
の選択を行なう。また、送り込まれた内部アドレスが不
良メモリセルアドレス記憶部に記憶されたアドレスと同
じアドレスであれば、メモリセルアレイ９中の冗長メモ
リセルを選択すると同時にアドレスデコーダ１０でのメ
モリセルの選択を禁止する。また、アドレスカウンタ回
路４からの信号を受はデータ発生回路１１で、書き込み
データ、読み出しデータ判定用期待値データを発生し、
データ書き込み時には、この書き込みデータを書き込み
データ選択回路１２で選択し、データ書き込み・読み出
し回路１３を通して、メモリセルアレイ９中の選択され
たメモリセルにデータを書き込む。データ読み出し時に
は、データ判定回路１４が、データ書き込み・読み出し
回路１３を通してメモリセルアレイ９中の選択されたメ
モリセルから読み出されたデータとデータ発生回路１１
から生成された読み出しデータ判定用期待値データとを
比較し、読み出しデータと期待値データとが同じであれ
ば、次のアドレスの読み出しに移る。読み出しデータと
期待値データとが異なれば、このアドレスのメモリセル
が不良であるので、冗長メモリセル選択回路８の不良メ
モリセルアドレス記憶部にこのときのアドレスを記憶す
る。なお、第１図中、外部アドレスは、アドレスバッフ
ァ回路１５を通じて、内部アドレス発生回路７に加えら
れる。この冗長メモリセル選択回路８の不良メモリセル
アドレス記憶部への記憶動作について、第２図を参照し
なが・ら説明する。There is a data write/read circuit, and external signals include an external control signal, an external address, external input data, and external output data. FIG. 2 shows an example of a redundant memory cell selection circuit having a defective memory cell address storage section in the circuit configuration diagram of FIG. 1. AO, AI, A2. A.O.
, AI, A2 are internal address signals, Ql)1 to Qp
17 is a P-channel type MO3) transistor, Qnl*I and Qn31 are N-channel type MOS transistors, IN
VI is a negative circuit, OR1 is a logical sum circuit, R3MC is a redundancy selection storage signal, RASC is a redundancy selection address storage control signal, RRC is a redundancy selection storage signal reset signal, R2O is a redundancy selection signal, and 21 is a defective memory cell address storage section. ,
22 is a redundant selection storage section. The operation of the semiconductor memory device equipped with this self-test function, redundant memory cells, and redundant memory cell selection circuit will be described. First, when the self-test control circuit 1 detects the self-test mode in FIG. 1, it starts a self-test. Possible methods for entering the self-test mode here include, for example, when the power is turned on or by using a control signal. When the self-test mode is entered, the oscillation circuit 2 starts operating, and the basic clock generation circuit 3 generates a basic clock. An internal control signal is generated by the internal control signal generation circuit 5 based on this basic clock and the signal from the address counter circuit 4, and the control signal selection circuit 6 selects this internal control signal. controlled. This control signal is a signal that first writes data to all memory cells and then reads data when the writing is completed. In addition, an address for memory cell selection is generated by the address counter circuit 4 based on the basic clock, this address is selected by the internal address generation circuit 7, and the internal address is sent to the redundant memory cell selection circuit 8 and the address decoder. In the memory cell selection circuit 8, if the sent internal address is a different address from the address stored in the defective memory cell address storage section, the redundant memory cell in the memory cell array 9 is not selected, and the address decoder 10 selects the memory cell. A memory cell to be selected in cell array 9 is selected. Further, if the sent internal address is the same address as the address stored in the defective memory cell address storage section, a redundant memory cell in the memory cell array 9 is selected and, at the same time, selection of the memory cell in the address decoder 10 is prohibited. . Further, the data generation circuit 11 receives the signal from the address counter circuit 4 and generates expected value data for determining write data and read data.
When writing data, the write data is selected by the write data selection circuit 12, and the data is written into the selected memory cell in the memory cell array 9 through the data write/read circuit 13. When reading data, the data determination circuit 14 compares the data read from the selected memory cell in the memory cell array 9 through the data write/read circuit 13 with the data generation circuit 11.
It compares the expected value data for read data determination generated from , and if the read data and the expected value data are the same, it moves on to reading the next address. If the read data and the expected value data are different, the memory cell at this address is defective, so the address at this time is stored in the defective memory cell address storage section of the redundant memory cell selection circuit 8. In FIG. 1, the external address is applied to the internal address generation circuit 7 through the address buffer circuit 15. The storage operation of the redundant memory cell selection circuit 8 in the defective memory cell address storage section will be explained with reference to FIG.
データ判定回路１４は、読み出しデータと期待値データ
とが異なり不良と判定すると、冗長メモリセル選択回路
８の冗長選択記憶信号Ｒ３ＭＣを論理電圧“Ｌ”にし、
冗長選択アドレス記憶制御信号ＲＡＳＣを論理電圧“Ｌ
”にし、不良メモリセルアドレス記憶部２１に、不良と
判定された内部アドレス信号ＡＯ，Ａｌ、Ａ２を記憶す
ると同時に、冗長選択記憶部２２に、冗長選択記憶信号
Ｒ３ＭＣの論理電圧“Ｌ”が記憶される。初期には、冗
長選択記憶信号Ｒ３ＭＣの論理電圧“Ｈ”が記憶されて
いる。冗長選択アドレス記憶制御信号ＲＡＳＣを論理電
圧″Ｈ”にし、不良メモリセルアドレスと冗長選択記憶
信号の記憶動作が終了する。以後、この記憶されたアド
レスが選択されると冗長メモリセルが選択されるように
なる。この動作については、まず冗長選択信号リセット
信号ＲＲＣを論理電圧“Ｌ”にし、冗長選択信号Ｒ３Ｃ
を論理電圧“Ｈ”にリセットする。ここで入力される内
部アドレス信号ＡＯ，Ａｌ、Ａ２と記憶されたアドレス
が同じであると、Ｎチャンネル型ＭＯＳトランジスタＱ
ｎ１８とＯＲ２４，ＯＲ１９とＱｎ２５、Ｑｎ２０とＱ
ｎ２６．Ｑｎ２１とＱｎ２７゜Ｑｎ２２とＱｎ２８．Ｑ
ｎ２３とＱｎ２９のそれぞれの２つのトランジスタが同
時にオンすることはなく、また、Ｎチャンネル型ＭＯＳ
ｌ−ランジスタＱｎ３０がオフしているので、冗長選択
信号Ｒ５Ｃハ論理電圧”Ｈ”である。入力される内部ア
ドレス信号ＡＯ，Ａｌ、Ａ２と記憶されたアドレスが１
つでも異なると、Ｎチャンネル型ＭＯＳ）ランジスタＱ
ｎ１８とＱｎ２４．Ｑｎ１９とＱｎ２５゜Ｑｎ２０とＱ
ｎ２６．Ｑｎ２１とＱｎ２７．Ｑｎ２２とＱｎ２８．Ｑ
ｎ２３とＱｎ２９のそれぞれの２つのトランジスタが同
時にオンするものがあり、冗長選択信号Ｒ８Ｃは論理電
圧“Ｌ”となる。冗長選択信号Ｒ３Ｃは論理電圧“Ｈ”
で冗長メモリセル選択、論理電圧“Ｌ”で通常メモリセ
ル選択である。このように、全アドレスに対して自己テ
ストし、不良メモリセルを冗長メモリセルに置き換え、
良品として使用することが可能となる。If the data determination circuit 14 determines that the read data is different from the expected value data and is defective, it sets the redundant selection storage signal R3MC of the redundant memory cell selection circuit 8 to logic voltage "L",
Redundant selection address storage control signal RASC is set to logic voltage “L”
”, and the internal address signals AO, Al, and A2 determined to be defective are stored in the defective memory cell address storage unit 21, and at the same time, the logic voltage “L” of the redundancy selection storage signal R3MC is stored in the redundancy selection storage unit 22. Initially, the logic voltage "H" of the redundancy selection storage signal R3MC is stored.The redundancy selection address storage control signal RASC is set to the logic voltage "H" to store the defective memory cell address and the redundancy selection storage signal. The operation ends. From then on, when this stored address is selected, a redundant memory cell is selected. For this operation, first, the redundancy selection signal reset signal RRC is set to logic voltage "L", and the redundancy selection signal is set to "L". Signal R3C
is reset to logic voltage "H". If the internal address signals AO, Al, A2 input here and the stored address are the same, the N-channel MOS transistor Q
n18 and OR24, OR19 and Qn25, Qn20 and Q
n26. Qn21 and Qn27゜Qn22 and Qn28. Q
The two transistors n23 and Qn29 are not turned on at the same time, and the N-channel MOS
Since the l-transistor Qn30 is off, the redundancy selection signal R5C is at the logic voltage "H". The input internal address signals AO, Al, A2 and the stored address are 1.
N-channel MOS) transistor Q
n18 and Qn24. Qn19 and Qn25゜Qn20 and Q
n26. Qn21 and Qn27. Qn22 and Qn28. Q
Two transistors, n23 and Qn29, are turned on at the same time, and the redundancy selection signal R8C becomes a logic voltage "L". Redundancy selection signal R3C is logic voltage “H”
Redundant memory cells are selected when the logic voltage is "L", and normal memory cells are selected when the logic voltage is "L". In this way, all addresses are self-tested, defective memory cells are replaced with redundant memory cells, and
It becomes possible to use it as a good product.
発明の効果
以上のように、本発明の半導体メモリ装置の自己テスト
及び救済機能によれば、ユーザのもとて使用中にデバイ
スに不良メモリセルが生じた場合でも、良品として使用
が可能であり、その実用的効果は極めて大きい。Effects of the Invention As described above, according to the self-test and rescue functions of the semiconductor memory device of the present invention, even if a defective memory cell occurs in the device during use by a user, it can be used as a non-defective device. , its practical effects are extremely large.
第１図は本発明の一実施例半導体メモリ装置の回路槽ｈ
♂ｔ′第２図は第１図の回路構成図中の不良メモリセル
アドレス記憶部を存した冗長メモリセル選択回路の回路
図である。第３図は従来の半導体メモリ装置の回路構成
図である。
１・・・・・・自己テスト制御回路、２・・・・・・発
振回路、３・・・・・・基本クロック発生回路、４・・
・・・・アドレスカウンタ回路、５・・・・・・内部制
御信号発生回路、６・・・・・・制御信号選択回路、７
・・・・・・内部アドレス発生回路、８・・・・・・冗
長メモリセル選択回路、９・・・・・・メモリセルアレ
イ、１０・・・・・・アドレスデコーダ、１１・・・・
・・データ発生回路、１２・・・・・・書き込みデータ
選択回路、１３・・・・・・データ書き込み・読み出し
回路、１４・・・・・・データ判定回路、１５・・・・
・・アドレスバラ
ファ回路。FIG. 1 shows a circuit tank h of a semiconductor memory device according to an embodiment of the present invention.
♂t' FIG. 2 is a circuit diagram of a redundant memory cell selection circuit including a defective memory cell address storage section in the circuit configuration diagram of FIG. 1. FIG. 3 is a circuit diagram of a conventional semiconductor memory device. 1...Self test control circuit, 2...Oscillation circuit, 3...Basic clock generation circuit, 4...
... Address counter circuit, 5 ... Internal control signal generation circuit, 6 ... Control signal selection circuit, 7
...Internal address generation circuit, 8...Redundant memory cell selection circuit, 9...Memory cell array, 10...Address decoder, 11...
...Data generation circuit, 12...Write data selection circuit, 13...Data write/read circuit, 14...Data judgment circuit, 15...
...Address buffer circuit.
Claims (1)
ル選択回路、自己テスト回路を有し、前記自己テスト回
路の作動により前記メモリセルアレイ部を自己テストし
、不良メモリセルを認識すると、前記冗長メモリセル選
択回路が有するところの不良メモリセルアドレス記憶部
に、前記不良メモリセルのアドレスを記憶し、以後、前
記不良メモリセルのアドレスが選択されると冗長メモリ
セルが選択されることを特徴とする半導体メモリ装置。It has a memory cell array section, a redundant memory cell, a redundant memory cell selection circuit, and a self-test circuit, and when the self-test circuit self-tests the memory cell array section and recognizes a defective memory cell, the redundant memory cell selection circuit A semiconductor memory device characterized in that the address of the defective memory cell is stored in a defective memory cell address storage section of the device, and thereafter, when the address of the defective memory cell is selected, a redundant memory cell is selected. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253362A JPH03116497A (en) | 1989-09-28 | 1989-09-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253362A JPH03116497A (en) | 1989-09-28 | 1989-09-28 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116497A true JPH03116497A (en) | 1991-05-17 |
Family
ID=17250293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253362A Pending JPH03116497A (en) | 1989-09-28 | 1989-09-28 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116497A (en) |
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