JPH03110657A - Inter-microprocessor data transfer method - Google Patents
Inter-microprocessor data transfer methodInfo
- Publication number
- JPH03110657A JPH03110657A JP24626489A JP24626489A JPH03110657A JP H03110657 A JPH03110657 A JP H03110657A JP 24626489 A JP24626489 A JP 24626489A JP 24626489 A JP24626489 A JP 24626489A JP H03110657 A JPH03110657 A JP H03110657A
- Authority
- JP
- Japan
- Prior art keywords
- data
- microprocessor
- memory access
- direct memory
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012546 transfer Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 13
- 238000012545 processing Methods 0.000 claims abstract description 14
- 230000004044 response Effects 0.000 claims description 18
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 3
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 101000950965 Homo sapiens DNA fragmentation factor subunit beta Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロプロセッサ間のデータ転送方法に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data transfer method between microprocessors.
［従来の技術］
従来、第１のマイクロプロセッサから第２のマイクロプ
ロセッサへメモリデータを転送する場合には第２図に示
す方法が取られていた。すなわち、第１のマイクロプロ
セッサとしてのｍ１ｃＰＵ（中央処理装置）１と、第２
のマイクロプロセッサとしての第２ＣＰＵ２との間にデ
ータを一時保持するためのデータラッチ回路３を設ける
。また、第１ＣＰＵＩはデータラッチ回路３にメモリデ
ータを書き込む際にライト端子ＷＲと制御端子１０Ｅを
有効とし、その論理積出力をデータラッチ回路３のクロ
ック端子ＣＫに供給して書込みを行うが、この論理積出
力をリセット信号との論理和否定をとるためのＮＯＲ（
ノア）ゲート４を介してＤ型フリップフロップ５のプリ
セット端子ＰＲにも供給するようにする。さらに、第２
ＣＰＵＩはデータラッチ回路３からメモリデータを読み
取る際にリード端子ＲＤと制御端子ｌ０Ｅ１を有効とし
、その論理積出力をデータラッチ回路３の出力イネーブ
ル端子ＯＥに供給して読取りを行う。そして、読み取っ
たデータを内部メモリに書き込む際にライト端子ＷＲと
制御端子ｌ０Ｅ２とを有効とするが、その論理積出力を
前記り型フリップフロップ５のクロック端子ＣＫに供給
するようにする。一方、上記１１２フリツプフロツプ５
のＤ入力は接地し、Ｑ出力は第１ＣＰＵＩおよび第２Ｃ
Ｐυ２の割込み端子ＩＮＴにそれぞれ接続する。なお、
第２図において６．７．８は各信号の論理積否定をとる
ためのＮＡＮＤ （ナンド）ゲートである。[Prior Art] Conventionally, when memory data is transferred from a first microprocessor to a second microprocessor, a method shown in FIG. 2 has been used. That is, m1cPU (central processing unit) 1 as a first microprocessor, and
A data latch circuit 3 for temporarily holding data is provided between the second CPU 2 as a microprocessor. In addition, when writing memory data to the data latch circuit 3, the first CPUI enables the write terminal WR and the control terminal 10E, and supplies the logical product output to the clock terminal CK of the data latch circuit 3 to perform writing. NOR (
(Nor) It is also supplied to the preset terminal PR of the D-type flip-flop 5 via the gate 4. Furthermore, the second
When the CPUI reads memory data from the data latch circuit 3, it enables the read terminal RD and the control terminal 10E1, supplies the AND output thereof to the output enable terminal OE of the data latch circuit 3, and performs reading. Then, when writing the read data into the internal memory, the write terminal WR and the control terminal 10E2 are enabled, and the AND output thereof is supplied to the clock terminal CK of the above-mentioned flip-flop 5. On the other hand, the above 112 flip-flop 5
The D input is grounded, and the Q output is connected to the first CPUI and the second C
Each is connected to the interrupt terminal INT of Pυ2. In addition,
In FIG. 2, reference numeral 6.7.8 is a NAND gate for performing the logical product negation of each signal.
こうすることにより、第１ＣＰＵＩが１バイトのメモリ
データをデータラッチ回路３に書き込むと、Ｄ型フリッ
プフロップ５のＱ出力がハイレベルとなり、第２のＣＰ
Ｕ２は自己の割込み端子ＩＮＴの状態からデータの書込
みが行われたことを確認できる。そこで第２ＣＰＵ２は
データラッチ回路３から１バイトのメモリデータを読み
取り、そのメモリデータを内部メモリに書き込むように
する。このとき、Ｄ型フリップフロップ５のＱ出力はロ
ーレベルとなり、第１ ＣＰＵＩは自己の割込み端子Ｉ
ＮＴの状態からデータの転送が行われたことを確認でき
る。そこで第１ＣＰＵＩは次の１バイトのメモリデータ
をデータラッチ回路３に書き込むようにする。By doing this, when the first CPUI writes 1 byte of memory data to the data latch circuit 3, the Q output of the D-type flip-flop 5 becomes high level, and the second CPU
U2 can confirm that data has been written from the state of its own interrupt terminal INT. Therefore, the second CPU 2 reads 1 byte of memory data from the data latch circuit 3 and writes the memory data to the internal memory. At this time, the Q output of the D-type flip-flop 5 becomes low level, and the first CPUI connects its own interrupt terminal I.
You can confirm that the data has been transferred from the NT status. Therefore, the first CPUI writes the next 1 byte of memory data to the data latch circuit 3.
［発明が解決しようとする課題］
このように従来方法においては、第２ＣＰＵ２は第１Ｃ
ＰＵＩの１バイトデータの書込みを確認してからそのデ
ータを読み取り、第１ＣＰＵＩは第２ＣＰＵ２への１バ
イトデータの転送完了を確認してから、次の１バイトデ
ータの送信を行っていた。したがって、１バイトのメモ
リデータを転送する毎に各ＣＰＵ１．２にて確認のため
のプログラムを実行させることになり、そのための時間
を必要とするために多量のデータ転送には不向きであっ
た。[Problems to be Solved by the Invention] As described above, in the conventional method, the second CPU 2
After confirming that 1-byte data has been written to the PUI, the first CPU reads the data, and after confirming that the transfer of 1-byte data to the second CPU 2 is complete, the first CPU transmits the next 1-byte data. Therefore, each CPU 1.2 has to run a confirmation program every time one byte of memory data is transferred, and this requires time, making it unsuitable for transferring a large amount of data.
そこで本発明は、マイクロプロセッサ間におけるデータ
転送を高速化し得、多量のデータ転送を短時間で実行で
き作業能率を向上できるマイクロプロセッサ間のデータ
転送方法を提供しようとするものである。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for transferring data between microprocessors that can speed up data transfer between microprocessors, transfer a large amount of data in a short time, and improve work efficiency.
［課題を解決するための手段と作用］
本発明は、第１のマイクロプロセッサから第２のマイク
ロプロセッサにデータラッチ回路を介してメモリデータ
を転送する場合において、第１および第２のマイクロプ
ロセッサにそれぞれダイレクトメモリアクセスコントロ
ーラを設け、始めに′ＩＢ１のマイクロプロセッサが最
初のメモリデータをデータラッチ回路に書き込むととも
に第２のマイクロプロセッサ側のダイレクトメモリアク
セスコントローラに対してダイレクトメモリアクセス処
理の要求を行い、この要求に応じて第２のマイクロプロ
セッサ側のダイレクトメモリアクセスコントローラがデ
ータラッチ回路からデータを読み取るとともに第１のマ
イクロプロセッサ側のダイレクトメモリアクセスコント
ローラに対してダイレクトメモリアクセス処理の要求を
行い、この要求に応じて第１のマイクロプロセッサ側の
ダイレクトメモリアクセスコントローラが次のメモリデ
ータをデータラッチ回路に書き込むとともに第２のマイ
クロプロセッサ側のダイレクトメモリアクセスコントロ
ーラに対してダイレクトメモリアクセス処理の要求を行
い、以後メモリデータの転送が終了するまで第１のマイ
クロプロセッサ側のダイレクトメモリアクセスコントロ
ーラと第２のマイクロプロセッサ側のダイレクトメモリ
アクセスコントローラとを交互に同期させて動作させる
ようにしたものである。[Means and Effects for Solving the Problems] The present invention provides a method for transferring memory data from a first microprocessor to a second microprocessor via a data latch circuit. A direct memory access controller is provided for each, and first, the microprocessor of 'IB1 writes the first memory data to the data latch circuit and requests the direct memory access controller of the second microprocessor to perform direct memory access processing. In response to this request, the direct memory access controller on the second microprocessor side reads the data from the data latch circuit, and requests the direct memory access controller on the first microprocessor side to perform direct memory access processing, and this request In response to this, the direct memory access controller on the first microprocessor side writes the next memory data to the data latch circuit, and requests the direct memory access controller on the second microprocessor side to perform direct memory access processing. The direct memory access controller on the first microprocessor side and the direct memory access controller on the second microprocessor side are alternately operated in synchronization until the transfer of memory data is completed.
そして第１のマイクロプロセッサは、自己のダイレクト
メモリアクセスコントローラを待機状態とした後割込み
信号の入力を許可して、割込み信号の入力に応じて最初
のメモリデータの転送を開始し、第２のマイクロプロセ
ッサは、自己のダイレクトメモリアクセスコントローラ
を待機状態とした後割込み信号を第１のマイクロプロセ
ッサへ送信するようにしている。The first microprocessor then puts its own direct memory access controller in a standby state, then allows the input of an interrupt signal, starts transferring the first memory data in response to the input of the interrupt signal, and transfers the first memory data to the second microprocessor. The processor puts its own direct memory access controller in a standby state and then sends an interrupt signal to the first microprocessor.
また、第１のマイクロプロセッサ側のダイレクトメモリ
アクセスコントローラにおける転送データ設定数を、第
２のマイクロプロセッサ側のダイレクトメモリアクセス
コントローラにおける受信データ設定数よりも１つ小さ
い値とする。Further, the number of transfer data settings in the direct memory access controller on the first microprocessor side is set to a value one smaller than the number of reception data settings in the direct memory access controller on the second microprocessor side.
［実施例］ 以下、本発明の一実施例を図面を用いて説明する。[Example] An embodiment of the present invention will be described below with reference to the drawings.
第１図において、１０は１チツプからなる第１のマイク
ロプロセッサであって、制御部本体としてのＣＰＵ１１
、−メモリデータが記憶されたＲＯＭ （リード・オン
リ・メモリ）１２、このＲＯＭ１２に対応して設けられ
たダイレクトメモリアクセスコントローラ（以下ＤＭＡ
Ｃと略称する）１３が内蔵されている。２ｏは同じく１
チツプからなる第２のマイクロプロセッサであって、制
御部本体としてのＣＰＵ２１、メモリデータの書込みが
行われるＲＡＭ （ランダム拳アクセス・メモリ）２２
、このＲＡＭ２２に対応して設けられたダイレクトメモ
リアクセスコントローラ（以下ＤＭＡＣと略称する）２
３が内蔵されている。In FIG. 1, reference numeral 10 denotes a first microprocessor consisting of one chip, and a CPU 11 as a control unit main body.
, - ROM (read only memory) 12 in which memory data is stored, and a direct memory access controller (hereinafter referred to as DMA) provided corresponding to this ROM 12.
(abbreviated as C) 13 is built-in. 2o is also 1
A second microprocessor consisting of a chip, including a CPU 21 as the main body of the control unit, and a RAM (random access memory) 22 in which memory data is written.
, a direct memory access controller (hereinafter abbreviated as DMAC) 2 provided corresponding to this RAM 22.
3 is built-in.
そして、第１のマイクロプロセッサ１ｏと第２のマイク
ロプロセッサ２０との間には、データを一時保持するた
めのデータラッチ回路３ｏと、制御信号を一時保持する
ためのＤ型フリップフロップ（以下ＤＦＦと略称する）
４０とが設けられている。Between the first microprocessor 1o and the second microprocessor 20, there is a data latch circuit 3o for temporarily holding data, and a D-type flip-flop (hereinafter referred to as DFF) for temporarily holding control signals. abbreviated)
40 are provided.
しかして、上記第１のマイクロプロセッサ１゜ニ＃ｇｆ
ルＣＰ Ｕ １１とＲＯＭ１２とＤＭＡＣｌ３とはアド
レスバスＡＢＩおよびデータバスＤＢＩを介して互いに
接続されている。また、上記データバスＤＢＩを介して
データラッチ回路３ｏが接続されている。Therefore, the first microprocessor 1゜ni#gf
The CPU 11, ROM 12, and DMACl3 are connected to each other via an address bus ABI and a data bus DBI. Further, a data latch circuit 3o is connected via the data bus DBI.
また第１のマイクロプロセッサ１ｏにおいて、ＣＰＵＩ
ＩおよびＤＭＡＣｌ３の各メモリイネーブル端子ＭＥは
ともにＲＯＭ１２のチップイネーブル端子ＣＥに接続さ
れており、ＣＰＵ１１およびＤＭＡＣｌ３の各読出し端
子ＲＤはともに上記ＲＯＭ１２の出力イネーブル端子Ｏ
Ｅに接続されている。ＣＰＵＩ １の＄ＩＩＩＩｌ端子
１０Ｅ２およびＤＭＡＣｌ３の制御端子１０Ｅはともに
ＮＡＮＤゲート５１の一方の入力端子に接続されており
、上記ＮＡＮＤゲート５１の他方の入力端子にはＣＰＵ
Ｉ １およびＤＭＡＣｌ３の書込み端子ＷＲがともに接
続されている。ＣＰＵＩＩのバス応答端子ＢＵＳＡＣＫ
、バス要求端子ＢＵＳＲＥＱ。Further, in the first microprocessor 1o, the CPU
The memory enable terminals ME of I and DMACl3 are both connected to the chip enable terminal CE of the ROM12, and the read terminals RD of the CPU11 and DMACl3 are both connected to the output enable terminal O of the ROM12.
Connected to E. The $III1 terminal 10E2 of the CPUI 1 and the control terminal 10E of the DMACl3 are both connected to one input terminal of the NAND gate 51, and the other input terminal of the NAND gate 51 is connected to the CPU
The write terminals WR of I1 and DMACl3 are connected together. CPU II bus response terminal BUSACK
, bus request terminal BUSREQ.
割込ｈｆ４子ＩＮＴ１ｔｄよ１１＠４８端子１０Ｅ１は
、それぞれＤＭＡＣｌ３のバス応答端子
ＢＵＳＡＣＫ、バス要求端子ＢＵＳＲＥＱ、ダイレクト
メモリアクセス終了端子ＤＲＥＱＥＮＤおよびチップセ
レクト端子Ｃ８に接続されている。The interrupt hf4 child INT1td11@48 terminal 10E1 is connected to the bus response terminal BUSACK, bus request terminal BUSREQ, direct memory access end terminal DREQEND, and chip select terminal C8 of DMACl3, respectively.
ＣＰＵＩ １の割込み端子ＩＮＴ２には前記ＤＦＦ４０
のＱ出力端子が接続されている。The above-mentioned DFF40 is connected to the interrupt terminal INT2 of CPUI1.
The Q output terminal of is connected.
前記ＮＡＮＤゲート５１の出力端子は前記デ−タラッチ
回路３０のクロック端子ＣＫ、ＮＯＲゲート５２の一方
の入力端子および前記第２のマイクロプロセッサ２０に
おけるＤＭＡＣ２３のダイレクトメモリアクセス要求端
子ＤＲＥＱにそれぞれ接続されている。上記ＮＯＲゲー
ト５２の他方の入力端子には外部からのリセット信号が
入力されるものとなっており、上記ＮＯＲゲート５２の
出力端子は前記ＤＦＦ４０のプリセット端子ＰＲに接続
している。The output terminal of the NAND gate 51 is connected to the clock terminal CK of the data latch circuit 30, one input terminal of the NOR gate 52, and the direct memory access request terminal DREQ of the DMAC 23 in the second microprocessor 20, respectively. . A reset signal from the outside is input to the other input terminal of the NOR gate 52, and the output terminal of the NOR gate 52 is connected to the preset terminal PR of the DFF 40.
一方、上記第２のマイクロプロセッサ２０におけるＣＰ
Ｕ２１とＲＡＭ２２とＤＭＡＣ２３とはアドレスバスＡ
Ｂ２およびデータバスＤＢ２を介して互いに接続されて
いる。また、上記データバスＤＢ２を介してデータラッ
チ回路３０が接続されている。On the other hand, the CP in the second microprocessor 20
U21, RAM22 and DMAC23 are address bus A
B2 and data bus DB2. Further, a data latch circuit 30 is connected via the data bus DB2.
また第２のマイクロプロセッサ２０において、ＣＰＵ２
１およびＤＭＡ Ｃ２３の各メモリイネーブル端子ＭＥ
はともにＲＡＭ２２のチップイネーブル端子ＣＥに接続
されている。ＣＰＵ２１およびＤＭＡ Ｃ２３の各読出
し端子ＲＤはともに上記ＲＡＭ１２の出力イネーブル端
子ＯＥとＮＡＮＤゲート５３の一方の入力端子とに接続
されており、ＣＰＵ２１およびＤＭＡＣ２３の各書込み
端子ＷＲはともに上記ＲＡＭ１２の書込み端子ＷＲとＮ
ＡＮＤゲート５４の一方の入力端子とに接続されている
。ＣＰＵ２１のバス応答端子ＢＵＳＡＣＫ、バス要求端
子ＢＵＳＲＥＱ、割込み端子ｌＮＴｌおよび制御端子１
０ＥＩは、それぞれＤＭＡＣ２３のバス応答端子ＢＵＳ
ＡＣＫ。Further, in the second microprocessor 20, the CPU 2
1 and DMA C23 memory enable terminal ME
are both connected to the chip enable terminal CE of the RAM 22. The read terminals RD of the CPU 21 and the DMA C23 are both connected to the output enable terminal OE of the RAM 12 and one input terminal of the NAND gate 53, and the write terminals WR of the CPU 21 and the DMAC 23 are both connected to the write terminal WR of the RAM 12. and N
It is connected to one input terminal of the AND gate 54. Bus response terminal BUSACK, bus request terminal BUSREQ, interrupt terminal lNTl and control terminal 1 of the CPU 21
0EI is the bus response terminal BUS of DMAC23, respectively.
ACK.
バス要求端子Ｂ Ｕ Ｓ ＲＥ Ｑ、ダイレクトメモリ
アクセス終了端子ＤＲＥＱＥＮＤおよびチップセレクト
端子Ｃ８に接続されている。前記ＮＡＮＤゲート５３の
他方の入力端子には前記ＤＭＡＣ２３の制御端子１０Ｅ
が接続されている。このＮＡＮＤゲート５３の出力端子
は前記データラッチ回路３０の出力イネーブル端子ＯＥ
に接続されるとともに、前記第１のマイクロプロセッサ
１０におけるＤＭＡＣｌ３のダイレクトメモリアクセス
要求端子ＤＲＥＱに接続されている。一方、前記ＮＡＮ
Ｄゲート５４の他方の入力端子には前記ＣＰＵ２１の制
御端子１０Ｅ２が接続されている。It is connected to a bus request terminal BUSREQ, a direct memory access end terminal DREQEND, and a chip select terminal C8. The other input terminal of the NAND gate 53 is connected to the control terminal 10E of the DMAC 23.
is connected. The output terminal of this NAND gate 53 is the output enable terminal OE of the data latch circuit 30.
It is also connected to the direct memory access request terminal DREQ of DMACl3 in the first microprocessor 10. On the other hand, the NAN
The other input terminal of the D gate 54 is connected to the control terminal 10E2 of the CPU 21.
このＮＡＮＤゲート５４の出力端子は前記ＤＦＦ４０の
クロック端子ＣＫに接続されている。なお、上記ＤＦＦ
４０のＤ入力端子は接地されている。The output terminal of this NAND gate 54 is connected to the clock terminal CK of the DFF 40. In addition, the above DFF
The D input terminal of 40 is grounded.
次に、このように構成された本実施例において第１のマ
イクロプロセッサ１０におけるＲＯＭ１２内のメモリデ
ータを第２のマイクロプロセッサ２０におけるＲＡＭ２
２に転送する場合の動作を説明する。Next, in this embodiment configured as described above, the memory data in the ROM 12 in the first microprocessor 10 is transferred to the RAM 2 in the second microprocessor 20.
The operation when transferring to 2 will be explained.
始めに、各マイクロプロセッサ１０．２０のＣＰＵ１１
，２１がそれぞれ自己に接続されたＤＭＡＣｌ３．２３
を待機状態に設定する。すなわち、各ＣＰＵＩＩ、２１
は制御端子１０ＥＩをハイインピーダンスにしてそれぞ
れ対応するＤＭＡＣｌ３．２３のチップセレクトＣＳ端
子の状態を変化させた後、ダイレクトメモリアクセス実
行コマンドを送出する。そうすると、各ＤＭＡＣｌ３．
２３はこの実行コマンドに応答してバス要求端子ＢＵＳ
ＲＥＱをｌ＼イインピーダンスにするので、各ＣＰＵｌ
１．２１はバス要求があったことを確認後、バスの使用
許可を伝えるためにバス応答端子ＢＵＳＡＣＫをハイイ
ンピーダンスにする。応じて各ＤＭＡＣｌ３．２３は待
機状態となる。First, each microprocessor 10.20 CPU11
, 21 are each connected to itself DMACl3.23
Set to standby state. That is, each CPU II, 21
After setting the control terminal 10EI to high impedance and changing the state of the chip select CS terminal of the corresponding DMACl3.23, the direct memory access execution command is sent. Then, each DMACl3.
23 responds to this execution command by sending the bus request terminal BUS.
Since REQ is set to l\I impedance, each CPU
After confirming that a bus request has been made, 1.21 sets the bus response terminal BUSACK to high impedance to convey permission to use the bus. Accordingly, each DMACl3.23 enters a standby state.
一方、第１のマイクロプロセッサ１０におけるＣＰＵＩ
１は、ＤＭＡＣｌ３のセツティングを終了したならば
割込み端子ｌＮＴ１．ＩＮＴ２からの割込み要求人力を
許可する。また、第２のマイクロプロセッサ２０におけ
るＣＰＵ２１は、ＤＭＡ Ｃ２３のセツティングを終了
したならば制御端子１０Ｅ２と書込み端子ＷＲをハイイ
ンピーダンスにする。これにより、ＮＡＮＤゲート５４
の出力端子がハイインピーダンスとなり、ＤＦＦ４０に
クロックが与えられて、ＤＦＦ４０のＱ出力端子がロー
インピーダンスとなる。その結果、第１のマイクロプロ
セッサ１０におけるＣＰＵ１１の割込み端子ＩＮＴ２に
割込み要求が発生される。この割込み要求に応じてＣＰ
ＵＩＩはメモリイネーブル端子ＭＥおよび読出し端子Ｒ
ＤをハイインピーダンスにしてＲＯＭ１２にデータの読
取りをかけ、ＲＯＭ１２から最初の１バイトのメモリデ
ータを読み取る。次いで、ＣＰＵ１１は制御端子！ＯＥ
２および書込み端子ＷＲをハイインピーダンスにする。On the other hand, the CPU in the first microprocessor 10
1 is connected to the interrupt terminal lNT1.1 after completing the setting of DMACl3. Allow interrupt requests from INT2. Further, after completing the setting of the DMA C 23, the CPU 21 in the second microprocessor 20 sets the control terminal 10E2 and the write terminal WR to high impedance. As a result, the NAND gate 54
The output terminal of the DFF 40 becomes high impedance, a clock is applied to the DFF 40, and the Q output terminal of the DFF 40 becomes low impedance. As a result, an interrupt request is generated at the interrupt terminal INT2 of the CPU 11 in the first microprocessor 10. CP in response to this interrupt request.
UII is the memory enable terminal ME and read terminal R
Data is read from the ROM 12 with D set to high impedance, and the first 1 byte of memory data is read from the ROM 12. Next, the CPU 11 is a control terminal! OE
2 and write terminal WR to high impedance.
そうすると、ＮＡＮＤゲート５１の出力端子がハイイン
ピーダンスとなり、データラッチ回路３０にクロックが
与えられて書込み待機状態となるので、ＣＰＵＩＩは読
み取った１バイトのメモリデータをデータバスＤＢＩを
介してデータラッチ回路３０に書き込む。Then, the output terminal of the NAND gate 51 becomes high impedance, and a clock is applied to the data latch circuit 30 to enter a write standby state. write to.
一方、ＮＡＮＤゲート５１の出力端子がハイインピーダ
ンスとなったことに応じてＤ Ｆ Ｆ ４０１．ニブリ
セットがかかり、ＤＦＦ４０のＱ出力端子がハイインピ
ーダンスとなる。この結果、ＣＰＵ１１の割込み端子Ｉ
ＮＴ２に対する割込み要求はクリアされる。On the other hand, in response to the output terminal of the NAND gate 51 becoming high impedance, D F F 401. A nib reset is applied, and the Q output terminal of the DFF 40 becomes high impedance. As a result, the interrupt terminal I of the CPU 11
The interrupt request for NT2 is cleared.
また、ＮＡＮＤゲート５１の出力端子がハイインピーダ
ンスとなったことに応じて第２のマイクロプロセッサ２
０におけるＤＭＡＣ２３のダイレクトメモリアクセス要
求端子ＤＲＥＱにダイレクトメモリアクセス要求が発生
される。これにより、待機状態にあったＤＭＡＣ２３は
ダイレクトメモリアクセス処理を開始する。すなわち、
ＤＭＡＣ２３は先ず制御端子ＩＯＥと読出し′端子ＲＤ
とをハイインピーダンスにする。そうすると、ＮＡＮＤ
ゲート５３の出力端子がハイインピーダンスとなり、デ
ータラッチ回路３０が読出し待機状態となるので、ＤＭ
ＡＣ２３はデータバスＤＢ２を介して１バイトのメモリ
データを読み取る。In addition, in response to the output terminal of the NAND gate 51 becoming high impedance, the second microprocessor 2
A direct memory access request is generated at the direct memory access request terminal DREQ of the DMAC 23 at 0. As a result, the DMAC 23 that has been in a standby state starts direct memory access processing. That is,
The DMAC23 first connects the control terminal IOE and the readout terminal RD.
and set to high impedance. Then, NAND
Since the output terminal of the gate 53 becomes high impedance and the data latch circuit 30 enters the read standby state, the DM
AC23 reads 1 byte of memory data via data bus DB2.
そして、ＤＭＡＣ２３はメモリイネーブル端子ＭＥおよ
び書込み端子ＷＲをハイインピーダンスにしてＲＡＭ２
２にデータの書込みをかけ、読み取った１バイトのメモ
リデータをＲＡＭ２２に書き込む。以上で最初の１バイ
トのメモリデータの転送が終了する。Then, the DMAC23 sets the memory enable terminal ME and the write terminal WR to high impedance, and the RAM2
2 and writes the read 1-byte memory data to the RAM 22. This completes the transfer of the first 1 byte of memory data.
一方、ＮＡＮＤゲート５３の出力端子がハイインピーダ
ンスとなったことに応じて第１のマイクロプロセッサ１
０におけるＤＭＡＣｌ３のダイレクトメモリアクセス要
求端子ＤＲＥＱにダイレクトメモリアクセス要求が発生
される。これにより、待機状態にあったＤＭＡＣ１３は
ダイレクトメモリアクセス処理を開始する。すなわち、
ＤＭＡＣｌ３は先ずメモリイネーブル端子ＭＥおよび読
出し端子ＲＤをハイインピーダンスにしてＲＯＭ１２に
データの読取りをかけ、ＲＯＭ１２から次の１バイトの
メモリデータを読み取る。次いで、ＤＭＡ０１３は制御
端子１０Ｅおよび書込み端子ＷＲをハイインピーダンス
にする。そうすると、ＮＡＮＤゲート５１の出力端子が
ハイインピーダンスとなり、データラッチ回路３０にク
ロックが与えられて書込み待機状態となるので、ＤＭＡ
Ｃｌ３は読み取った１バイトのメモリデータをデータバ
スＤＢＩを介してデータラッチ回路３０に書き込む。On the other hand, in response to the output terminal of the NAND gate 53 becoming high impedance, the first microprocessor 1
A direct memory access request is generated at the direct memory access request terminal DREQ of DMACl3 at DMACl3. As a result, the DMAC 13 that has been in a standby state starts direct memory access processing. That is,
DMACl3 first sets the memory enable terminal ME and read terminal RD to high impedance, reads data from the ROM 12, and reads the next 1 byte of memory data from the ROM 12. Next, DMA013 sets control terminal 10E and write terminal WR to high impedance. Then, the output terminal of the NAND gate 51 becomes high impedance, and the data latch circuit 30 is supplied with a clock and enters a write standby state, so that the DMA
Cl3 writes the read 1-byte memory data to the data latch circuit 30 via the data bus DBI.
ここで、ＮＡＮＤゲート５１の出力端子がハイインピー
ダンスとなったことに応じて第２のマイクロプロセッサ
２０におけるＤＭＡＣ２３のダイレクトメモリアクセス
要求端子ＤＲＥＱにダイレクトメモリアクセス要求が再
度発生される。これにより、ＤＭＡＣ２３は先ず制御端
子１０Ｅと読出し端子ＲＤとをハイインピーダンスにし
てＮＡＮＤゲート５３の出力端子を７％イインピーダン
スとし、データラッチ回路３０を読出し待機状態にして
１バイトのメモリデータを読み取る。次いで、ＤＭＡＣ
２３はメモリイネーブル端子ＭＥおよび書込み端子ＷＲ
をハイインピーダンスにして読み取った１バイトのメモ
リデータをＲＡＭ２２に書き込む。以上で次の１バイト
のメモリデータの転送が終了する。Here, in response to the output terminal of the NAND gate 51 becoming high impedance, a direct memory access request is generated again at the direct memory access request terminal DREQ of the DMAC 23 in the second microprocessor 20. As a result, the DMAC 23 first sets the control terminal 10E and the read terminal RD to high impedance, sets the output terminal of the NAND gate 53 to 7% impedance, puts the data latch circuit 30 in a read standby state, and reads 1 byte of memory data. Then, DMAC
23 is a memory enable terminal ME and a write terminal WR
1 byte of read memory data is written into the RAM 22 with high impedance. This completes the transfer of the next 1 byte of memory data.
また、ＮＡＮＤゲート５３の出力端子がノ１イインピー
ダンスとなったことに応じて第１のマイクロプロセッサ
１０におけるＤＭＡＣｌ３のダイレクトメモリアクセス
要求端子ＤＩＩＱにダイレクトメモリアクセス要求が再
度発生される。これにより、ＤＭＡ０１′３は先ずメモ
リイネーブル端子ＭＥおよび読出し端子ＲＤをハイイン
ピーダンスにしてＲＯＭ１２からその次の１バイトのメ
モリデータを読み取る。次いで、ＤＭＡＣｌ３は制御端
子１０Ｅおよび書込み端子ＷＲを／＼イインピーダンス
にしてＮＡＮＤゲート５１の出力端子をノ１イインピー
ダンスとし、データラッチ回路３０を書込み待機状態に
して読み取った１バイトのメモリデータをデータラッチ
回路３０に書き込む。Further, in response to the output terminal of the NAND gate 53 becoming zero impedance, a direct memory access request is generated again at the direct memory access request terminal DIIQ of the DMACl3 in the first microprocessor 10. As a result, the DMA01'3 first sets the memory enable terminal ME and the read terminal RD to high impedance and reads the next 1 byte of memory data from the ROM12. Next, the DMACl3 sets the control terminal 10E and the write terminal WR to /\I impedance, sets the output terminal of the NAND gate 51 to No 1 impedance, puts the data latch circuit 30 in a write standby state, and stores the read 1-byte memory data as data. Write to latch circuit 30.
このとき、ＮＡＮＤゲート５１の出力端子がハイインピ
ーダンスとなったことに応じて第２のマイクロプロセッ
サ２０におけるＤＭＡＣ２３のダイレクトメモリアクセ
ス要求端子ＤＲＥＱにダイレクトメモリアクセス要求が
発生される。At this time, in response to the output terminal of the NAND gate 51 becoming high impedance, a direct memory access request is generated at the direct memory access request terminal DREQ of the DMAC 23 in the second microprocessor 20.
こうして、第１のマイクロプロセッサ１０におけるＤＭ
ＡＣｌ３と第２のマイクロプロセッサ２０にお□けるＤ
ＭＡ Ｃ２３とが同期しながら交互に動作してダイレク
トメモリアクセス処理を行い、第１のマイクロプロセッ
サ１０におけるＲＯＭ１２内の所望のメモリデータが１
バイト単位で順次箱２のマイクロプロセッサ２０におけ
るＲＡＭ２３へ転送される。そして、各ＤＭＡＣ１３゜
２３は自己のダイレクトメモリアクセス処理を終了した
ならば、それぞれダイレクトメモリアクセス終了端子Ｄ
ＲＥＱＥＮＤをハイインピーダンスにする。そうすると
、各ＣＰＵｌ１．２１の割込み端子ｌＮＴｌに割込み要
求が発生され、各ＣＰＵＩ １はそれぞれ自己のＤＭＡ
Ｃｌ３．２３にてダイレクトメモリアクセス処理が終了
したことを知り、他の処理に移行ｆる。Thus, the DM in the first microprocessor 10
D in ACl3 and second microprocessor 20
The MA C23 operates alternately in synchronization to perform direct memory access processing, and the desired memory data in the ROM 12 in the first microprocessor 10 is
The data is sequentially transferred byte by byte to the RAM 23 in the microprocessor 20 of box 2. Then, when each DMAC 13゜23 finishes its own direct memory access processing, it connects the direct memory access end terminal D.
Set REQEND to high impedance. Then, an interrupt request is generated to the interrupt terminal lNTl of each CPU1.21, and each CPU1 receives its own DMA.
At Cl3.23, it is learned that the direct memory access process has ended, and the process moves to other processes.
なお、第１のマイクロプロセッサ１０においては最初の
１バイトのメモリデータをＣＰＵ１１がＲＯＭ１２から
読出してデータラッチ回路３０へ送出するので、第１の
マイクロプロセッサ１０（；おけるＤＭＡＣｌ３の転送
データ設定数は、第２のマイクロプロセッサ２０におけ
るＤＭＡ Ｃ２３の受信データ設定数よりも１つ小さい
値とする必要がある。Note that in the first microprocessor 10, the CPU 11 reads the first 1 byte of memory data from the ROM 12 and sends it to the data latch circuit 30, so the number of transfer data settings of the DMACl3 in the first microprocessor 10 (; It is necessary to set the value to be one smaller than the number of reception data set for the DMA C 23 in the second microprocessor 20.
このように本実施例によれば、第１および第２のマイク
ロプロセッサ１０．２０にそれぞれＤＭＡＣｌ３．２３
を設け、この各ＤＭＡＣ１３゜２３を同期させて交互に
動作させることにより１バイトのメモリデータを順次転
送するようにしたので、ＤＭＡＣｌ３．２３を持たない
従来に比べてデータ転送を高速に行うことができる。し
たがって、多量のメモリデータを転送する場合も短時間
で行い得、作業能率を向上できる。According to this embodiment, the first and second microprocessors 10.20 each have DMACl3.23.
Since each DMAC 13.23 is synchronized and operated alternately to transfer one byte of memory data in sequence, data transfer can be performed at a higher speed than in the past without DMACl 3.23. can. Therefore, even when transferring a large amount of memory data, it can be done in a short time, and work efficiency can be improved.
なお、本発明方法を実施するための回路構成は前記実施
例に限定されるものでなく、本発明の要旨を逸脱しない
範囲で種々変形実施可能であるのは勿論である。It should be noted that the circuit configuration for carrying out the method of the present invention is not limited to the above-mentioned embodiment, and it goes without saying that various modifications can be made without departing from the gist of the present invention.
［発明の効果コ
以上詳述したように、本発明によれば、マイクロプロセ
ッサ間におけるデータ転送を高速化し得、多量のデータ
転送を短時間で実行でき作業能率を向上できるマイクロ
プロセッサ間のデータ転送方法を提供できる。[Effects of the Invention] As detailed above, the present invention provides data transfer between microprocessors that can speed up data transfer between microprocessors, can execute a large amount of data transfer in a short time, and can improve work efficiency. I can provide a method.
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。
１０．２０・・・第１．第２のマイクロプロセッサ、１
１．２１・・・ＣＰＵ、１２・・・ＲＯＭ、２２・・・
ＲＡＭ、１３．２３・・・ＤＭＡＣ（ダイレクトメモリ
アクセスコントローラ）３０・・・データラッチ回路、
４０・・・ＤＦＦ（Ｄ型フリップフロップ）、５１．５
２．５３・・・ＮＡＮＤ （ナンド）ゲート、５４・・
・ＮＯＲ（ノア）ゲート。
第
図FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional example. 10.20...1st. second microprocessor, 1
1.21...CPU, 12...ROM, 22...
RAM, 13.23... DMAC (direct memory access controller) 30... data latch circuit,
40...DFF (D type flip-flop), 51.5
2.53...NAND gate, 54...
・NOR gate. Diagram
Claims (3)
ロセッサにデータラッチ回路を介してメモリデータを転
送する場合において、第１および第２のマイクロプロセ
ッサにそれぞれダイレクトメモリアクセスコントローラ
を設け、始めに前記第１のマイクロプロセッサが最初の
メモリデータを前記データラッチ回路に書き込むととも
に前記第２のマイクロプロセッサ側のダイレクトメモリ
アクセスコントローラに対してダイレクトメモリアクセ
ス処理の要求を行い、この要求に応じて前記第２のマイ
クロプロセッサ側のダイレクトメモリアクセスコントロ
ーラが前記データラッチ回路からデータを読み取るとと
もに前記第１のマイクロプロセッサ側のダイレクトメモ
リアクセスコントローラに対してダイレクトメモリアク
セス処理の要求を行い、この要求に応じて前記第１のマ
イクロプロセッサ側のダイレクトメモリアクセスコント
ローラが次のメモリデータを前記データラッチ回路に書
き込むとともに前記第２のマイクロプロセッサ側のダイ
レクトメモリアクセスコントローラに対してダイレクト
メモリアクセス処理の要求を行い、以後メモリデータの
転送が終了するまで第１のマイクロプロセッサ側のダイ
レクトメモリアクセスコントローラと第２のマイクロプ
ロセッサ側のダイレクトメモリアクセスコントローラと
を交互に同期させて動作させることを特徴とするマイク
ロプロセッサ間のデータ転送方法。(1) When transferring memory data from a first microprocessor to a second microprocessor via a data latch circuit, each of the first and second microprocessors is provided with a direct memory access controller, and the The first microprocessor writes the first memory data to the data latch circuit and requests the direct memory access controller of the second microprocessor to perform direct memory access processing, and in response to this request, the second microprocessor writes the first memory data to the data latch circuit. The direct memory access controller on the microprocessor side reads data from the data latch circuit and requests the direct memory access controller on the first microprocessor side to perform direct memory access processing, and in response to this request, the first The direct memory access controller on the second microprocessor side writes the next memory data to the data latch circuit, and requests the direct memory access controller on the second microprocessor side to perform direct memory access processing, and thereafter writes the next memory data into the data latch circuit. A method for transferring data between microprocessors, characterized in that a direct memory access controller on a first microprocessor side and a direct memory access controller on a second microprocessor side are operated in alternating synchronization until the transfer is completed.
メモリアクセスコントローラを待機状態とした後割込み
信号の入力を許可して、前記割込み信号の入力に応じて
最初のメモリデータの転送を開始し、第２のマイクロプ
ロセッサは、自己のダイレクトメモリアクセスコントロ
ーラを待機状態とした後前記割込み信号を前記第１のマ
イクロプロセッサへ送信することを特徴とする請求項１
記載のマイクロプロセッサ間のデータ転送方法。(2) The first microprocessor places its own direct memory access controller in a standby state, then allows the input of an interrupt signal, starts the first transfer of memory data in response to the input of the interrupt signal, and 2. The second microprocessor transmits the interrupt signal to the first microprocessor after setting its own direct memory access controller to a standby state.
Method of data transfer between microprocessors described.
アクセスコントローラにおける転送データ設定数を、第
２のマイクロプロセッサ側のダイレクトメモリアクセス
コントローラにおける受信データ設定数よりも１つ小さ
い値とすることを特徴とする請求項１または２記載のマ
イクロプロセッサ間のデータ転送方法。(3) The number of transfer data settings in the direct memory access controller on the first microprocessor side is set to one value smaller than the number of reception data settings in the direct memory access controller on the second microprocessor side. A data transfer method between microprocessors according to claim 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24626489A JPH03110657A (en) | 1989-09-25 | 1989-09-25 | Inter-microprocessor data transfer method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24626489A JPH03110657A (en) | 1989-09-25 | 1989-09-25 | Inter-microprocessor data transfer method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110657A true JPH03110657A (en) | 1991-05-10 |
Family
ID=17145937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24626489A Pending JPH03110657A (en) | 1989-09-25 | 1989-09-25 | Inter-microprocessor data transfer method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110657A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010134939A (en) * | 2001-12-12 | 2010-06-17 | Emulex Design & Manufacturing Corp | Supercharge message exchanger |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154556A (en) * | 1984-08-24 | 1986-03-18 | Nec Corp | Inter-memory data transfer system |
-
1989
- 1989-09-25 JP JP24626489A patent/JPH03110657A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154556A (en) * | 1984-08-24 | 1986-03-18 | Nec Corp | Inter-memory data transfer system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010134939A (en) * | 2001-12-12 | 2010-06-17 | Emulex Design & Manufacturing Corp | Supercharge message exchanger |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7120708B2 (en) | Readdressable virtual DMA control and status registers | |
| US5287486A (en) | DMA controller using a programmable timer, a transfer counter and an or logic gate to control data transfer interrupts | |
| JPH0497472A (en) | Semiconductor integrated circuit device | |
| JPH03110657A (en) | Inter-microprocessor data transfer method | |
| JPS6329868A (en) | Dma controller | |
| JPS581454B2 (en) | Input/output control method | |
| JP2522412B2 (en) | Communication method between programmable controller and input / output device | |
| JPS6162158A (en) | Data delivering and receiving system | |
| JPS5810226A (en) | Data processor | |
| JP2667285B2 (en) | Interrupt control device | |
| JPH04306754A (en) | Dma controller | |
| JPS6217780B2 (en) | ||
| JPS5818032B2 (en) | Communication control device | |
| JPH0136138B2 (en) | ||
| JPS63300346A (en) | Dma control system | |
| JPS62145345A (en) | Control system for direct memory access interval | |
| JPH03188547A (en) | Data transfer controller | |
| JPH0337220B2 (en) | ||
| JPS62272320A (en) | Buffer clear method for label printer | |
| JPH047773A (en) | Dma controller | |
| JPH0438553A (en) | Data transfer controller | |
| JPS60175164A (en) | Dma control circuit | |
| JPS6352257A (en) | Microprocessor | |
| JPH0357055A (en) | Dma transfer control system | |
| JPS62190544A (en) | Higher link unit for programmable controller |