JPH03110625A - バレルシフタ - Google Patents
バレルシフタInfo
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- JPH03110625A JPH03110625A JP24837089A JP24837089A JPH03110625A JP H03110625 A JPH03110625 A JP H03110625A JP 24837089 A JP24837089 A JP 24837089A JP 24837089 A JP24837089 A JP 24837089A JP H03110625 A JPH03110625 A JP H03110625A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 19
- 239000011159 matrix material Substances 0.000 claims abstract description 13
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 8
- 230000010354 integration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シフト機能を有するデータ処理装置に関する
ものであり、特に少ない素子数で、がっ、集積化に適し
た回路で、ローティトを実現するシフト回路に関するも
のである。
ものであり、特に少ない素子数で、がっ、集積化に適し
た回路で、ローティトを実現するシフト回路に関するも
のである。
一般に、マイクロプロセッサ等のデータ処理装置は、デ
ータの複数ビットのシフト処理を高速に行うためにバレ
ルシフタを備えている。そして、論理演算、及び、算術
演算を行うため、バレルシフタは、論理シフト、算術シ
フト、ローティトの３種類の処理機能を備えている。
ータの複数ビットのシフト処理を高速に行うためにバレ
ルシフタを備えている。そして、論理演算、及び、算術
演算を行うため、バレルシフタは、論理シフト、算術シ
フト、ローティトの３種類の処理機能を備えている。
第６図は、従来の３２ビツトのバレルシフタの回路図で
ある。３３は１ビツトの固定桁シフト回路、３４は２ビ
ツトの固定桁シフト回路、３５は４ビツトの固定桁シフ
ト回路、３６は８ビツトの固定桁シフト回路、３７は１
６ビツトの固定桁シフト回路である。入力信号線２００
〜２３１は３２ビツトのデータの入力信号線である。４
１はＡＮＤゲート、４２はＯＲゲートである。１ビツト
の固定桁シフト回路３３において、３８は１ビツトの左
方向のシフトを行うための制御信号、３９はシフトせず
に入力データをそのまま出力するための制御信号、４０
は１ビツトの右方向のシフトを行うための制御信号であ
る。２ビツトの固定桁シフト回路３４において、４３は
２ビツトの左方向のシフトを行うための制御信号、４４
はシフトせずに入力データをそのまま出力するための制
御信号、４５は２ビツトの右方向のシフトを行うための
制御信号である。４ビツト固定桁シフト回路３５におい
て、４６は４ビツトの左方−向のシフトを行うための制
御信号、４７はシフトせずに入力データをそのまま出力
するための制御信号、４８は４ビツトの右方向のシフト
を行うための制御信号である。８ビツトの固定桁シフト
回路３６において、４９は８ビツトの左方向のシフトを
行うための制御信号、５０はシフトせずに入力データを
そのまま出力するための制御信号、５１は８ビツトの右
方向のシフトを行うための制御信号である。
ある。３３は１ビツトの固定桁シフト回路、３４は２ビ
ツトの固定桁シフト回路、３５は４ビツトの固定桁シフ
ト回路、３６は８ビツトの固定桁シフト回路、３７は１
６ビツトの固定桁シフト回路である。入力信号線２００
〜２３１は３２ビツトのデータの入力信号線である。４
１はＡＮＤゲート、４２はＯＲゲートである。１ビツト
の固定桁シフト回路３３において、３８は１ビツトの左
方向のシフトを行うための制御信号、３９はシフトせず
に入力データをそのまま出力するための制御信号、４０
は１ビツトの右方向のシフトを行うための制御信号であ
る。２ビツトの固定桁シフト回路３４において、４３は
２ビツトの左方向のシフトを行うための制御信号、４４
はシフトせずに入力データをそのまま出力するための制
御信号、４５は２ビツトの右方向のシフトを行うための
制御信号である。４ビツト固定桁シフト回路３５におい
て、４６は４ビツトの左方−向のシフトを行うための制
御信号、４７はシフトせずに入力データをそのまま出力
するための制御信号、４８は４ビツトの右方向のシフト
を行うための制御信号である。８ビツトの固定桁シフト
回路３６において、４９は８ビツトの左方向のシフトを
行うための制御信号、５０はシフトせずに入力データを
そのまま出力するための制御信号、５１は８ビツトの右
方向のシフトを行うための制御信号である。
１６ビツトの固定桁シフト回路３７において、５２は１
６ビツトの左方向のシフトを行うための制御信号、５３
はシフトせずに入力データをそのまま出力するための制
御信号、５４は１６ビツトの右方向のシフトを行うため
の制御信号である。
６ビツトの左方向のシフトを行うための制御信号、５３
はシフトせずに入力データをそのまま出力するための制
御信号、５４は１６ビツトの右方向のシフトを行うため
の制御信号である。
１ビツトの固定桁シフト回路３３は、制御信号３８を“
Ｈ”にすると１ビツト左方向のローティトを行うことが
でき、制御信号３９を“Ｈ″にすると入力データをその
まま出力することができる。
Ｈ”にすると１ビツト左方向のローティトを行うことが
でき、制御信号３９を“Ｈ″にすると入力データをその
まま出力することができる。
制御信号４０を“Ｈ”にすることにより、１ビツトの右
方向のローティトを行うことができる。
方向のローティトを行うことができる。
３２ビツトのバレルシフタを構成する場合、２ビツト、
４ビツト、８ビツト、１６ビントの固定桁シフト回路を
１ビツトの固定桁シフト回路３３と同様の構成で構成し
、５段直列に接続することにより任意ビットの左右方向
のローティトを実現していた。
４ビツト、８ビツト、１６ビントの固定桁シフト回路を
１ビツトの固定桁シフト回路３３と同様の構成で構成し
、５段直列に接続することにより任意ビットの左右方向
のローティトを実現していた。
例えば、１０ビツトの右方向のローティトを行う場合、
２ビツトの固定桁シフト回路３４で制御信号４５を′″
Ｈ′″にすることにより２ビツトの右方向のローティト
を行い、前記ローティトを行ったデータについて８ビツ
トの固定桁シフト回路３６の制御信号５１を“Ｈｌにす
ることにより、８ビツトの右方向のローティトを行う、
そして、他の固定桁シフト回路は入力信号をそのまま出
力するように制御信号３９．４７．５３を“Ｈ′″にす
ることにより、１０ビツトの右方向のローティトが実現
できる。
２ビツトの固定桁シフト回路３４で制御信号４５を′″
Ｈ′″にすることにより２ビツトの右方向のローティト
を行い、前記ローティトを行ったデータについて８ビツ
トの固定桁シフト回路３６の制御信号５１を“Ｈｌにす
ることにより、８ビツトの右方向のローティトを行う、
そして、他の固定桁シフト回路は入力信号をそのまま出
力するように制御信号３９．４７．５３を“Ｈ′″にす
ることにより、１０ビツトの右方向のローティトが実現
できる。
上記従来のバレルシフタでは、以上に述べたように、多
段の固定桁シックが直列に接続され、多くのゲートを通
過するために遅延が太き（なり、処理時間が長くなり、
ＬＳＩに実現する上で配線が複雑になるという問題点が
あった。
段の固定桁シックが直列に接続され、多くのゲートを通
過するために遅延が太き（なり、処理時間が長くなり、
ＬＳＩに実現する上で配線が複雑になるという問題点が
あった。
また、上記バレルシフタはローティト操作専用のもので
あり、更に、論理シフト、算術シフトの機能を追加しよ
うとすると、制御信号の数、トランジスタの数が増加し
てしまうという問題点があった。
あり、更に、論理シフト、算術シフトの機能を追加しよ
うとすると、制御信号の数、トランジスタの数が増加し
てしまうという問題点があった。
この発明は、上記従来のものの問題点を解消するために
なされたもので、少ないハードウェア量で、しかも、集
積化に適した回路でローティト、論理シフト、算術シフ
トを行うことができるバレルシフタを提供することを目
的とする。
なされたもので、少ないハードウェア量で、しかも、集
積化に適した回路でローティト、論理シフト、算術シフ
トを行うことができるバレルシフタを提供することを目
的とする。
この発明にかかるバレルシフタは、双方向のシフトマト
リクスを有し、かつ、シフトマトリクスにおいて、第１
のレジスタのＮビット目のシフトデータ転送用の入出力
端子と第２のレジスタのＭビット目のシフトデータ転送
用の入出力端子が接続している場合、８２Ｍならば、接
続された端子間に１つのトランスミッションゲートが接
続され、Ｎ＜Ｍならば、接続された端子間に２つのトラ
ンスミッションゲートが直列に接続され、かつ、−方の
トランスミッションゲートがセレクタとなるように構成
し、更に内部をプリチャージ方式で、かつ、高速化のた
め、反転論理でシフト動作を行うようにバレルシフタを
構成したものである。
リクスを有し、かつ、シフトマトリクスにおいて、第１
のレジスタのＮビット目のシフトデータ転送用の入出力
端子と第２のレジスタのＭビット目のシフトデータ転送
用の入出力端子が接続している場合、８２Ｍならば、接
続された端子間に１つのトランスミッションゲートが接
続され、Ｎ＜Ｍならば、接続された端子間に２つのトラ
ンスミッションゲートが直列に接続され、かつ、−方の
トランスミッションゲートがセレクタとなるように構成
し、更に内部をプリチャージ方式で、かつ、高速化のた
め、反転論理でシフト動作を行うようにバレルシフタを
構成したものである。
この発明においては、双方向のシフトマトリクスを有し
、かつ、各シフトマトリクスにおいて、第１のレジスタ
のＮビット目のシフトデータ転送用の入出力端子と第２
のレジスタのＭビット目のシフトデータ転送用の入出力
端子が接続している場合、８２Ｍならば、接続された端
子間に１つのトランスミツシロンゲートが接続され、Ｎ
＜Ｍならば、接続された端子間に２つのトランスミッシ
ョンゲートが接続され、かつ、一方のトランスミッショ
ンゲートがセレクタとなるようにシフト回路を構成する
ことにより、少ないハードウェア量で、かつ、集積化に
適した回路構成で、ローティト、論理シフト、算術シフ
トの機能を有する高速なバレルシフタを実現することが
できる。
、かつ、各シフトマトリクスにおいて、第１のレジスタ
のＮビット目のシフトデータ転送用の入出力端子と第２
のレジスタのＭビット目のシフトデータ転送用の入出力
端子が接続している場合、８２Ｍならば、接続された端
子間に１つのトランスミツシロンゲートが接続され、Ｎ
＜Ｍならば、接続された端子間に２つのトランスミッシ
ョンゲートが接続され、かつ、一方のトランスミッショ
ンゲートがセレクタとなるようにシフト回路を構成する
ことにより、少ないハードウェア量で、かつ、集積化に
適した回路構成で、ローティト、論理シフト、算術シフ
トの機能を有する高速なバレルシフタを実現することが
できる。
（実施例〕
以下、本発明の一実施例を図について説明する。
第１図は、本発明の一実施例による３２ビツトのバレル
シフタを示す、１はＢＢＯＯ，ＢＢＯＩ。
シフタを示す、１はＢＢＯＯ，ＢＢＯＩ。
ＢＢＯ２，・・・、ＢＢ３１の３２ビツトから構成され
る第２レジスタである。２はＢＡＯＯ，ＢＡＯｌ、ＢＡ
Ｏ２，・・・ＢＡ３１の３２ビツトから構成される第２
レジスタである。上記レジスタのうちいずれか一方がシ
フト処理時のデータの入力レジスタとなり、他方がシフ
ト結果の出力レジスタとなる。３は双方向のシフトマト
リクス、４はデータ入力バス、５はシフト結果の出力バ
スである。
る第２レジスタである。２はＢＡＯＯ，ＢＡＯｌ、ＢＡ
Ｏ２，・・・ＢＡ３１の３２ビツトから構成される第２
レジスタである。上記レジスタのうちいずれか一方がシ
フト処理時のデータの入力レジスタとなり、他方がシフ
ト結果の出力レジスタとなる。３は双方向のシフトマト
リクス、４はデータ入力バス、５はシフト結果の出力バ
スである。
７ｉｊ（０−５ｉ≦３、Ｏ≦ｊ≦９）はシフト幅に応じ
て“Ｈ”となる制御信号であり、７１ｊはシフト幅が１
ｊビツトの時に“Ｈ”となる制御信号である。１０はロ
ーティトを行う場合にＨ”となる制御信号、１１は算術
シフト、かつ、右方向のシフト、かつ、符号ビットが“
ｌ”の場合にのみ“Ｈ″となる制御信号である。１６は
ＲＯＴＩＯが“Ｈ”である時にＯＮするトランジスタ群
である。１７は５ＨＡＩＩが“Ｈ″である時にＯＮする
トランジスタ群である。５ｉｊは５ＦＴｌｊ（７ｉ ｊ
）が“Ｈ′の時にＯＮするトランジスタ群である。８０
０〜８３１は第ルジスタ１に接続されるシフトバスであ
り、シフトパス＜５ｋ１）（０≦に≦３．０≦１≦９）
は第ルジスタ１のに１ビツト目のＢＢｋ １に接続して
いる。９００〜９３１は第２レジスタ２に接続されるシ
フトパスであり、シフトパス９ｓｔ（Ｑ≦３≦３．０≦
ｔ≦９）は第２レジスタ２のｓｔビット目のＢＡ３ｔに
接続している。６００〜６３１はローティト、或いは算
術シフトを行う際に必要となるシフトパスであり、シフ
トパス（６ｇ ｈ） （０≦ｇ≦３．０≦ｈ≦９）は
トランジスタ群１６がＯＮすることによりシフトパス（
８ｇ ｈ）に接続される。
て“Ｈ”となる制御信号であり、７１ｊはシフト幅が１
ｊビツトの時に“Ｈ”となる制御信号である。１０はロ
ーティトを行う場合にＨ”となる制御信号、１１は算術
シフト、かつ、右方向のシフト、かつ、符号ビットが“
ｌ”の場合にのみ“Ｈ″となる制御信号である。１６は
ＲＯＴＩＯが“Ｈ”である時にＯＮするトランジスタ群
である。１７は５ＨＡＩＩが“Ｈ″である時にＯＮする
トランジスタ群である。５ｉｊは５ＦＴｌｊ（７ｉ ｊ
）が“Ｈ′の時にＯＮするトランジスタ群である。８０
０〜８３１は第ルジスタ１に接続されるシフトバスであ
り、シフトパス＜５ｋ１）（０≦に≦３．０≦１≦９）
は第ルジスタ１のに１ビツト目のＢＢｋ １に接続して
いる。９００〜９３１は第２レジスタ２に接続されるシ
フトパスであり、シフトパス９ｓｔ（Ｑ≦３≦３．０≦
ｔ≦９）は第２レジスタ２のｓｔビット目のＢＡ３ｔに
接続している。６００〜６３１はローティト、或いは算
術シフトを行う際に必要となるシフトパスであり、シフ
トパス（６ｇ ｈ） （０≦ｇ≦３．０≦ｈ≦９）は
トランジスタ群１６がＯＮすることによりシフトパス（
８ｇ ｈ）に接続される。
本発明の一実施例である第１図のバレルシフタの回路図
をブロック図で表すと第２図のようになる。
をブロック図で表すと第２図のようになる。
第ルジスタ１．第２レジスタ２の回路構成を第３図に示
す、２３はデータを保持するラッチ、２４は入力バス４
から第ルジスタ１、或いは、第２レジスタ２に入力デー
タを取り込む際に開くトランスミツシロンゲート、２５
はシフト結果を第ルジスタ１、或いは第２レジスタ２に
取り込む際に開くトランスミッションゲート、２６はイ
ンバータ、２７はディスチャージのための直列に接続し
たＮチャンネルトランジスタ、２８はプリチャージ用の
Ｐチャネルトランジスタ、２９はＰＡＴＨで、これはシ
フトパスである８００〜８３１．９００〜９３１に接続
される。３０はラッチ２３の帰還用のトランスミッショ
ンゲート、３１゜３２はインバータである。
す、２３はデータを保持するラッチ、２４は入力バス４
から第ルジスタ１、或いは、第２レジスタ２に入力デー
タを取り込む際に開くトランスミツシロンゲート、２５
はシフト結果を第ルジスタ１、或いは第２レジスタ２に
取り込む際に開くトランスミッションゲート、２６はイ
ンバータ、２７はディスチャージのための直列に接続し
たＮチャンネルトランジスタ、２８はプリチャージ用の
Ｐチャネルトランジスタ、２９はＰＡＴＨで、これはシ
フトパスである８００〜８３１．９００〜９３１に接続
される。３０はラッチ２３の帰還用のトランスミッショ
ンゲート、３１゜３２はインバータである。
第４図は、第１図のシフト回路において、１ビット右方
向のローティトを行う場合のタイミング図である。２１
はシフト回路を含むデータ処理装置の内部動作クロック
であり、本発明の一実施例であるバレルシフタはＡ、Ｂ
、Ｃ，Ｄの４フエーズで動作する。２２はプリチャージ
用のＰチャネルトランジスタ２８を制御するためのクロ
ック信号φである。
向のローティトを行う場合のタイミング図である。２１
はシフト回路を含むデータ処理装置の内部動作クロック
であり、本発明の一実施例であるバレルシフタはＡ、Ｂ
、Ｃ，Ｄの４フエーズで動作する。２２はプリチャージ
用のＰチャネルトランジスタ２８を制御するためのクロ
ック信号φである。
第３図と第４図を用いて第ルジスタｌ、及び第２レジス
タ２の動作について説明する。内部動作クロック２１が
Ａのタイミングの時、入力データ取り込み用のトランス
ミッションゲート２４が開き、入力バス４からラッチ２
３に入力データを取り込むことにより、第ルジスタ１に
入力データを格納する。内部動作クロック２１がＢのタ
イミングになると制御クロックφ２２が“Ｌ”となり、
Ｐチャネルトランジスタ２８がＯＮＬ、、シフトパス６
００〜６３１．８００〜８３１．９００〜９３１がプリ
チャージされる。内部動作クロック２１がＣのタイミン
グに、右方向のローティト、算術シフト、或いは論理シ
フトが行われる時、第２レジスタ２の直列に接続したデ
ィスチャージトランジスタ２７のゲート信号の一方であ
るＣ４はＨ″となる。この時、第ルジスタ１のラッチ２
３に格納されているデータが０”の場合、ＰＡＴＨ２９
はディスチャージされず、プリチャージされたデータ“
ｌ”がＰＡＴＨ２９上に出力される。ＰＡＴＨ２９上に
出力されたデータ“１′″はシフトされ、第２レジスタ
２のインバータ２６により反転され、ラッチ２３に取り
込まれることにより、第２レジスタ２には、シフト結果
である“０”が格納される。逆に、第ルジスタ１のラッ
チ２３に格納されているデータが“１”の場合、ＰＡＴ
Ｈ２９はディスチャージトランジスタ２７によりディス
チャージされ、ディスチャージされたデータ“０”がＰ
ＡＴＨ２９上に出力される。
タ２の動作について説明する。内部動作クロック２１が
Ａのタイミングの時、入力データ取り込み用のトランス
ミッションゲート２４が開き、入力バス４からラッチ２
３に入力データを取り込むことにより、第ルジスタ１に
入力データを格納する。内部動作クロック２１がＢのタ
イミングになると制御クロックφ２２が“Ｌ”となり、
Ｐチャネルトランジスタ２８がＯＮＬ、、シフトパス６
００〜６３１．８００〜８３１．９００〜９３１がプリ
チャージされる。内部動作クロック２１がＣのタイミン
グに、右方向のローティト、算術シフト、或いは論理シ
フトが行われる時、第２レジスタ２の直列に接続したデ
ィスチャージトランジスタ２７のゲート信号の一方であ
るＣ４はＨ″となる。この時、第ルジスタ１のラッチ２
３に格納されているデータが０”の場合、ＰＡＴＨ２９
はディスチャージされず、プリチャージされたデータ“
ｌ”がＰＡＴＨ２９上に出力される。ＰＡＴＨ２９上に
出力されたデータ“１′″はシフトされ、第２レジスタ
２のインバータ２６により反転され、ラッチ２３に取り
込まれることにより、第２レジスタ２には、シフト結果
である“０”が格納される。逆に、第ルジスタ１のラッ
チ２３に格納されているデータが“１”の場合、ＰＡＴ
Ｈ２９はディスチャージトランジスタ２７によりディス
チャージされ、ディスチャージされたデータ“０”がＰ
ＡＴＨ２９上に出力される。
ＰＡＴＨ２９上に出力されたデータ“０”はシフトされ
、第２レジスタ２のインバータ２６により反転され、ラ
ッチ２３に取り込まれることにより、第２レジスタ２に
は、シフト結果である１″が格納される。このようにシ
フトマトリクス内では反転論理でデータの転送が行われ
る。
、第２レジスタ２のインバータ２６により反転され、ラ
ッチ２３に取り込まれることにより、第２レジスタ２に
は、シフト結果である１″が格納される。このようにシ
フトマトリクス内では反転論理でデータの転送が行われ
る。
次に、第１図、第４図を用いてローティトの動作を説明
する。まず、３２ビツトのデータで、１ピントの右方向
のローティトを行う場合について説明を行う。
する。まず、３２ビツトのデータで、１ピントの右方向
のローティトを行う場合について説明を行う。
入力バス４から入力されたデータは、第ルジスタ１に格
納される。ＭＳＢがＢＢ３１である。
納される。ＭＳＢがＢＢ３１である。
ローティトを行う時には、ＲＯＴＩＯは、内部動作クロ
ック２１がＤの立ち上がりから次のＤの立ち上がりまで
Ｈ”となる、これによりトランジスタ群１６が開く。算
術シフトは行わないので５ＨＡＩＬは“Ｌ”のままであ
る、この例の場合においては１ビツトの右方向のローテ
ィトなので、５ＦＴＯＩ （７０１）だけが“Ｈ”と
なり、５ＦＴＯＯ（７００）、５ＦＴＯ２（７０２）、
・・・５ＦＴ３１ （７３１）は′Ｌ”となる、これ
によりトランジスタ群５０１がＯＮする。トランジスタ
群５０１がＯＮすることにより、第ルジスタ１のＢＢＯ
Ｉ、・・・、ＢＢ３１に格納された入力データが、トラ
ンジスタ群５０１を通過し、シフトパス８０１〜８３１
からシフトパス９００〜９３０へ伝わり、第２レジスタ
２のＢＡＯＯ，・・・ＢＡ３０にシフトされる。第ルジ
スタ１のＢＢＯＯは、シフトパス８００からトランスミ
ッションゲート１６ａを経てシフトパス６００へ伝わり
、その後、トランスミッションゲート５０１ａを経てシ
フトパス９３１に伝わり、第２レジスタ２のＢＡ３１に
ローティトされる。以上に述べたようにして１ビツト右
方向のローティトが行われる。
ック２１がＤの立ち上がりから次のＤの立ち上がりまで
Ｈ”となる、これによりトランジスタ群１６が開く。算
術シフトは行わないので５ＨＡＩＬは“Ｌ”のままであ
る、この例の場合においては１ビツトの右方向のローテ
ィトなので、５ＦＴＯＩ （７０１）だけが“Ｈ”と
なり、５ＦＴＯＯ（７００）、５ＦＴＯ２（７０２）、
・・・５ＦＴ３１ （７３１）は′Ｌ”となる、これ
によりトランジスタ群５０１がＯＮする。トランジスタ
群５０１がＯＮすることにより、第ルジスタ１のＢＢＯ
Ｉ、・・・、ＢＢ３１に格納された入力データが、トラ
ンジスタ群５０１を通過し、シフトパス８０１〜８３１
からシフトパス９００〜９３０へ伝わり、第２レジスタ
２のＢＡＯＯ，・・・ＢＡ３０にシフトされる。第ルジ
スタ１のＢＢＯＯは、シフトパス８００からトランスミ
ッションゲート１６ａを経てシフトパス６００へ伝わり
、その後、トランスミッションゲート５０１ａを経てシ
フトパス９３１に伝わり、第２レジスタ２のＢＡ３１に
ローティトされる。以上に述べたようにして１ビツト右
方向のローティトが行われる。
以上、１ビツトの右方向のローティトについて述べたが
、１ビツトの左方向のローティトの場合でも、入力デー
タが格納される入力レジスタが第２レジスタ２、シフト
結果が格納される出力レジスタが第ルジスタ１に変わる
だけで、動作については、１ビツトの右方向のローティ
トの場合と全く同じである。
、１ビツトの左方向のローティトの場合でも、入力デー
タが格納される入力レジスタが第２レジスタ２、シフト
結果が格納される出力レジスタが第ルジスタ１に変わる
だけで、動作については、１ビツトの右方向のローティ
トの場合と全く同じである。
以上では、３２ビツトのデータについて１ビツトのロー
ティトを行う場合について述べたが、本発明の３２ビツ
トのバレルシフタでは、３２ビツトのデータについてだ
けでなく、ハーフワード１６ビツト、バイト（８ビツト
）のデータについてもローティトを実現できる。
ティトを行う場合について述べたが、本発明の３２ビツ
トのバレルシフタでは、３２ビツトのデータについてだ
けでなく、ハーフワード１６ビツト、バイト（８ビツト
）のデータについてもローティトを実現できる。
第５図は、この発明の一実施例における各種サイズの処
理方法を示す図である。第５図（ａ）に示すように、１
６ビツトのデータを扱う場合には、３２ビツトの第ルジ
スタ１の上位１６ビツト、及び下位１６ビツトの両方に
１６ビツトのデータを入力し、第５図（ｂ）に示すよう
に、右方向ローティトの場合には第２レジスタ２のＭＳ
Ｂ側の上位１６ビツトを出力し、左方向ローティトの場
合には第２レジスタ２のＬＳＢ側の下位１６ビツトを出
力する。また、８ビツトのデータを扱う場合には、第５
図（ａ）に示すように、３２ビツトの第ルジスタ１の上
位８ビツト、及び下位８ビツトの両方に８ビツトのデー
タを入力し、第５図（ｂ）に示すように、右方向へのロ
ーティトの場合には第２レジスタ２のＭＳＢ側の上位８
ビツトを出力し、左方向へのローティトの場合には第２
レジスタ２のＬＳＢ側の下位８ビツトを出力する。
理方法を示す図である。第５図（ａ）に示すように、１
６ビツトのデータを扱う場合には、３２ビツトの第ルジ
スタ１の上位１６ビツト、及び下位１６ビツトの両方に
１６ビツトのデータを入力し、第５図（ｂ）に示すよう
に、右方向ローティトの場合には第２レジスタ２のＭＳ
Ｂ側の上位１６ビツトを出力し、左方向ローティトの場
合には第２レジスタ２のＬＳＢ側の下位１６ビツトを出
力する。また、８ビツトのデータを扱う場合には、第５
図（ａ）に示すように、３２ビツトの第ルジスタ１の上
位８ビツト、及び下位８ビツトの両方に８ビツトのデー
タを入力し、第５図（ｂ）に示すように、右方向へのロ
ーティトの場合には第２レジスタ２のＭＳＢ側の上位８
ビツトを出力し、左方向へのローティトの場合には第２
レジスタ２のＬＳＢ側の下位８ビツトを出力する。
１ビツトの右方向の論理シフトを行う場合には、第４図
に示すタイミング図で、ＲＯＴＩＯが“Ｌ”のままとな
り、他の信号はローティトの場合と同じである。このた
め、右方向の論理シフトの場合は、第ルジスタ１から第
２レジスタ２の３１ビツト目のＢＡ３１にシフトするパ
スが存在しなくなる。その結果、プリチャージされたシ
フトパス９３１の反転信号である“０”が、第２レジス
タ２の３１ビツト目ＢＡ３１に取り込まれ、ゼロ拡張さ
れる。１ビツトの左方向の論理シフトの場合は、左方向
の論理シフトの場合と同様に、第２レジスタ２かし第２
レジスタ２のＯビット目のＢＢｏｏにシフトするパスが
存在しなくなる。４：の結果、プリチャージされたシフ
トパス８００の反転信号である“０”が、第ルジスタ１
の０ビツト目のＢＢＯＯに取り込まれ、ゼロ拡張される
。
に示すタイミング図で、ＲＯＴＩＯが“Ｌ”のままとな
り、他の信号はローティトの場合と同じである。このた
め、右方向の論理シフトの場合は、第ルジスタ１から第
２レジスタ２の３１ビツト目のＢＡ３１にシフトするパ
スが存在しなくなる。その結果、プリチャージされたシ
フトパス９３１の反転信号である“０”が、第２レジス
タ２の３１ビツト目ＢＡ３１に取り込まれ、ゼロ拡張さ
れる。１ビツトの左方向の論理シフトの場合は、左方向
の論理シフトの場合と同様に、第２レジスタ２かし第２
レジスタ２のＯビット目のＢＢｏｏにシフトするパスが
存在しなくなる。４：の結果、プリチャージされたシフ
トパス８００の反転信号である“０”が、第ルジスタ１
の０ビツト目のＢＢＯＯに取り込まれ、ゼロ拡張される
。
次に算術シフトについて説明する。算術シフトの動作で
論理シフトの動作と違うのは右方向のシフトで、かつ、
符号ビットが“ｌ゛の場合だけである。従って、１ビツ
ト右方向の算術シフト（符号ビットが“１”）の場合に
ついて説明する。この場合には、５ＨＡ１１’ｌ＜Ｃの
タイミングの１フエーズだけ“Ｈ”となる、これにより
、右方向のシフトを行うと共に、プリチャージされたシ
フトパス６００〜６３１がトランジスタ群１７によりデ
ィスチャージされ６０″となり、トランスミッションゲ
ー）５０１ａがＯＮすることによりディスチャージされ
たデータ″０′″がシフトパス９３１を通過し、そのデ
ータ“０”を反転することにより、符号拡張の必要があ
る第２レジスタ２の３１ビツト目のＢＡ３１にデータ′
″１”を格納する。
論理シフトの動作と違うのは右方向のシフトで、かつ、
符号ビットが“ｌ゛の場合だけである。従って、１ビツ
ト右方向の算術シフト（符号ビットが“１”）の場合に
ついて説明する。この場合には、５ＨＡ１１’ｌ＜Ｃの
タイミングの１フエーズだけ“Ｈ”となる、これにより
、右方向のシフトを行うと共に、プリチャージされたシ
フトパス６００〜６３１がトランジスタ群１７によりデ
ィスチャージされ６０″となり、トランスミッションゲ
ー）５０１ａがＯＮすることによりディスチャージされ
たデータ″０′″がシフトパス９３１を通過し、そのデ
ータ“０”を反転することにより、符号拡張の必要があ
る第２レジスタ２の３１ビツト目のＢＡ３１にデータ′
″１”を格納する。
以上に述べた動作により、算術シフトの動作で、かつ、
右方向のシフト、符号ビットが“１”の場合にも本回路
は動作できるものである。
右方向のシフト、符号ビットが“１”の場合にも本回路
は動作できるものである。
なお、以上はｌビットの論理シフト、算術シフト、ロー
ティ士について述べたが、Ｎビットの論理シフト、算術
シフト、ローティトについても同様に動作する。
ティ士について述べたが、Ｎビットの論理シフト、算術
シフト、ローティトについても同様に動作する。
また、以上では３２ビツトバレルシフタの一例を示した
が、Ｎビットのバレルシフタについても同様に実現でき
る。
が、Ｎビットのバレルシフタについても同様に実現でき
る。
以上のように、この発明によれば、双方向のシフトマト
リクスを有し、かつ、シフトマトリクスにおいて、第１
のレジスタのＮビット目のシフトデータ転送用の入出力
端子と第２のレジスタのＭビット目のシフトデータ転送
用の入出力端子が接続している場合、Ｎ≧Ｍならば、接
続された端子間に１つのトランスミッションゲートが接
続され、Ｎ＜Ｍならば、接続された端子間に２つのトラ
ンスミッションゲートが直列に接続されるようにシフト
回路を構成するようにしたーので、その回路構成は、簡
単な繰り返し構造で、規則正しく集積化に適した構成と
なり、ビットスライス的にレイアウトを行うことができ
る。また、双方向シフト可能な１段或いは、２段のＮチ
ャネルＭＯ３を用いてシフトパスを構成できるので、シ
フトパスのゲート段数が少なく、高速なバレルシフタを
実現できる。更に、算術シフト時に必要となる符号拡張
のためにディスチャージトランジスタを付加するだけで
、論理シフトと算術シフトとを選択的に実現できる効果
がある。
リクスを有し、かつ、シフトマトリクスにおいて、第１
のレジスタのＮビット目のシフトデータ転送用の入出力
端子と第２のレジスタのＭビット目のシフトデータ転送
用の入出力端子が接続している場合、Ｎ≧Ｍならば、接
続された端子間に１つのトランスミッションゲートが接
続され、Ｎ＜Ｍならば、接続された端子間に２つのトラ
ンスミッションゲートが直列に接続されるようにシフト
回路を構成するようにしたーので、その回路構成は、簡
単な繰り返し構造で、規則正しく集積化に適した構成と
なり、ビットスライス的にレイアウトを行うことができ
る。また、双方向シフト可能な１段或いは、２段のＮチ
ャネルＭＯ３を用いてシフトパスを構成できるので、シ
フトパスのゲート段数が少なく、高速なバレルシフタを
実現できる。更に、算術シフト時に必要となる符号拡張
のためにディスチャージトランジスタを付加するだけで
、論理シフトと算術シフトとを選択的に実現できる効果
がある。
第１図は本発明の一実施例によるバレルシフタを示す図
、第２図は上記実施例のバレルシフタのブロック図、第
３図は第ルジスタ１．第２レジスタ２の回路構成図、第
４図は第１図のシフト回路において１ビツトのローティ
トを行う場合のタイミング図、第５図は各種サイズのデ
ータの処理方法を示す図、第６図は従来の３２ビツトバ
レルシフタの一例を示す図である。 ｌは３２ビツトの第２レジスタ、２は３２ビツトの第２
レジスタであり、上記レジスタのうちいずれか一方が入
力データの入力レジスタとなり、他方がシフト結果の出
力レジスタとなる。３はシフト方向が双方向であるシフ
トマトリクス、４は入力データの入力バス、５はシフト
結果の出力バスである。 なお図中同一符号は同−又は相当部分を示す。
、第２図は上記実施例のバレルシフタのブロック図、第
３図は第ルジスタ１．第２レジスタ２の回路構成図、第
４図は第１図のシフト回路において１ビツトのローティ
トを行う場合のタイミング図、第５図は各種サイズのデ
ータの処理方法を示す図、第６図は従来の３２ビツトバ
レルシフタの一例を示す図である。 ｌは３２ビツトの第２レジスタ、２は３２ビツトの第２
レジスタであり、上記レジスタのうちいずれか一方が入
力データの入力レジスタとなり、他方がシフト結果の出
力レジスタとなる。３はシフト方向が双方向であるシフ
トマトリクス、４は入力データの入力バス、５はシフト
結果の出力バスである。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）複数のビットを有し、各々のビット毎に、１つの
データ入出力端子と１つのシフトデータ転送用の入出力
端子とを備えた第１、及び、第２のレジスタと、 ２組の前記第１、第２のレジスタの各々のビット数と等
しい数の端子群を持つ双方向のシフトマトリクスを有し
、かつ、 前記シフトマトリクスにおいて、該第１のレジスタのＮ
ビット目のシフトデータ転送用の入出力端子と該第２の
レジスタのＭビット目のシフトデータ転送用の入出力端
子が接続している場合、Ｎ≧Ｍならば、前記接続された
端子間に１つのトランスミッションゲートが接続されて
おり、Ｎ＜Ｍならば、前記接続された端子間に２つのト
ランスミッションゲートが直列に接続されていることを
特徴とするバレルシフタ。 - （２）前記シフトマトリクスにおいて、該第１のレジス
タのＮビット目のシフトデータ転送用の入出力端子と該
第２のレジスタのＭビット目のシフトデータ転送用の入
出力端子が接続している場合、Ｎ＜Ｍならば、前記接続
された端子間に２つのトラッスミッションゲートが直列
に接続されており、かつ、一方のトランスミッションゲ
ートが論理シフトと算術シフトのセレクタとなっている
ことを特徴とする特許請求の範囲第１項記載のバレルシ
フタ。 - （３）前記第１、第２のレジスタのシフトデータ転送用
の入出力端子において、プリチャージ回路を有し、かつ
、シフトデータの転送を反転論理で行うことを特徴とす
る特許請求の範囲第１項又は第２項記載のバレルシフタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248370A JP2624342B2 (ja) | 1989-09-25 | 1989-09-25 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248370A JP2624342B2 (ja) | 1989-09-25 | 1989-09-25 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03110625A true JPH03110625A (ja) | 1991-05-10 |
| JP2624342B2 JP2624342B2 (ja) | 1997-06-25 |
Family
ID=17177090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248370A Expired - Fee Related JP2624342B2 (ja) | 1989-09-25 | 1989-09-25 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624342B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107728A (ja) * | 1990-08-29 | 1992-04-09 | Nec Ic Microcomput Syst Ltd | バレルシフタ回路 |
| JP2011522317A (ja) * | 2008-05-29 | 2011-07-28 | アクシス・セミコンダクター・インコーポレーテッド | リアルタイムな信号処理及び更新のためのマイクロプロセッサ技術 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161731A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | バレルシフタ |
| JPS61175819A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | バレルシフト回路 |
| JPS62212724A (ja) * | 1986-03-13 | 1987-09-18 | Fujitsu Ltd | デ−タ変換回路 |
-
1989
- 1989-09-25 JP JP1248370A patent/JP2624342B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161731A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | バレルシフタ |
| JPS61175819A (ja) * | 1985-01-31 | 1986-08-07 | Hitachi Ltd | バレルシフト回路 |
| JPS62212724A (ja) * | 1986-03-13 | 1987-09-18 | Fujitsu Ltd | デ−タ変換回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107728A (ja) * | 1990-08-29 | 1992-04-09 | Nec Ic Microcomput Syst Ltd | バレルシフタ回路 |
| JP2011522317A (ja) * | 2008-05-29 | 2011-07-28 | アクシス・セミコンダクター・インコーポレーテッド | リアルタイムな信号処理及び更新のためのマイクロプロセッサ技術 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2624342B2 (ja) | 1997-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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