JPH03109663A - 受信データ処理装置 - Google Patents
受信データ処理装置Info
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- JPH03109663A JPH03109663A JP24531289A JP24531289A JPH03109663A JP H03109663 A JPH03109663 A JP H03109663A JP 24531289 A JP24531289 A JP 24531289A JP 24531289 A JP24531289 A JP 24531289A JP H03109663 A JPH03109663 A JP H03109663A
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- 238000000034 method Methods 0.000 abstract description 21
- 230000005540 biological transmission Effects 0.000 abstract description 9
- 239000000872 buffer Substances 0.000 description 46
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000001810 electrochemical catalytic reforming Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、データを所定単位毎に受信する毎に割り込
み処理によって受信データを取り込む受信データ処理装
置に関する。
み処理によって受信データを取り込む受信データ処理装
置に関する。
[従来の技術]
従来、受信データ処理装置としてはDMA (ダイレク
トメモリアクセス)方式1割り込み方式が知られている
。ここで、DMA方式は周知の如く、DMA制御装置が
受信データを直接RAMに取り込む方式、また割り込み
方式は所定単位分のデータ、例えば1バイト分のデータ
を受信する毎にCPUに割り込みをかけて受信データを
CPUが取り込む方式である。
トメモリアクセス)方式1割り込み方式が知られている
。ここで、DMA方式は周知の如く、DMA制御装置が
受信データを直接RAMに取り込む方式、また割り込み
方式は所定単位分のデータ、例えば1バイト分のデータ
を受信する毎にCPUに割り込みをかけて受信データを
CPUが取り込む方式である。
[発明が解決しようとする課題1
ところで、DMA方式は高速処理が可能であるが、DM
A制御装置が受信データをRAMに書き込んでいる間、
CPUはRAMをアクセスすることができないという欠
点があった。
A制御装置が受信データをRAMに書き込んでいる間、
CPUはRAMをアクセスすることができないという欠
点があった。
また1割り込み方式は1バイト受信する毎にCPUに割
り込みがかかる為、受信バッファ内に保持されている1
バイト分のデータを取り込む際、送信速度が速いとそれ
に追随することができず、受信エラーを起すという欠点
があった。
り込みがかかる為、受信バッファ内に保持されている1
バイト分のデータを取り込む際、送信速度が速いとそれ
に追随することができず、受信エラーを起すという欠点
があった。
この原因は、受信バッファ内のデータを取り込む前に次
のデータが伝送され、前のデータが消去されてしまうこ
とに起因している。
のデータが伝送され、前のデータが消去されてしまうこ
とに起因している。
してみれば、データの送信速度が速く前のデータを割り
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持できるようにすれば、高速送信
にも対処でき、受信データを高速に処理できるようにな
ることは明らかである。
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持できるようにすれば、高速送信
にも対処でき、受信データを高速に処理できるようにな
ることは明らかである。
この発明の課題は、データの送信速度が速く前のデータ
を割り込み処理によって取り込む前に次のデータが送信
されて来ても前のデータを保持できるようにすることで
ある。
を割り込み処理によって取り込む前に次のデータが送信
されて来ても前のデータを保持できるようにすることで
ある。
[課題を解決するための手段]
この発明の手段は次の通りである。
受信手段1(第1図の機能ブロック図を参照、以下同じ
)は、データを所定単位(例えば1バイト)毎に受信す
る。
)は、データを所定単位(例えば1バイト)毎に受信す
る。
保持手段2は受信手段1で受信した所定単位分のデータ
が順次転送保持される受信バッファ等で、例えば3段の
保持手段2が直列接続されている。
が順次転送保持される受信バッファ等で、例えば3段の
保持手段2が直列接続されている。
転送手段3は後段の保持手段2にデータが保持されてい
ないことを条件に前段の保持手段2に保持されているデ
ータを後段の保持手段2に転送する。
ないことを条件に前段の保持手段2に保持されているデ
ータを後段の保持手段2に転送する。
処理手段4は最終段の保持手段2にデータが転送された
際、割り込み処理によって当該保持手段2内のデータを
取り込む為の処理を行うCPU等である。
際、割り込み処理によって当該保持手段2内のデータを
取り込む為の処理を行うCPU等である。
[作 用]
この発明の手段の作用は次の通りである。
いま、受信手段1が送信データを所定単位分受信すると
、この受信データは保持手段2に転送される。ここで、
保持手段2が例えば3段直列接続されているものとする
と、先ず、受信データは1段目の保持手段2に転送され
る。
、この受信データは保持手段2に転送される。ここで、
保持手段2が例えば3段直列接続されているものとする
と、先ず、受信データは1段目の保持手段2に転送され
る。
すると、転送手段3は2段目の保持手段2にデータが保
持されていないことを条件に、1段目の保持手段2に保
持されているデータを2段目の保持手段2に転送する。
持されていないことを条件に、1段目の保持手段2に保
持されているデータを2段目の保持手段2に転送する。
即ち、転送手段3は2段目の保持手段2にデータが有れ
ば、それが3段目の保持手段2に転送されるまで待つが
、2段目の保持手段2が空になると、1段目の内容を2
段目に転送する。そして、2段目の内容が3段目の保持
手段2に転送されると、つまり、最終段の保持手段2に
データが転送されると、処理手段4は割り込み処理によ
って当該保持手段2内のデータを取り込む処理を行う。
ば、それが3段目の保持手段2に転送されるまで待つが
、2段目の保持手段2が空になると、1段目の内容を2
段目に転送する。そして、2段目の内容が3段目の保持
手段2に転送されると、つまり、最終段の保持手段2に
データが転送されると、処理手段4は割り込み処理によ
って当該保持手段2内のデータを取り込む処理を行う。
このような動作は受信手段lが所定単位分のデータを受
信する毎に繰り返される。
信する毎に繰り返される。
したがって、データの送信速度が速く前のデータを割り
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができる。
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができる。
[実施例]
以下、第2図および第3図を参照して一実施例を説明す
る。
る。
第2図は電子式キャッシュレジスタ(E CR)の全体
構成を示したブロック図である。なお、このECRはP
OSシステムを構成し1例えば各ターミナルから伝送さ
れて来る売上データを受信して収集処理を行うマスタE
CRである。
構成を示したブロック図である。なお、このECRはP
OSシステムを構成し1例えば各ターミナルから伝送さ
れて来る売上データを受信して収集処理を行うマスタE
CRである。
CPUIIは演算部AL、制御部CTを有し、予め格納
されているマイクロプログラムにしたがってこのECR
の各種の動作を制御するもので、受信部12からインタ
ーラット信号INTを受は取る毎に割り込み処理(受信
処理)を開始すると共にチップセレクト信号C5を受信
部12に与える。この場合、CPUIIは受信部12か
ら読み取った受信データをRAM13に転送する。
されているマイクロプログラムにしたがってこのECR
の各種の動作を制御するもので、受信部12からインタ
ーラット信号INTを受は取る毎に割り込み処理(受信
処理)を開始すると共にチップセレクト信号C5を受信
部12に与える。この場合、CPUIIは受信部12か
ら読み取った受信データをRAM13に転送する。
なお、CPUIIはキー人力部14から入力された売上
データをRAM13内の売上合計器に累計したり、表示
部15から表示出力させ、更には印字部16から印字出
力させる。また、CPU11は送信部17を介して他の
ECRへデータ送信を行う。
データをRAM13内の売上合計器に累計したり、表示
部15から表示出力させ、更には印字部16から印字出
力させる。また、CPU11は送信部17を介して他の
ECRへデータ送信を行う。
第3図は受信部12の構成を示ルたブロック図である。
この受信部12には3段接続された3つの受信バッファ
、即ち、1段目の受信バッファ(Aバッファ)12−1
.2段目の受信バッファ(Bバッファ)12−2.3段
目の受信バッファ(Cバッファ)12−3を有し、各バ
ッファ12−1.12−2.12−3は1バイト構成と
なっている。
、即ち、1段目の受信バッファ(Aバッファ)12−1
.2段目の受信バッファ(Bバッファ)12−2.3段
目の受信バッファ(Cバッファ)12−3を有し、各バ
ッファ12−1.12−2.12−3は1バイト構成と
なっている。
S/P変換回路12−4は受信クロックに同期してシリ
アル伝送されて来る受信データを取り込んでパラレルデ
ータに変換出力するもので、これによって変換されたデ
ータはAバッファ12−1にラッチされる。8ビツト検
出回路12−5は受信クロックを計数することによって
8ビット分のデータ受信を検出するもので、この検出信
号はA転送制御回路12−6に与えられる。
アル伝送されて来る受信データを取り込んでパラレルデ
ータに変換出力するもので、これによって変換されたデ
ータはAバッファ12−1にラッチされる。8ビツト検
出回路12−5は受信クロックを計数することによって
8ビット分のデータ受信を検出するもので、この検出信
号はA転送制御回路12−6に与えられる。
A転送制御回路12−6は8ビツト検出回路12−5か
らの検出信号に応答してラッチ指令AをAバッファ12
−1に与え、S/P変挽回路12−4からの出力データ
をAバッファ12−1にラッチさせる。なお、A転送制
御回路12−6はラッチ指令Aを出力した後、転送信号
をB転送制御回路12−7に与える。
らの検出信号に応答してラッチ指令AをAバッファ12
−1に与え、S/P変挽回路12−4からの出力データ
をAバッファ12−1にラッチさせる。なお、A転送制
御回路12−6はラッチ指令Aを出力した後、転送信号
をB転送制御回路12−7に与える。
B転送制御回路12−7はA転送制御回路12−6から
の転送信号に応答してラッチ指令BをBバッファ12−
2に与え、Aバー2ファ12−1内のデータをBバッフ
ァ12−2にラッチさせるが、この場合、B転送制御回
路12−7はラッチ指令Bを出力した後、転送信号をC
転送制御回路12−8に与える。
の転送信号に応答してラッチ指令BをBバッファ12−
2に与え、Aバー2ファ12−1内のデータをBバッフ
ァ12−2にラッチさせるが、この場合、B転送制御回
路12−7はラッチ指令Bを出力した後、転送信号をC
転送制御回路12−8に与える。
C転送制御回路12−8はB転送制御回路12−7から
の転送信号に応答してラッチ指令CをCバッファ12−
3に与工、Bz<ツコア12−2内のデータをCバッフ
ァ12−3にラッチさせる。
の転送信号に応答してラッチ指令CをCバッファ12−
3に与工、Bz<ツコア12−2内のデータをCバッフ
ァ12−3にラッチさせる。
また、ラッチ指令CはB転送制御回路12−7に与えら
れると共にCPUIIにインターラブド信号INTとし
て与えられる。この場合、CPU11からインターラブ
ド信号INTに応答して出力されるチップセレクト信号
C5は、Cバッファ12−3の出力側に設けられている
スリーステートバッファ12−9に制御信号として与え
られると共に、B転送制御回路12−7およびC転送制
御回路12−8に転送信号として与えられる。
れると共にCPUIIにインターラブド信号INTとし
て与えられる。この場合、CPU11からインターラブ
ド信号INTに応答して出力されるチップセレクト信号
C5は、Cバッファ12−3の出力側に設けられている
スリーステートバッファ12−9に制御信号として与え
られると共に、B転送制御回路12−7およびC転送制
御回路12−8に転送信号として与えられる。
次に、受信部12の動作を説明する。
先ず、受信クロックに同期してシリアルに伝送されて来
る受信データを8ビット分受信すると、8ビツト検出回
路12−5はこれを検出し、A転送制御回路12−6に
検出信号を与える。
る受信データを8ビット分受信すると、8ビツト検出回
路12−5はこれを検出し、A転送制御回路12−6に
検出信号を与える。
すると、A転送制御回路12−6は8ビツト検出回路1
2−5からの検出信号に同期してラッチ指令Aを出力し
、Aバッファ12−1に与える為、S/P変換回路12
−4から出力される8ビツトパラレルデータはAバッフ
ァ12−1にラッチされる。
2−5からの検出信号に同期してラッチ指令Aを出力し
、Aバッファ12−1に与える為、S/P変換回路12
−4から出力される8ビツトパラレルデータはAバッフ
ァ12−1にラッチされる。
次に、B転送制御回路12−7はA転送制御回路12−
6から出力される転送信号に応答してラッチ指令Bを出
力するが、この場合、Bバッファ12−2内にデータが
保持されていないことが条件となる。この条件を満たし
ているか否かはCPUIIからのチップセレクト信号C
5およびC転送制御回路12−8からのラッチ指令Cに
基づいて検出するが、受信開始時にはAバッファ12−
1に先頭1バイト分のデータが保持された段階でJり
リ、 f3 /<ソファ12−2.Cバツフア12−3
にはデータが保持されていない状!(空状態)にある為
、B転送制御回路12−7はA転送制御回路12−6か
らの転送信号に応答してラッチ指令Bを出力する。この
結果、Aバッファ12−1内のデータがBバッファ12
−2にラッチされる。その後、C転送制御回路12−8
はB転送制御回路12−7からの転送信号に応答してラ
ッチ指令Cを出力する為、Bバッファ12−2内のデー
タがCバッファ12−3にラッチされる。
6から出力される転送信号に応答してラッチ指令Bを出
力するが、この場合、Bバッファ12−2内にデータが
保持されていないことが条件となる。この条件を満たし
ているか否かはCPUIIからのチップセレクト信号C
5およびC転送制御回路12−8からのラッチ指令Cに
基づいて検出するが、受信開始時にはAバッファ12−
1に先頭1バイト分のデータが保持された段階でJり
リ、 f3 /<ソファ12−2.Cバツフア12−3
にはデータが保持されていない状!(空状態)にある為
、B転送制御回路12−7はA転送制御回路12−6か
らの転送信号に応答してラッチ指令Bを出力する。この
結果、Aバッファ12−1内のデータがBバッファ12
−2にラッチされる。その後、C転送制御回路12−8
はB転送制御回路12−7からの転送信号に応答してラ
ッチ指令Cを出力する為、Bバッファ12−2内のデー
タがCバッファ12−3にラッチされる。
この為、受信開始時には先頭1バイト目のデータがAバ
ッファ12−1、Bバッファ12−2を順次介してCバ
ッファ12−3に転送されるが、その間、2バイト目、
3バイト目のデータを順次受信したものとすると、2バ
イト目のデータはBバッファ12−2に、3バイト目の
データはAバッファ12−1に保持される。
ッファ12−1、Bバッファ12−2を順次介してCバ
ッファ12−3に転送されるが、その間、2バイト目、
3バイト目のデータを順次受信したものとすると、2バ
イト目のデータはBバッファ12−2に、3バイト目の
データはAバッファ12−1に保持される。
しかして、先頭1バイト目のデータがCバッファ12−
3に転送されると同時にCPUIIにインターラブド信
号INTが与えられる。
3に転送されると同時にCPUIIにインターラブド信
号INTが与えられる。
すると、CPUIIに割り込みがかかり、CPU1lは
受信処理を開始する。即ち、受信部12からのインター
ラブド信号INTに応答してCPU1lはチップセレク
ト信号C8を出力し、受信部12に与える。
受信処理を開始する。即ち、受信部12からのインター
ラブド信号INTに応答してCPU1lはチップセレク
ト信号C8を出力し、受信部12に与える。
これによって、スリーステートバッファ12−9が開放
され、Cバッファ12−3内のデータがCPUIIに取
り込まれる為、Cバッファ12=3は空き状態となる。
され、Cバッファ12−3内のデータがCPUIIに取
り込まれる為、Cバッファ12=3は空き状態となる。
その後、C転送制御回路12−8はCPUIIからのチ
ップセレクト信号C5に応答してラッチ指令Cを出力す
る為、Bバッファ12−2内のデータがC/<ッコア1
2−3に転送される。
ップセレクト信号C5に応答してラッチ指令Cを出力す
る為、Bバッファ12−2内のデータがC/<ッコア1
2−3に転送される。
次に、B転送制御回路12−7はCPUIIからチップ
セレクト信号C3が入力されている状態において、C転
送制御回路12−8からラッチ指令Cが出力されるのを
待って、つまり、Bバッファ12−2内のデータがCバ
ッファ12−3に転送されBバッファ12−2が空き状
態となるのを待ってラッチ指令Bを出力する。すると、
Aバッファ12−1内のデータがBバッファ12−2に
転送される。
セレクト信号C3が入力されている状態において、C転
送制御回路12−8からラッチ指令Cが出力されるのを
待って、つまり、Bバッファ12−2内のデータがCバ
ッファ12−3に転送されBバッファ12−2が空き状
態となるのを待ってラッチ指令Bを出力する。すると、
Aバッファ12−1内のデータがBバッファ12−2に
転送される。
以下、上述の動作が順次繰り返される。
なお、上記実施例は受信バッファを3段接続としたが、
4段、5段または、それ以下、以上の段数の接続として
も良い。
4段、5段または、それ以下、以上の段数の接続として
も良い。
[発明の効果]
この発明は、データの送信速度が速く前のデータを割り
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができるので、DMA
方式によらなくても高速処理が可能となる。
込み処理によって取り込む前に次のデータが送信されて
来ても前のデータを保持することができるので、DMA
方式によらなくても高速処理が可能となる。
第1図はこの発明の機能ブロック図、第2図、第3図は
実施例を示し、第2図はECRの基本的な構成を示した
ブロック図、第3図は第2図で示した受信部12の構成
を示したブロック図である。 11・・・・・・CPU、12・・・・・・受信部、1
2−1・・・・・・A /<ラフ?、12−2・・・・
・・B/<ッコア、12−3、・・・・・Cバッファ、
12−4・・・・・・S/P変換回路、12−5・・・
・・・8ビツト検出回路、12−6・・・・・・A転送
制御回路、12−7・・・・・・B転送制御回路、12
−8・・・・・・C転送制御回路。 第 ■ 図
実施例を示し、第2図はECRの基本的な構成を示した
ブロック図、第3図は第2図で示した受信部12の構成
を示したブロック図である。 11・・・・・・CPU、12・・・・・・受信部、1
2−1・・・・・・A /<ラフ?、12−2・・・・
・・B/<ッコア、12−3、・・・・・Cバッファ、
12−4・・・・・・S/P変換回路、12−5・・・
・・・8ビツト検出回路、12−6・・・・・・A転送
制御回路、12−7・・・・・・B転送制御回路、12
−8・・・・・・C転送制御回路。 第 ■ 図
Claims (1)
- 【特許請求の範囲】 データを所定単位毎に受信する受信手段と、この受信手
段で受信した所定単位分のデータが順次転送保持される
複数段の保持手段と、 後段の保持手段にデータが保持されていないことを条件
に、前段の保持手段に保持されているデータを後段の保
持手段に転送する転送手段と、最終段の保持手段にデー
タが転送された際、割り込み処理によって当該保持手段
内のデータを取り込む処理手段と、 を具備したことを特徴とする受信データ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24531289A JPH03109663A (ja) | 1989-09-22 | 1989-09-22 | 受信データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24531289A JPH03109663A (ja) | 1989-09-22 | 1989-09-22 | 受信データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03109663A true JPH03109663A (ja) | 1991-05-09 |
Family
ID=17131802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24531289A Pending JPH03109663A (ja) | 1989-09-22 | 1989-09-22 | 受信データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03109663A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373699A (ja) * | 2001-06-15 | 2002-12-26 | Kojima Press Co Ltd | 燃料電池用気液分離器 |
US6898490B2 (en) | 2001-10-09 | 2005-05-24 | Honda Giken Kogyo Kabushiki Kaisha | Vehicle controller for controlling rewriting data in a nonvolatile memory |
JP2010026741A (ja) * | 2008-07-18 | 2010-02-04 | Mimaki Engineering Co Ltd | データ転送方法及びデータ転送装置 |
-
1989
- 1989-09-22 JP JP24531289A patent/JPH03109663A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373699A (ja) * | 2001-06-15 | 2002-12-26 | Kojima Press Co Ltd | 燃料電池用気液分離器 |
US6898490B2 (en) | 2001-10-09 | 2005-05-24 | Honda Giken Kogyo Kabushiki Kaisha | Vehicle controller for controlling rewriting data in a nonvolatile memory |
JP2010026741A (ja) * | 2008-07-18 | 2010-02-04 | Mimaki Engineering Co Ltd | データ転送方法及びデータ転送装置 |
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