JPH03108185A - Semiconductor memory controller - Google Patents
Semiconductor memory controllerInfo
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- JPH03108185A JPH03108185A JP1245234A JP24523489A JPH03108185A JP H03108185 A JPH03108185 A JP H03108185A JP 1245234 A JP1245234 A JP 1245234A JP 24523489 A JP24523489 A JP 24523489A JP H03108185 A JPH03108185 A JP H03108185A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリカードなどに用いて好適な半導体メモ
リ制御方式に係り、特に、記憶データの保持のためにリ
フレッシュが必要な半導体メモリの制御方式に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory control method suitable for use in memory cards and the like, and particularly to control of semiconductor memories that require refreshing to retain stored data. Regarding the method.
従来、メモリカードには、メモリとしてＳＲＡＭが用い
られ、電池でバックアップするようにした構成がとられ
ていたが、本発明者等は、同じ大きさのメモリとしてＳ
ＲＡＭの４倍程度の記憶容量を実現することができるこ
と、消費電力を低減することができるようになったこと
などから、ＤＲＡＭを使用し、これを電池でバックアッ
プしたメモリカードを検討した。Conventionally, memory cards used SRAM as memory and were configured to be backed up by a battery, but the present inventors have developed SRAM as a memory of the same size.
We considered a memory card that uses DRAM and backs it up with a battery because it has a storage capacity about four times that of RAM and can reduce power consumption.
しかし、ＤＲＡＭでは、記憶したデータを保持するため
に、一般には数ｍ ｓ ｅ ｃの周期で数百ｎ５ｅｃ幅
程度のリフレッシュタイムが必要なため、外部からのア
クセスとリフレッシュとを管理して調停する手段が必要
となる。しかも、読出しを制御する！（チップイネーブ
ル）信号などの制御信号の形態がＳＲ八へ塔載のメモリ
カードと異なリ、この精巣、インターフェースが異なる
ため、ＤＲＡＭ塔載のメモリカードが従来のＳＲＡＭ塔
載のメモリカードと互換性がなくなるという問題があっ
た。However, in order to retain stored data, DRAM generally requires a refresh time of several hundred n5ec with a cycle of several msec, so it is necessary to manage and arbitrate between external access and refresh. A means is required. Moreover, it controls reading! (chip enable) signal and other control signals are different from memory cards mounted on SR8, and the interface is different, so memory cards mounted on DRAM are compatible with memory cards mounted on conventional SRAM. There was a problem that the .
かかる問題を解消するために、本発明者は、先にメモリ
として、ＤＲＡＭと同様に記憶容量が太き（、リフレッ
シュを必要とするが、セルフリフレッシュ回路やＳ Ｒ
Ａ Ｍと同様のデータの入出力を可能とするインターフ
ェースを内蔵し、ＳＲＡＭと同様の制御を可能としたＰ
ＳＲＡＭ（擬似ＳＲＡＭ）を用いたメモリカードを提案
したく特願平１−１８０８５１号）、かかるメモリカー
ドを第５図によって箭単に説明する。In order to solve this problem, the present inventor first developed a memory that has a large storage capacity like DRAM (requires refreshing, but does not require a self-refresh circuit or SRAM).
P has a built-in interface that enables data input/output similar to A M, and enables control similar to SRAM.
We would like to propose a memory card using SRAM (pseudo SRAM) (Japanese Patent Application No. 1-180851), and such a memory card will be briefly explained with reference to FIG.
同図において、コネクタ１０がコンピュータなどの情報
処理装置に接続されていないときには、電源切換回路１
２によってバックアップ電池１１からＰＳＲＡＭ２０に
電力が供給され、その内蔵されているセルフリフレッシ
ュ回路２０ａが動作してｒ）ＳＲＡＭ２０のリフレッシ
ュが行われる。In the figure, when the connector 10 is not connected to an information processing device such as a computer, the power switching circuit 1
2, power is supplied from the backup battery 11 to the PSRAM 20, and its built-in self-refresh circuit 20a operates to perform r) refreshing of the SRAM 20.
これにより、外部からのリフレッシュを不要としてＰＳ
ＲＡＭ２０にデータが保持される。また、コネクタ１０
が情報処理装置に接続されると、そこからコネクタ１０
、電源供給線１０ａ、電源切替回路１２を介してＰＳＲ
ＡＭ２０に電力が供給される。このとき、ＰＳＲＡＭ２
０のリフレッシュ要求信号は調停回路１９によって生成
される。This eliminates the need for external refresh
Data is held in RAM 20. In addition, connector 10
When the is connected to the information processing device, the connector 10 is connected to the information processing device.
, the power supply line 10a, and the PSR via the power supply switching circuit 12.
Power is supplied to AM20. At this time, PSRAM2
A refresh request signal of 0 is generated by the arbitration circuit 19.
このように、メモリカード内部で、外部の情報処理装置
とは独立に、リフレッシュ動作が行なわれるため、情報
処理装置としてはＳＲＡＭ塔載のメモリカードと同様の
制御を行なえばよく、ＳＲＡＭ塔載のメモリカードと互
換性がとれることになる。In this way, the refresh operation is performed inside the memory card independently of the external information processing device, so the information processing device only needs to perform the same control as a memory card mounted on an SRAM tower. It will be compatible with memory cards.
コネクタ１０に接続された情報処理装置のデータをメモ
リカードに記憶する場合には、この情報処理装置からコ
ネクタ１０、アドレス信号線１０ｂを介してアドレスバ
ッファ１５にアドレス信号が供給され、ＰＳＲＡＭ２０
の書込みアドレスが指定される。また、制御信号線１０
ｃを介して調停回路１９にＷπ（ライトイネーブル）信
号が供給され、データ信号線１０ｄ、データバッファ１
６を介して供給されるデータがＰＳＲＡＭ２０の指定さ
れたアドレスに書き込まれる。When data from an information processing device connected to the connector 10 is to be stored in a memory card, an address signal is supplied from the information processing device to the address buffer 15 via the connector 10 and the address signal line 10b, and the data is stored in the PSRAM 20.
write address is specified. In addition, the control signal line 10
A Wπ (write enable) signal is supplied to the arbitration circuit 19 via the data signal line 10d and the data buffer 1.
6 is written to a designated address in PSRAM 20.
ＰＳＲＡＭ２０からデータを読み出す場合には、同様に
して、アドレス信号線１０ｂを介してアドレス信号が、
制御線１０ｃを介してでて信号やσπ（アウトプットイ
ネーブル）信号などの制御信号が夫々供給される。ＰＳ
ＲＡＭ２０のこのアドレス信号で指定されるアドレスか
らデータが読み出され、データバッファ１６．データ信
号線１０ｄ、コネクタ１０を介して情報処理装置に供給
される。When reading data from the PSRAM 20, the address signal is similarly transmitted via the address signal line 10b.
Control signals such as an output signal and a σπ (output enable) signal are supplied via the control line 10c. P.S.
Data is read from the address specified by this address signal in the RAM 20, and is stored in the data buffer 16. The signal is supplied to the information processing device via the data signal line 10d and the connector 10.
ここで、データ読出しに際しては、調停回路１９は、デ
コーダ１４からアドレス信号のデコード出力を受けて動
作し、制ｒｆｊ（？￥号縞線１０ｃ介しててπ信号を受
けると、ＰＳＲＡＭ２０のデータ読出しを行わせるが、
リフレッシュ要求信号も生成してＰＳＲＡＭ２０をリフ
レッシュさせているために、データ読出しとリフレッシ
ュとが重ならないように調停する。Here, when reading data, the arbitration circuit 19 operates upon receiving the decoded output of the address signal from the decoder 14, and upon receiving the π signal via the control rfj (? I will let you do it, but
Since a refresh request signal is also generated to refresh the PSRAM 20, arbitration is made so that data read and refresh do not overlap.
なお、デコーダ１４を調停回路１９とＰＳＲＡＭ２０と
の間に設け、調停回路１９がでπ信号で動作し、デコー
ダ１４が圃整回路１９の出力によって作動するようにし
てもよいし、また、ＰｓＲＡＭアレイが１個の場合には
、デコーダ１４を省略してもよい。Note that the decoder 14 may be provided between the arbitration circuit 19 and the PSRAM 20, so that the arbitration circuit 19 operates with the π signal and the decoder 14 operates with the output of the conditioning circuit 19. If there is only one decoder 14, the decoder 14 may be omitted.
第６図は第５図における調停回路１９の一例を示すもの
である。FIG. 6 shows an example of the arbitration circuit 19 in FIG. 5.
同図において、調停回路１９はアクセス調停部１９ａと
チップイネーブル信号変換部１９ｂとがらなっている。In the figure, the arbitration circuit 19 consists of an access arbitration section 19a and a chip enable signal conversion section 19b.
アクセス調停部１９ａは、たとえば、ナントゲート５ａ
、５））からなるＲ−Ｓフリップフロップに、ナントゲ
ート６ａの出力を遅延回路５ａで遅延してナントゲート
６ｂにフィードバックする回路と、ナントゲート６ｂの
出力を遅延回路５ｂで遅延してナントゲート６ａにフィ
ードバックする回路とを付加したものであり、３１１３
号をレベル反転してナンドか一トロａの入力とし、リフ
レッシュタイマ１９ｃからのリフレッシュ要求信号Ｗを
ナントゲート６ｂの入力としている。The access arbitration unit 19a is, for example, a Nantes gate 5a.
, 5)), a circuit that delays the output of the Nantes gate 6a with a delay circuit 5a and feeds it back to the Nantes gate 6b, and a circuit that delays the output of the Nantes gate 6b with the delay circuit 5b to form a Nantes gate. 6a with a feedback circuit added, 3113
The level of the signal is inverted and input to the NAND/ITRO a, and the refresh request signal W from the refresh timer 19c is input to the NAND gate 6b.
ナントゲート６ａの出力がＰＳＲＡＭ２０のリードアク
セスを許可するリードアクセス許可信号Ａ ｃｃｅｓｓ
であり、ナントゲート６ｂの出力がｐｓＲＡＭ２０のリ
フレッシュを許可するリフレッシュ許可信号Ｒｅｆｒｅ
ｓｈである。The output of the Nant gate 6a is a read access permission signal A access that allows read access to the PSRAM 20.
, and the output of the Nant gate 6b is a refresh permission signal Refre that allows refresh of the psRAM 20.
It is sh.
かかる構成により、いま、第７図の■の部分で示すよう
に、リフレッシュ要求信号ＦＦ’ＴＴ内に江π信号が供
給されると、リフレッシュ許可信号Ｒｅｆｒｅｓｈはリ
フレッシュ要求信号Ｗ丁πと同一タイミングで発生する
が、リードアクセス許可信号Ａ ｃｃｅｓｓはリフレッ
シュ要求信号ｒ丁丁■の後緑よりも遅延回路５ｂの遅延
時間で、たけ遅れて発生する。これにより、第７図の■
の部分で示すように、ＰＳＲＡＭ２０では、リフレッシ
ュが終わってτ、後、データの読み出しが行われる。With this configuration, when the Eπ signal is supplied in the refresh request signal FF'TT, the refresh permission signal Refresh is generated at the same timing as the refresh request signal W-π, as shown in the part (■) in FIG. However, the read access permission signal Access is generated much later than the refresh request signal rDingDing2 due to the delay time of the delay circuit 5b. As a result, ■ in Figure 7
As shown in the part, in the PSRAM 20, data is read out τ after the refresh is completed.
また、第７図■の部分に示すように、てπ信号の期間内
にリフレッシュ要求信号ＲＥＳＩ（が発生したときには
、τπ信号が終了してリードアクセス許可信号Ａ ｃｃ
ｅｓｓが終了して遅延回路５ａの遅延時間τ、を経た後
、リフレッシュ許可信号Ｒｅｆｒｅｓｈが発生する。こ
れにより、ＰＳＲＡＭ２０では、データの読出しが終っ
てで、１ｊｉ、リフレッシュが行われる。In addition, as shown in part (■) in FIG. 7, when the refresh request signal RESI (is generated within the period of the π signal, the τπ signal ends and the read access permission signal A cc
After the completion of ess and the delay time τ of the delay circuit 5a has elapsed, the refresh permission signal Refresh is generated. As a result, the PSRAM 20 is refreshed 1ji after data reading is completed.
なお、リフレッシュタイマ１９ｃは遅延回路５ａの出力
信号によってリセットされ、これにより、リフレッシュ
要求信号■丁Ｔ’Ｕがいかなるタイミングで発生しても
、リフレッシュ許可信号Ｒｅｆｒｅｓｈの時間幅は一定
となる。The refresh timer 19c is reset by the output signal of the delay circuit 5a, so that the time width of the refresh permission signal Refresh remains constant no matter what timing the refresh request signal T'U occurs.
第６図におけるチップイネーブル信号変換部１９ｂは、
第８図に示すように、ＥＸＯＲ回路２ ａ ＋２ｂ、・
・・・・・・・・＋ ２ｎによってアドレス信号の変
化時点を検出し、この変化時点を表わすパルスとてπ信
号とをオア回路３に供給することにより、で！信号にア
ドレスの変化時点を表わすした？ｆｆ。The chip enable signal converter 19b in FIG.
As shown in FIG. 8, EXOR circuit 2 a + 2 b,
By detecting the change point of the address signal by +2n and supplying the pulse representing this change point and the π signal to the OR circuit 3,! Does the signal indicate the point at which the address changes? ff.
信号が得られる。この−π、信号がリードアクセス許可
信号Ａ ｃｃｅｓｓの反転をゲート信号とするアンドゲ
ート４を介してＰＳＲＡＭ２０のチップイネーブル端子
（てて）に与えられる。I get a signal. This -π signal is applied to the chip enable terminal of the PSRAM 20 via an AND gate 4 whose gate signal is an inversion of the read access permission signal Access.
ＰＳＲＡＭ２０では、この？’ｆｆ、信号の立上りエツ
ジから所定リードアクセス時間後にそのとき指定される
アドレスからデータが読み出され、また、このタイミン
グでデータバッファ１６を動作さ・しることにより、Ｕ
ｈ ’Ｊ出されたデータがデータバッファ１６を介して
情報処理装置に転送される。In PSRAM20, this? 'ff, data is read from the address specified at that time after a predetermined read access time from the rising edge of the signal, and by operating the data buffer 16 at this timing,
h'J output data is transferred to the information processing device via the data buffer 16.
ところで、」−記従来技術によると、訓停回路において
ｌ：１゛、リフレッシュ要求信号の発生タイミングはそ
の１つ前に発生されたリフレッシュ７求信号の終了タイ
ミングより一定時間経過した時点である。そして、てπ
信号が供給されていてリードアクセスモード中にリフレ
ッシュ要求信号が発生しても、このリードアクセスモー
ドが終了して始めてリフレッシュ許可信号が発生する。By the way, according to the prior art mentioned above, in the read/stop circuit, the timing at which the refresh request signal is generated is at a point in time when a certain period of time has elapsed from the end timing of the refresh request signal generated immediately before. And, teπ
Even if a refresh request signal is generated during the read access mode while the signal is being supplied, the refresh permission signal is generated only after the read access mode ends.
このために、リードアクセスモードが長い時間続くと、
リフレッシュを行なうことができなくなり、ＰＳＲＡＭ
でのデータ保持が困難となるという問題があった。For this reason, if read access mode continues for a long time,
PSRAM cannot be refreshed.
There was a problem in that it was difficult to retain data.
本発明の目的は、かかる問題点を解決し、リードアクセ
スモード中でのリフレッシュを可能とし、ＰＳＲＡＭで
のデータ保持を確保できるようにした半導体メモリ制御
方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory control method that solves these problems, enables refresh in read access mode, and ensures data retention in PSRAM.
上記目的を達成するために、本発明は、リードアクセス
モード中で発生されるリードアクセス許可信号を一定時
間幅とし、該リードアクセス許可信号によるリードアク
セスの終了タイミングで読出しデータをラッチ回路にラ
ッチする。In order to achieve the above object, the present invention makes the read access permission signal generated in the read access mode have a fixed time width, and latches the read data in a latch circuit at the timing when the read access by the read access permission signal ends. .
ＰＳＲＡＭが実際にリードアクセスモードとなるのはリ
ードアクセス許可信号の期間である。この期間の終了と
ともにＰＳＲＡＭはリードアクセスモードから解除され
るが、この解除時点から読出しデータはラッチされるか
ら、リフレッシュを行なうことが可能となる。The PSRAM actually enters the read access mode during the period of the read access permission signal. At the end of this period, the PSRAM is released from the read access mode, but since the read data is latched from the time of release, refreshing can be performed.
以下、本発明の実施例を図面によって説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明による半導体メモリ制御方式の一実施例
を示すブロック図であって、７は遅延回路、８はインバ
ータ、９はオア回路、１６ａはラッチ回路であり、第５
図、第６図に対応する部分には同一符号をつけている。FIG. 1 is a block diagram showing an embodiment of the semiconductor memory control method according to the present invention, in which 7 is a delay circuit, 8 is an inverter, 9 is an OR circuit, 16a is a latch circuit, and a fifth
The same reference numerals are given to the parts corresponding to those in FIG.
同図にいて、ナントゲート６ａと遅延回路５ａとの間に
、ナントゲート６ａの出力を遅延する遅延回路７と、こ
の遅延回路７の出力をレベル反転するインバータ８と、
ナントゲート６ａおよびインバータ８の出力を入力とす
るオア回路９とからなる回路を設けた点、データバッフ
ァ１６にラッチ回路 １６ａを設け、ＰＳＲＡＭ２０の
読出しデータをラッチするようにした点が先の従来技術
と異なる。In the figure, between the Nantes gate 6a and the delay circuit 5a, there is a delay circuit 7 that delays the output of the Nantes gate 6a, and an inverter 8 that inverts the level of the output of the delay circuit 7.
This is different from the prior art in that a circuit consisting of a Nant gate 6a and an OR circuit 9 whose input is the output of an inverter 8 is provided, and a latch circuit 16a is provided in the data buffer 16 to latch the read data from the PSRAM 20. different from.
オア回路３からは、先の従来技術と同様に、ｎ信号にア
ドレス信号の変化時点を表わすパルスが付加された信号
が出力され、これがＲ−Ｓフリップフロップの入力とな
る。リフレッシュ許可信号Ｒｅｆｒｅｓｈはナントゲー
ト６ｂから出力されるが、リードアクセス許可信号Ａ
ｃｃｅｓｓはオア回路９から出力される。このリードア
クセス許可信号Ａｃｃｅｓｓは、ナントゲート６ａの出
力と、これを遅延回路７で遅延されてインバータ８でレ
ベル反転された信号とのオア回路９による論理和演算に
より、遅延回路７の遅延時間τ。に等しい時間幅の“Ｌ
”の信号である。Similar to the prior art described above, the OR circuit 3 outputs a signal obtained by adding a pulse representing the change point of the address signal to the n signal, and this becomes the input to the R-S flip-flop. The refresh permission signal Refresh is output from the Nantes gate 6b, but the read access permission signal A
ccess is output from the OR circuit 9. This read access permission signal Access is generated by the OR circuit 9 performing an OR operation of the output of the Nant gate 6a and a signal delayed by the delay circuit 7 and inverted in level by the inverter 8, resulting in the delay time τ of the delay circuit 7. . "L" with a time width equal to
” is the signal.
次に、説明を簡単にするために、オア回路３の出力を（
π信号そのものとするとともに、このτて信号はリフレ
ッシュ要求信号■丁１の期間内に発生し、かつ、このｎ
信号の期間内に次のリフレッシュ要求信号ｆＦ”τ下が
発生するものとして、第２図により、この実施例の動作
を説明する。Next, to simplify the explanation, the output of OR circuit 3 is (
In addition to the π signal itself, this τ signal is generated within the period of the refresh request signal
The operation of this embodiment will be explained with reference to FIG. 2, assuming that the next refresh request signal fF''τ is generated within the period of the signal.
リフレッシュ要求信号１’ｆｆτ下が発生し、この期間
内にすて信号が供給されてリードアクセスモードが指示
されると、ナントゲート６ｂの出力により、さらに、こ
の出力が遅延回路５ｂで時間τ、だけ遅延された信号に
よってナントゲート６ａがオフとなり、このナントゲー
ト６ａからは’ｉｌ信号が出力されない、また、ナント
ゲート６ｂからは、リフレッシュ要求信号ｙがリフレッ
シュ許可信号Ｒｅｆｒｅｓｈとして出力される。When the refresh request signal 1'ffτ is generated and the discard signal is supplied within this period to instruct the read access mode, this output is further transmitted to the delay circuit 5b for a time τ, by the output of the Nant gate 6b. The Nante gate 6a is turned off by the delayed signal, and the 'il signal is not output from the Nante gate 6a.The refresh request signal y is output from the Nante gate 6b as the refresh permission signal Refresh.
リフレッシュ要求信号■丁Ｔ’Ｈが終って遅延回路５ｂ
の遅延時間で、たけ経過すると、ナントゲート６ａから
てπ信号が出力し、このタイミングでオア回路９から遅
延回路７の遅延時間τ６に等しい時間幅のリードアクセ
ス許可信号Ａ ｃｃｅｓｓが出力される。After the refresh request signal ■Ding T'H is completed, the delay circuit 5b
When the delay time has elapsed, a π signal is output from the Nant gate 6a, and at this timing, the OR circuit 9 outputs a read access permission signal A access having a time width equal to the delay time τ6 of the delay circuit 7.
これにより、Ｐ Ｓ ＲＡ Ｍでは、リフレッシュ許可
信・号Ｒｅｆｒｏｓｈでリフレッシュが行われると、こ
れより時間τ。だけ遅れて、リードアクセス許可信号八
εｃｅｓｓにより、リードアクセスが行われてデータが
読み出される。As a result, when the P S RAM is refreshed by the refresh permission signal/signal Refrosh, the time τ starts from this point. After a delay of 8 εcess, read access is performed and data is read out in response to the read access permission signal 8εcess.
このとき、この読み出されたデータはデータバッファ１
６に供給され、リードアクセス許可信号Ａ ｃｃｅｓｓ
の後縁（立上りエツジ）でラッチ回路１６ａにラッチさ
れる。At this time, this read data is stored in data buffer 1.
6, and the read access permission signal A access
The trailing edge (rising edge) of the signal is latched by the latch circuit 16a.
次に、てて信号によるリードアクセスモード中に次のリ
フレッシュ要求信号ｒ丁丁１が発生すると、オア回路９
からの信号出力が終っているので、ナンドゲーＩ・６ｂ
からこのリフレッシュ要求信号■丁丁１がリフレッシュ
許可信号Ｒｅｆｒｅｓｈとして出力され、Ｐ Ｓ ＲＡ
Ｍでリフレッシュが行なわれる。Next, when the next refresh request signal r ding ding 1 is generated during the read access mode by the te signal, the OR circuit 9
Since the signal output from has finished, Nando Game I/6b
This refresh request signal ■DingDing1 is output as the refresh permission signal Refresh, and P S RA
Refreshing is performed at M.
このようにして、外部の情報処理装置から丁■信号によ
ってリードアクセスモードが指定され、このリードアク
セスモードが長く続いて、このモード期間中にリフレッ
シュ要求信号ｒ丁丁下が発生しても、ＰＳＲＡＭのリー
ドアクセスモードは、実際には、オア回路９から出力さ
れる時間幅τ。In this way, even if the read access mode is designated by the D signal from the external information processing device, and this read access mode continues for a long time, and the refresh request signal R D D D is generated during this mode period, the PSRAM In the read access mode, the time width τ is actually output from the OR circuit 9.
のリードアクセス許可信号だ３…によって規定されるか
ら、このリフレッシュ要求に対して、ＰＳＲＡＭでは、
リフレッシュが行なわれる。そして、このとき、ＰＳＲ
ＡＭから読み出されたデータはデータバッファ１６のラ
ッチ回路１６ａにラッチされているので、情報処理装置
でのデータ読込みに支障をきたさない。It is a read access permission signal of 3..., so in response to this refresh request, PSRAM
A refresh is performed. And at this time, PSR
Since the data read from AM is latched by the latch circuit 16a of the data buffer 16, there is no problem in reading the data in the information processing device.
なお、オア回路９からのリードアクセス許可信号Ａｃｃ
ｅｓｓの出力中にリフグツシュ要求信号■Ｙτ下が発生
したときには、このリードアクセス許可信号Ａ ｃｃｅ
ｓｓが終って遅延回路５ａの遅延時間τ、後に、リフレ
ッシュ許可信号Ｒｅｆｒｅｓｈが発生することはいうま
でもない。Note that the read access permission signal Acc from the OR circuit 9
When the refrigeration request signal Yτ is generated during the output of ess, this read access permission signal A acce
Needless to say, the refresh permission signal Refresh is generated after the delay time τ of the delay circuit 5a after the completion of ss.
第３図は本発明による半導体メモリ制御方式の他の実施
例を示すブロック図であって、２１は分周器、２２はフ
リップフロップ、２３．２４はインバータ、２５．２６
はナントゲート、２７はオア回路、２８はノア回路、２
９〜３１はＤフリップフロップである。FIG. 3 is a block diagram showing another embodiment of the semiconductor memory control system according to the present invention, in which 21 is a frequency divider, 22 is a flip-flop, 23.24 is an inverter, 25.26
is a Nante gate, 27 is an OR circuit, 28 is a NOR circuit, 2
9 to 31 are D flip-flops.
以下、第４図を用いてこの実施例の動作を説明する。The operation of this embodiment will be explained below with reference to FIG.
まず、第３図および第４図（ａ）において、分周器２１
はクロックＣＬＫのｎ個毎にＱ、ｌ端子からパルスを出
力し、フリップフロップ２２はこの分周器２１の出力パ
ルスが供給される毎にレベルが反転するＱ、出力とこれ
を２分周したＱｚ小出力発生する。これら分周器２１と
フリップフロップ２２がクロックＣＬＫをカウントする
カウンタを構成している。First, in FIGS. 3 and 4(a), the frequency divider 21
outputs a pulse from the Q and l terminals every n clocks CLK, and the flip-flop 22 divides the frequency of the Q and output pulses by 2, the level of which is inverted every time the output pulse of the frequency divider 21 is supplied. Qz small output is generated. These frequency divider 21 and flip-flop 22 constitute a counter that counts the clock CLK.
また、図示しない情報処理装置からのすて信号はＤフリ
ップフロップ２９で立下り、立上りエツジがクロックＣ
ＬＫに同期した信号に整形され、ノア回路２８に供給さ
れて、第６図でのチップイネーブル信号変換部１９ｂと
同様にして発生されたアドレス信号の変化時点を表わす
信号ＡＴＤと加算され、でて信号にアドレス信号の変化
時、点のパルスが付加されたφえ信号が形成される。Further, the discard signal from the information processing device (not shown) falls at the D flip-flop 29, and the rising edge is the clock C.
The signal is shaped into a signal synchronized with LK, is supplied to the NOR circuit 28, is added to the signal ATD representing the change point of the address signal generated in the same manner as the chip enable signal converter 19b in FIG. When the address signal changes, a φ-e signal is formed by adding a point pulse to the signal.
スタンバイモードでは、第４図（ｂ）に示すように、Ｄ
フリップフロップ２９に供給されるてπ信号は“Ｈ”で
あり、ノア回路２８から出力されるφえ信号は“Ｌ″に
保持される。In standby mode, as shown in Figure 4(b), D
The π signal supplied to the flip-flop 29 is "H", and the φ signal output from the NOR circuit 28 is held at "L".
フリップフロップ２２のＱ１出力はインバータ２３でレ
ベル反転されてナントゲート２５に供給され、また、フ
リップフロップ２２のＱＸ出力はナントゲート２５にそ
のまま供給される。これにより、ナントゲート２５から
は、フリップフロップ２２のＱ８出力の“Ｈ″期間前半
だけ“Ｌ′″となるリフレッシュ要求信号臣丁７１−が
得られる。The Q1 output of the flip-flop 22 is inverted in level by the inverter 23 and supplied to the Nant gate 25, and the QX output of the flip-flop 22 is supplied to the Nant gate 25 as is. As a result, a refresh request signal 71- is obtained from the Nant gate 25, which is "L'" only during the first half of the "H" period of the Q8 output of the flip-flop 22.
これは、また、図示しないＰＳＲＡＭのリフレッシュ許
可信号であり、このリフレッシュ要求信号■丁ＴＨの“
Ｌ”期間毎にＰＳＲＡＭでリフレッシュが行なわれる。This is also a refresh permission signal for the PSRAM (not shown), and this refresh request signal
Refreshing is performed in the PSRAM every L'' period.
また、インバータ２３でレベル反転されたＱＩ比出力イ
ンバータ２４でレベル反転されたＱ８出力がナントゲー
ト２６に供給され、このナントゲート２６からＱ２出力
の“Ｌ″期間前半で“Ｌ“となる信号が得られるが、Ｄ
フリップフロップ３１はリセット解除状態にある。した
がって、Ｄフリップフロップ３１では、アンドゲート２
６の出力の最初の立下りエツジで“Ｈ”のＤ入力がサン
プルホールドされ、そのＱ出力は′Ｈ”に保持されてい
る。そして、ナントゲート２６の出力とＤフリップフロ
ップ３１の“Ｈ″に保持されたＱ出力がオア回路２７に
供給されることにより、オア回路２７から出力されるリ
ードアクセス許可信号Ｋａｉｉは“Ｈ”に保持される。Further, the Q8 output whose level has been inverted by the QI ratio output inverter 24 is supplied to the Nantes gate 26, and from this Nantes gate 26 a signal which becomes "L" in the first half of the "L" period of the Q2 output is supplied. However, D
Flip-flop 31 is in a reset release state. Therefore, in the D flip-flop 31, the AND gate 2
The "H" D input is sampled and held at the first falling edge of the output of the Nant gate 26 and the "H" of the D flip-flop 31, and its Q output is held at 'H'. By supplying the Q output held at "H" to the OR circuit 27, the read access permission signal Kaii output from the OR circuit 27 is held at "H".
これにより、ＰＳＲＡＭでは、リードアクセスが禁止さ
れる。As a result, read access is prohibited in the PSRAM.
このようにして、スタンバイ時には、ＰＳＲＡＭでリフ
レッシュが一定の周期で行なわれる。In this way, during standby, refreshing is performed in the PSRAM at regular intervals.
ＰＳＲＡＭからのデータ読出しの場合には、第４図（ｃ
）に示すように、てπ信号がＬ′となることにより、情
報処理装置からリードアクセスモードが指示される。In the case of data reading from PSRAM, the method shown in FIG.
), when the π signal becomes L', the information processing device instructs the read access mode.
いま、最初にてπ信号が“Ｌ”となる第４図（Ｃ）の０
部分についてみると、ＡＴＤ信号がないものとして、ノ
ア回路２８から出力されるφ１信号はクロックＣＬＫに
同期しててπ信号とレベル反転した関係にある。このた
めに、φえ信号が“Ｈ”の期間、すなわち、てπ信号が
“Ｌ″の期間、Ｄフリップフロップ３１はリセット解除
状態となる。Now, at the beginning, the π signal becomes “L” at 0 in Fig. 4 (C).
As for the part, assuming that there is no ATD signal, the φ1 signal output from the NOR circuit 28 is synchronized with the clock CLK and has a level inverted relationship with the π signal. For this reason, the D flip-flop 31 is in the reset release state during the period in which the φ signal is "H", that is, the period in which the π signal is "L".
そこで、ナントゲート２６の出力が最初に”Ｌ”となる
と、Ｄフリップフロップ３１はまだリセット解除された
ままの状態にあって、そのＱ出力はＬ″であるから、オ
ア回路２７の出力であるリードアクセス許可信号Ａ ｃ
ｃｅｓｓは“Ｌ”となり、このＬ″の期間にＰＳＲＡＭ
でデータ読出しが行なわれる。この読み出されたデータ
はラッチ回路１６ａに供給され、リードアクセス許可信
号にｃｃｅｓ丁の立上りエツジ（後縁）でラッチされる
。Therefore, when the output of the Nant gate 26 becomes "L" for the first time, the D flip-flop 31 is still in the unreset state and its Q output is "L", so it is the output of the OR circuit 27. Read access permission signal A c
cess becomes “L”, and during this “L” period, PSRAM
Data reading is performed at . This read data is supplied to the latch circuit 16a and latched at the rising edge (trailing edge) of the read access permission signal.
また、Ｄフリップフロップ３１は、そのリセット解除後
の、ナントゲート２６の出力の最初の立上りエツジでＨ
”のＤ入力をサンプルホールドし、そのＱ出力が“Ｈ”
となる、これは、ノア回路２８から出力されるφえ信号
が“Ｌ″、すなわちてて信号が“Ｈ”となってＤフリッ
プフロップ３１がリセットされるまで続く。Further, the D flip-flop 31 goes high at the first rising edge of the output of the Nant gate 26 after its reset is released.
” sample and hold the D input, and its Q output is “H”
This continues until the φ signal output from the NOR circuit 28 becomes "L", that is, the output signal becomes "H" and the D flip-flop 31 is reset.
これにより、てπ信号によるリードアクセスモードの指
定期間中に、アドレス信号の変化がなく、指定されたア
ドレスでのデータ読み出しが行なわれると、その後、そ
のリードアクセスモードの指定期間中再度リードアクセ
スが行なわれないように、Ｄフリップフロップ３１がナ
ントゲート２６の出力のＬ”期間をマスクし、オア回路
２７から出力されないようにする。As a result, if there is no change in the address signal and data is read at the specified address during the specified period of the read access mode by the π signal, then read access is performed again during the specified period of the read access mode. To prevent this from happening, the D flip-flop 31 masks the L'' period of the output of the Nant gate 26 so that it is not output from the OR circuit 27.
次に、第４図（Ｃ）の■の部分で示すように、フリップ
フロップ２２のＱ３出力の１Ｌ゛期間にてπ信号によっ
て再度リードアクセスモードが指定されたとする。Next, it is assumed that the read access mode is designated again by the π signal during the 1L' period of the Q3 output of the flip-flop 22, as shown by the part (■) in FIG. 4(C).
この場合には、ノア回路２８からのφ８信号の立上りエ
ツジのタイミングで、Ｄフリップフロップ３０が１Ｌ゛
のＱ、出力をサンプルホールドし、このＤ−フリップフ
ロップ３０のＱ出力が“Ｌ”となることにより、その立
下りエツジでクリップフロップ２２がリセットされ、こ
のタイミングから分周器２１、フリップフロップ２２か
らなるカウンタがクロックＣＬＫのカウント動作を再開
する。このために、このリセットタイミングからフリッ
プフロップ２２のＱ、出力はその１７２周期分“Ｌ”で
あり、また、Ｑ２出力もその１／２周期分“Ｌ”である
。したがって、このＱ＋ 、Ｑｚ小出力ともに“Ｌ”と
なる期間（この期間の開始はφ８信号の立上りエツジに
一致する）ナントゲート２６の出力が“Ｌ”となり、ま
た、Ｄフリップフロップ３１はφえ信号の立上りエツジ
でリセット解除されるから、φえ信号が“Ｈｌとなると
ともに、オア回路２７からのリードアクセス許可信号Ａ
ｃｃｅｓｓはＬ″となり、ＰＳＲＡＭでデータの読み
出しが行なわれる。In this case, at the timing of the rising edge of the φ8 signal from the NOR circuit 28, the D flip-flop 30 samples and holds the Q output of 1L, and the Q output of the D flip-flop 30 becomes "L". As a result, the clip-flop 22 is reset at the falling edge, and from this timing, the counter consisting of the frequency divider 21 and the flip-flop 22 restarts the counting operation of the clock CLK. Therefore, from this reset timing, the Q output of the flip-flop 22 is "L" for 172 cycles, and the Q2 output is also "L" for 1/2 cycle. Therefore, the output of the Nant gate 26 becomes "L" during the period in which both the Q+ and Qz small outputs are "L" (the start of this period coincides with the rising edge of the φ8 signal), and the D flip-flop 31 becomes "L". Since the reset is released at the rising edge of the signal, the φ signal becomes "Hl" and the read access permission signal A from the OR circuit 27
access becomes L'', and data is read from the PSRAM.
これ以降は、第４図（ｃ）の■の部分と同様である。The subsequent steps are the same as the part (■) in FIG. 4(c).
このように、Ｄフリップフロップ３１のマスク機能によ
り、指定されるアドレスに対して、必ず１回だけのデー
タ読み出しが行なわれるし、ＰＳＲＡＭのリフレッシュ
は、リードアクセスが行なわれない期間に途切れること
なく行なわれる。In this way, the masking function of the D flip-flop 31 ensures that data is read only once for a specified address, and refresh of the PSRAM is performed without interruption during the period when no read access is performed. It will be done.
また、この実施例でも、リードアクセスの終了とともに
、これによって読み出されたデータはラッチ回路１６ａ
にラッチされるので、ＰＳＲＡＭのリフレッシュは何ら
支障なく行なわれ、また、情報処理装置へのデータ読込
みもＰＳＲＡＭのリフレッシュ動作によって阻害される
ことはない。Also in this embodiment, upon completion of the read access, the data read out is transferred to the latch circuit 16a.
Since the PSRAM is latched, refreshing of the PSRAM is performed without any problem, and reading of data to the information processing device is not hindered by the refresh operation of the PSRAM.
さらに、データをラッチしてＰＳＲＡＭをスタンバイモ
ードとするので、省電力化を図ることができる。Furthermore, since the data is latched and the PSRAM is placed in standby mode, it is possible to save power.
以上説明したように、本発明によれば、ＰＳＲＡＭのリ
フレッシュを、外部からのリードアクセスモードの長さ
に関係なく、定期的に行なうことができて、ＰＳＲＡＭ
でのデータ保持を確実なものとすることができるし、ま
た、リフレッシュによってデータが破壊されることがな
く、外部へのデータ読出しを支障なく行なうことができ
る。As explained above, according to the present invention, PSRAM can be refreshed periodically regardless of the length of external read access mode, and PSRAM
It is possible to ensure data retention in the memory, data is not destroyed by refreshing, and data can be read externally without any problem.
第１図は本発明による半導体メモリ制御方式の一実施例
を示すブロック図、第２図はその動作を説明するための
タイミングチャート、第３図は本発明による半導体メモ
リ制御方式の他の実施例を示すブロック図、第４図はそ
の動作を示すタイミングチャート、第５図はＰＳＲＡＭ
を用いたメモリカードの回路構成を示す図、第６図は第
５図における調停回路の一例を示すブロック図、第７図
は第６図におけるアクセス調停部の動作を示すタイミン
グチャート、第８図は同じくチップイネーブル信号変換
部の動作を示すタイミングチャートである。
５ａ、５ｂ・・・・・・・・・遅延回路、６ａ、６ｂ・
・・・・・・・・ナントゲート、７・・・・・・・・・
遅延回路、８・・・・・・・・・インバータ、９・・・
・・・・・・オア回路、１６・・・・・・・・・データ
バッファ、１６ａ・・・・・・・・・ラッチ回路、１９
ｃ・・・・・・・・・リフレッシュタイマ、２２・・・
・・・・・・フリップフロップ、２３．２４・・・・・
・・・・インバータ、２５．２６・・・・・・・・・ナ
ントゲート、２７・・・・・・・・・オア回路、３０゜
３１・・・・・・・・・Ｄフリップフロップ。
第
２
図
＼
ａ）、ナテ−２
第
図
（ａ）
ＣＬに一１制画−−−−−−−−−−−−−−−一−−
−−−−−−−皿肌（ｂ）
第
６
図FIG. 1 is a block diagram showing one embodiment of the semiconductor memory control method according to the present invention, FIG. 2 is a timing chart for explaining its operation, and FIG. 3 is another embodiment of the semiconductor memory control method according to the present invention. Fig. 4 is a timing chart showing its operation, Fig. 5 is a block diagram showing the PSRAM.
FIG. 6 is a block diagram showing an example of the arbitration circuit in FIG. 5, FIG. 7 is a timing chart showing the operation of the access arbitration section in FIG. 6, and FIG. is a timing chart showing the operation of the chip enable signal converter. 5a, 5b...Delay circuit, 6a, 6b・
・・・・・・・・・Nante Gate, 7・・・・・・・・・
Delay circuit, 8... Inverter, 9...
...OR circuit, 16... Data buffer, 16a... Latch circuit, 19
c...Refresh timer, 22...
...Flip-flop, 23.24...
...Inverter, 25.26...Nands gate, 27...OR circuit, 30°31...D flip-flop. Figure 2 ＼ a), Nate-2 Figure (a) 11 drawings on CL--------------1--
-----------Dish skin (b) Figure 6
Claims (2)
な半導体メモリの、外部からのリードアクセスモードの
指定にともなうリードアクセスとリフレッシュの制御方
式において、該リードアクセスモードの指定にともなつ
て、リフレッシュ期間から所定時間以上ずらして一定時
間幅のリードアクセス時間を設定し、かつ該リードアク
セス期間の終了とともに、該半導体メモリから読み出さ
れたデータをラッチ回路にラッチすることを特徴とする
半導体メモリ制御方式。(1) In a read access and refresh control method for a semiconductor memory that requires refreshing in order to retain stored data, when a read access mode is externally specified, the refresh period is A semiconductor memory control method characterized by setting a read access time of a certain time width by shifting from a predetermined time period or more, and latching data read from the semiconductor memory in a latch circuit at the end of the read access period. .
ス期間に続く次のリフレッシュ期間を、該リードアクセ
ス時間より所定時間以上遅れて設定することを特徴とす
る半導体メモリ制御方式。(2) A semiconductor memory control method according to claim (1), characterized in that the next refresh period following the set read access period is set to be delayed by a predetermined period or more from the read access time.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245234A JPH03108185A (en) | 1989-09-22 | 1989-09-22 | Semiconductor memory controller |
| EP90907404A EP0425693B1 (en) | 1989-05-08 | 1990-05-07 | Memory cartridge and memory control method |
| EP96102828A EP0715311A3 (en) | 1989-05-08 | 1990-05-07 | A semiconductor memory apparatus |
| PCT/JP1990/000583 WO1990013896A1 (en) | 1989-05-08 | 1990-05-07 | Memory cartridge and memory control method |
| KR1019900006387A KR900019010A (en) | 1989-05-08 | 1990-05-07 | Memory cartridge and memory control method |
| US08/266,870 US5430681A (en) | 1989-05-08 | 1994-07-05 | Memory cartridge and its memory control method |
| US08/381,648 US5550781A (en) | 1989-05-08 | 1995-01-31 | Semiconductor apparatus with two activating modes of different number of selected word lines at refreshing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245234A JPH03108185A (en) | 1989-09-22 | 1989-09-22 | Semiconductor memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108185A true JPH03108185A (en) | 1991-05-08 |
Family
ID=17130654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245234A Pending JPH03108185A (en) | 1989-05-08 | 1989-09-22 | Semiconductor memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108185A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678869A1 (en) * | 1994-02-18 | 1995-10-25 | STMicroelectronics S.r.l. | Method and circuit for timing the loading of non-volatile memory output data. |
| US6859415B2 (en) | 2002-03-29 | 2005-02-22 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
-
1989
- 1989-09-22 JP JP1245234A patent/JPH03108185A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678869A1 (en) * | 1994-02-18 | 1995-10-25 | STMicroelectronics S.r.l. | Method and circuit for timing the loading of non-volatile memory output data. |
| US5515332A (en) * | 1994-02-18 | 1996-05-07 | Sgs-Thomson Microelectronics, S.R.L. | Method and circuit for timing the loading of nonvolatile-memory output data |
| US6859415B2 (en) | 2002-03-29 | 2005-02-22 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| US6956758B2 (en) | 2002-03-29 | 2005-10-18 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| US7061828B2 (en) | 2002-03-29 | 2006-06-13 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
| US7145832B2 (en) | 2002-03-29 | 2006-12-05 | Renesas Technology Corp. | Fully-hidden refresh dynamic random access memory |
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