JPH03108023A - Adding device - Google Patents
Adding deviceInfo
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- JPH03108023A JPH03108023A JP1246082A JP24608289A JPH03108023A JP H03108023 A JPH03108023 A JP H03108023A JP 1246082 A JP1246082 A JP 1246082A JP 24608289 A JP24608289 A JP 24608289A JP H03108023 A JPH03108023 A JP H03108023A
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- result
- parity
- addition
- result register
- parity check
- Prior art date
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- Pending
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- 230000009977 dual effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は加算装置に関し、特に情報処理装置に用いられ
て加算部とパリティ予知部とを有する加算装置に関する
ものである。TECHNICAL FIELD The present invention relates to an addition device, and more particularly to an addition device used in an information processing device and having an addition section and a parity prediction section.
従来技術
従来のかかる加算装置においては、加算部と、この加算
結果のパリティを予知するパリティ予知部とが夫々1つ
ずつ設けられており、当該加算結果と予知されたパリテ
ィとの1組の組合せについてパリティチェックを行って
いる。BACKGROUND ART In such a conventional adding device, one addition unit and one parity prediction unit for predicting the parity of the addition result are provided, and one combination of the addition result and the predicted parity is provided. A parity check is performed on the
このように、従来の加算装置では、加算部とパリティ予
知部とが夫々1つずつしか設けられていないので、加算
結果と予知パリティとの組合せは1組のみとなっている
。よって、これ等加算結果と予知パリティとのいずれが
一方が誤りを生じた場合には、演算結果が無効となるの
で、加算装置の信頼性が低いという欠点がある。In this way, in the conventional adding device, only one addition section and one parity prediction section are provided, so there is only one combination of addition results and predicted parity. Therefore, if an error occurs in either the addition result or the predicted parity, the result of the calculation becomes invalid, so there is a drawback that the reliability of the addition device is low.
発明の目的
そこで、本発明はががる従来技術の欠点を解決すべくな
されたものであって、その目的とするところは、信頼性
の向上を図った加算装置を提供することにある。OBJECTS OF THE INVENTION The present invention has been made to solve the drawbacks of the prior art, and it is an object of the present invention to provide an adding device with improved reliability.
発明の構成
本発明によれば、オペランド対の加算をなす加算装置で
あって、前記オペランド対の各々の加算を実行する第1
及び第2の加算手段と、前記オペランド対の加算結果の
パリティ予知を夫々行う第1及び第2のパリティ予知手
段と、前記加算結果及びパリティ予知結果を互いに組合
せて生じる4組の組合せを夫々保持する第1〜第4の結
果レジスタと、これ等第1〜第4の結果レジスタの内容
のパリティチェックをなすパリティチェック手段と、こ
のパリティチェック結果に応じて前記第1〜第4の結果
レジスタの出力を択一的に導出する選択手段とを含むこ
とを特徴とする加算装置が得られる。Structure of the Invention According to the present invention, there is provided an addition device for performing addition of pairs of operands, the first adding device for performing addition of each of the pairs of operands.
and a second addition means, first and second parity prediction means each predicting the parity of the addition result of the operand pair, and four combinations generated by combining the addition result and the parity prediction result, respectively. a parity check means for performing a parity check on the contents of the first to fourth result registers; and a parity check means for performing a parity check on the contents of the first to fourth result registers; There is obtained an addition device characterized in that it includes selection means for alternatively deriving the output.
実施例
次に、本発明の実施例について図面を参照して説明する
。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
第1図はオペランド11及び12の加算を夫々行う加算
部1.2と、オペランド11及び12の加算結果のパリ
ティを予知するパリティ予知部3゜4と、2つの加算結
果と2つの予知パリティとの4つの組合せを格納する結
果レジスタ5〜8と、結果レジスタ5〜8の各出力17
〜20のパリティチェックを行い結果レジスタセレクタ
10の制御信号を生成するパリティチェック部つと、結
果レジスタ5〜8の各出力17〜20を選択する結果レ
ジスタセレクタ10とから構成されている。FIG. 1 shows an adder 1.2 that adds operands 11 and 12, respectively, a parity predictor 3.4 that predicts the parity of the addition results of operands 11 and 12, and two addition results and two predicted parities. result registers 5 to 8 that store four combinations of and each output 17 of result registers 5 to 8.
.about.20 and generates a control signal for the result register selector 10, and a result register selector 10 that selects outputs 17-20 of result registers 5-8.
オペランド11及び12は加算部1,2で加算され、加
算結果13.14が夫々生成される。オペランド11.
12はパリティ予知部3,4に夫々人力され、加算結果
の予知パリティ15.16が夫々生成される。Operands 11 and 12 are added in adders 1 and 2, and addition results 13 and 14 are generated, respectively. Operand 11.
12 is manually inputted to the parity prediction units 3 and 4, respectively, and prediction parities 15 and 16 of the addition result are generated, respectively.
加算結果13と予知パリティ15とが結果レジスタ5に
格納され、加算結果14と予知パリティ15とが結果レ
ジスタ6に格納され、加算結果14と予知パリティ16
とが結果レジスタ7に格納され、加算結果13と予知パ
リティ16とが結果レジスタ8に格納される。The addition result 13 and prediction parity 15 are stored in the result register 5, the addition result 14 and prediction parity 15 are stored in the result register 6, and the addition result 14 and prediction parity 16 are stored in the result register 6.
are stored in the result register 7, and the addition result 13 and prediction parity 16 are stored in the result register 8.
結果レジスタ5〜8の出力である結果レジスタ出力17
〜20のパリティチェックがパリティチェック部9で行
われる。結果レジスタ出力17のパリティチェック結果
が正しいとき、結果レジスタセレクト信号22は“00
“、結果レジスタ出力17のパリティチェック結果が誤
りで、結果レジスタ出力18のパリティチェック結果が
正しいとき、結果レジスタセレクト信号22は“01”
結果レジスタ出力17.18のパリティチェック結果が
誤りで、結果レジスタ19のパリティチェック結果が正
しいとき、結果レジスタセレクト信号22は“10”、
結果レジスタ出力17,18゜19のパリティチェック
結果が誤りで、結果レジスタ20のパリティチェック結
果が正しいとき、結果レジスタセレクト信号22は“1
1”となり、結果レジスタセレクタ10に送られる。Result register output 17 which is the output of result registers 5-8
-20 parity checks are performed in the parity check section 9. When the parity check result of the result register output 17 is correct, the result register select signal 22 is “00”.
", when the parity check result of the result register output 17 is incorrect and the parity check result of the result register output 18 is correct, the result register select signal 22 is "01"
When the parity check result of the result register output 17.18 is incorrect and the parity check result of the result register 19 is correct, the result register select signal 22 is "10",
When the parity check results of the result register outputs 17, 18 and 19 are incorrect and the parity check result of the result register 20 is correct, the result register select signal 22 becomes “1”.
1” and is sent to the result register selector 10.
結果レジスタ出力17〜20全てのパリティチェック結
果が誤っていた場合には、無効信号21は“1”となり
加算が無効であることを出力する。If the parity check results of all of the result register outputs 17 to 20 are incorrect, the invalidation signal 21 becomes "1" and outputs that the addition is invalid.
結果レジスタ出力17〜20全でのパリティチェック結
果が誤っていなければ、無効信号21は“0”となる。If the parity check results at all of the result register outputs 17 to 20 are correct, the invalidation signal 21 becomes "0".
パリティチェック部9より送られてきた結果レジスタセ
レクト信号22が“00“のときには、結果レジスタセ
レクタ10では、結果レジスタ出力17を選択し、結果
レジスタセレクト信号22が“01”のときは、結果レ
ジスタ出力18を選択し、結果レジスタセレクト信号2
2が“10”のときには、結果レジスタ出力19を選択
し、結果レジスタセレクト信号22が“11”のときに
は、結果レジスタ出力20を選択し、夫々を加算結果及
びパリティ出力23として出力する。When the result register select signal 22 sent from the parity check section 9 is "00", the result register selector 10 selects the result register output 17, and when the result register select signal 22 is "01", the result register selector 10 selects the result register output 17. Select output 18, result register select signal 2
2 is "10", the result register output 19 is selected, and when the result register select signal 22 is "11", the result register output 20 is selected and output as the addition result and parity output 23, respectively.
パリティ予知部3のみが故障し、誤った予知パリティを
出力した場合、結果レジスタ出力17゜18のパリティ
チェック結果は誤゛りとなるので、パリティチェック部
9では、結果レジスタセレクト信号22を“10”とし
て結果レジスタセレクタ10に送る。結果レジスタセレ
クタ10では結果レジスタ8力19を選択し出力する。If only the parity prediction unit 3 fails and outputs an incorrect predicted parity, the parity check results of the result register outputs 17 and 18 will be incorrect, so the parity check unit 9 changes the result register select signal 22 to “10”. ” to the result register selector 10. The result register selector 10 selects and outputs the result register 8 output 19.
結果レジスタ7は加算結果として加算部2の加算結果1
4を格納し、予知パリティとしてバリティ予知部4の予
知パリティ16を格納しており、パリティ予知部3の予
知パリティ15とは無関係なため、正しい結果が選択さ
れ出力されたことになる。The result register 7 receives the addition result 1 of the adder 2 as the addition result.
4 is stored, and the predicted parity 16 of the parity predictor 4 is stored as the predicted parity, and is unrelated to the predicted parity 15 of the parity predictor 3. Therefore, the correct result is selected and output.
発明の効果
救出の如く、本発明によれば、オペランド対の加算をな
す加算部及びその加算結果のパリティ予知部を共に2重
化構造とし、これ等4つの出力を互いに組合せた4組の
内容を、各組のパリティチェック結果に応じて択一的に
導出するようにしているので、正しい加算結果とパリテ
ィとの組合せを出力し得る確率が極めて高くなり、装置
の信頼性の向上が図れるという効果がある。According to the present invention, both the adder that adds operand pairs and the parity predictor for the addition result have a duplex structure, and these four outputs are combined to form four sets of contents. is derived selectively according to the parity check results for each set, so the probability of outputting the correct combination of addition result and parity is extremely high, and the reliability of the device can be improved. effective.
第1図は本発明の実施例の回路ブロック図である。 主要部分の符号の説明 1.2・・・・・・加算部 3.4・・・・・・パリティ予知部 5〜8・・・・・・結果レジスタ 9・・・・・・パリティチェック部 FIG. 1 is a circuit block diagram of an embodiment of the present invention. Explanation of symbols of main parts 1.2... Addition section 3.4...Parity prediction unit 5-8・・・Result register 9...Parity check section
Claims (1)
記オペランド対の各々の加算を実行する第1及び第2の
加算手段と、前記オペランド対の加算結果のパリテイ予
知を夫々行う第1及び第2のパリテイ予知手段と、前記
加算結果及びパリテイ予知結果を互いに組合せて生じる
4組の組合せを夫々保持する第1〜第4の結果レジスタ
と、これ等第1〜第4の結果レジスタの内容のパリテイ
チェックをなすパリテイチェック手段と、このパリテイ
チェック結果に応じて前記第1〜第4の結果レジスタの
出力を択一的に導出する選択手段とを含むことを特徴と
する加算装置。(1) An adding device that performs addition of operand pairs, comprising first and second addition means that perform addition of each of the operand pairs, and first and second addition means that perform parity prediction of the addition result of the operand pairs, respectively. a second parity prediction means; first to fourth result registers each holding four combinations generated by combining the addition result and the parity prediction result; and contents of the first to fourth result registers. an addition device comprising: parity check means for performing a parity check; and selection means for selectively deriving the outputs of the first to fourth result registers according to the parity check results. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1246082A JPH03108023A (en) | 1989-09-21 | 1989-09-21 | Adding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1246082A JPH03108023A (en) | 1989-09-21 | 1989-09-21 | Adding device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03108023A true JPH03108023A (en) | 1991-05-08 |
Family
ID=17143217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1246082A Pending JPH03108023A (en) | 1989-09-21 | 1989-09-21 | Adding device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03108023A (en) |
-
1989
- 1989-09-21 JP JP1246082A patent/JPH03108023A/en active Pending
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