JPH0310418A - Reference clock controller for clock regenerating pll circuit - Google Patents
Reference clock controller for clock regenerating pll circuitInfo
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、入力されるデジタル信号の復調を行う為のク
ロックを再生するクロック再生用ＰＬＬ回路における基
準クロックを制御する基準クロック制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a reference clock control device that controls a reference clock in a clock regeneration PLL circuit that regenerates a clock for demodulating an input digital signal. .
（ロ）従来の技術
最近、ＣＤプレーヤ、ＤＡＴ（デジタル・才一ディオ・
テープレコーダ）、あるいはＢＳチューナ（衛星放送受
信用チューナ）等のオーディオ情報をデジタル信号で取
り扱うデジタルオーディオソース装置の多くのものは、
該オーディオ情報をデジタル信号のまま出力するデジタ
ル出力機能が設けられている。前記デジタルオーディオ
ソース装置から出力されるデジタル信号は、ＥＩＡＪ（
社団法人 日本電子機械工業会）で標準化されたデジタ
ルオーディオインタフェースの規格（ＥＩＡＪ規格ＣＰ
−３４０）に準拠しており、信号フォーマットが定めら
れている。その為、前記デジタル出力機能を備えるデジ
タルオーディオソース装置の出現に伴ってオーディオ増
幅器を始め、オーディオ機器の中には、前記信号フォー
マットのデジタル信号を復調し、信号処理する機能を有
し、前記デジタルオーディオソース装置からのデジタル
信号を直接入力出来る様に成されたデジタル信号対応型
のオーディオ機器が製品化されている。(b) Conventional technology Recently, CD players, DAT (digital
Many digital audio source devices that handle audio information as digital signals, such as tape recorders) or BS tuners (satellite broadcast reception tuners),
A digital output function is provided to output the audio information as a digital signal. The digital signal output from the digital audio source device is EIAJ (
The digital audio interface standard (EIAJ standard CP) standardized by the Electronics Industries Association of Japan)
-340), and the signal format is defined. Therefore, with the advent of digital audio source devices equipped with the digital output function, some audio devices, including audio amplifiers, have functions to demodulate and process digital signals in the signal format, and 2. Description of the Related Art Digital signal compatible audio devices that are capable of directly inputting digital signals from audio source devices have been commercialized.
ところで、デジタル信号を取り込む為には、入力される
デジタル信号に同期したクロックを必要とし、一般にそ
のクロックは、例えば特開昭６２−４７８７３号公報に
示される如く、ＰＬＬ（フェーズ・ロックド・ループ）
回路を用いて入力されるデジタル信号から再生される。By the way, in order to capture a digital signal, a clock synchronized with the input digital signal is required, and generally, that clock is a PLL (phase locked loop) as shown in Japanese Patent Application Laid-Open No. 62-47873.
It is reproduced from an input digital signal using a circuit.
その為、デジタル信号対応型のオーディオ機器にも、一
般にクロックを再生する為にＰＬＬ回路が設けられてお
り、入力されたデジタル信号を復調する際に前記ＰＬＬ
回路により再生されるクロックを用いている。Therefore, audio equipment that supports digital signals is also generally equipped with a PLL circuit to reproduce the clock, and when demodulating the input digital signal, the PLL circuit is
It uses a clock that is reproduced by a circuit.
ところで、この様なＰＬＬ回路としては、デジタル回路
により構成されるデジタルＰＬＬ回路が使用されること
があるが、該ＰＬＬ回路においては、起動時に水晶発振
器から発生される基準クロックを用いて動作が開始され
る。ここで、前記基準クロックの発振周波数は、入力さ
れるデジタル信号のサンプリング周波数に応じて設定さ
れており、前記基準クロックを用いることにより異なる
サンプリング周波数のデジタル信号であっても前記ＰＬ
Ｌ回路のキャプチャレンジ内に引き込める様に成きれて
いる。その為、入力されるデジタル信号に応じて前記Ｐ
ＬＬ回路の動作をロックすることが出来、前記ＰＬＬ回
路により前記デジタル信号に同期したクロックを再生す
ることが出来る。Incidentally, as such a PLL circuit, a digital PLL circuit composed of digital circuits is sometimes used, but in this PLL circuit, operation is started using a reference clock generated from a crystal oscillator at startup. be done. Here, the oscillation frequency of the reference clock is set according to the sampling frequency of the input digital signal, and by using the reference clock, even if the digital signal has a different sampling frequency, the PL
It is designed to be pulled into the capture range of the L circuit. Therefore, depending on the input digital signal, the P
The operation of the LL circuit can be locked, and the PLL circuit can reproduce a clock synchronized with the digital signal.
（ハ）発明が解決しようとする課題
前述した基準クロックは、ＰＬＬ回路の動作がロックし
た後において不要になるが、不要時の基準クロックによ
り発生される不要輻射によって信号路に雑音が混入され
る等の問題があった。また、デジタル信号が入力されて
いないときにも前記基準クロックは不要であり、この場
合においても前記基準クロックによる不要輻射が問題で
あった。(c) Problems to be solved by the invention The reference clock mentioned above becomes unnecessary after the operation of the PLL circuit is locked, but noise is mixed into the signal path due to unnecessary radiation generated by the reference clock when it is not needed. There were other problems. Further, the reference clock is not necessary even when no digital signal is input, and in this case as well, unnecessary radiation due to the reference clock is a problem.
（ニ）課題を解決するための手段
本発明は前述の点に鑑み成されたもので、入力端子に入
力されるデジタル信号の復調を行う為のクロックを再生
するクロック再生用のＰＬＬ回路と、発振動作が停止可
能に構成されているとともに、前記ＰＬＬ回路の起動時
における基準クロックを発生する発振回路と、前記ＰＬ
Ｌ回路の動作がロックしたことを検出するロック検出回
路と、該ロック検出回路の検出出力に応じて前記発振回
路の発振動作を停止させる為の停止信号を発生する停止
信号発生回路とから成り、前記ＰＬＬ回路の動作のロッ
クに応じて前記発振回路の発振動作を停止する様にして
いる。(d) Means for Solving the Problems The present invention has been made in view of the above points, and includes a PLL circuit for clock regeneration that regenerates a clock for demodulating a digital signal input to an input terminal. an oscillation circuit that is configured to be able to stop its oscillation operation and that generates a reference clock when starting up the PLL circuit;
It consists of a lock detection circuit that detects that the operation of the L circuit is locked, and a stop signal generation circuit that generates a stop signal for stopping the oscillation operation of the oscillation circuit in accordance with the detection output of the lock detection circuit, The oscillation operation of the oscillation circuit is stopped in response to locking of the operation of the PLL circuit.
また、入力端子にデジタル信号が入力されていることを
検出する入力検出回路と、該入力検出回路からの検出出
力に応じてクロック再生用のＰＬＬ回路の基準クロック
が発生される発振回路の発振動作を停止させる為の停止
信号を発生する停止信号発生回路とを設け、前記入力端
子にデジタル信号が入力されていないときに前記発振回
路の発振動作を停止する様にしている。Also, an input detection circuit that detects that a digital signal is input to an input terminal, and an oscillation operation of an oscillation circuit that generates a reference clock of a PLL circuit for clock reproduction according to the detection output from the input detection circuit. A stop signal generation circuit is provided to generate a stop signal for stopping the oscillation circuit, and the oscillation operation of the oscillation circuit is stopped when no digital signal is input to the input terminal.
（ネ）作用
本発明は、クロック再生用ＰＬＬ回路の動作がロックし
た後において、該ＰＬＬ回路の基準クロックが不要であ
ることに着目し、また、デジタル信号が入力されていな
いときにおいて、前記ＰＬＬ回路の基準クロックが不要
であることに着目し、それらのときにおいて、前記基準
クロックを発生する発振回路の発振動作を停止させて前
記基準クロックによる不要輻射を肪止する様にしている
。(f) Effect The present invention focuses on the fact that the reference clock of the PLL circuit is not required after the operation of the PLL circuit for clock regeneration is locked, and when no digital signal is input, the PLL circuit Focusing on the fact that the reference clock of the circuit is unnecessary, in such cases, the oscillation operation of the oscillation circuit that generates the reference clock is stopped to suppress unnecessary radiation caused by the reference clock.
〈へ）実施例
第１図は本発明の一実施例を示す回路図で、（１）はデ
ジタル信号が入力される入力端子、（２）は該入力端子
（１）に入力されたデジタル信号からクロックを再生す
るＰＬＬ回路〈３）を有し、該ＰＬＬ回路（３）により
再生されたクロックを用いて前記デジタル信号を復調す
るデモシュレータ、（４）は該デモシュレータ（２）の
ＰＬＬ回路（３）の動作がロックするとｒ Ｈ、レベル
からｒＬ、レベルになるロック検出端子、（５）は該ロ
ック検出端子（４）に接続されるインバータ、（６）は
該インバータ（５）の出力がｒＬ、レベルからｒＨ」レ
ベルになる立上りによりトリガーされるワンショットマ
ルチバイブレータ（以下、ワンショットマルチ）、（７
）は抵抗（８）及びコンデンサ（９）から成り、該ワン
ショットマルチ（６）の状態が非安定状態に変化してい
る時間を設定する時定数回路、（１０）は前記ワンショ
ットマルチ（６）のＱ出力及び前記インバータ（５〉の
出力が入力となる第１ナンド回路、（１１）はダイオー
ド（１２）、コンデンサ（１３）及び抵抗り１４）から
成り、入力端子（１）に入力されるデジタル信号を整流
及び平滑する整流平滑回路、（１５）は該整流平滑回路
（１１）の出力及び前記第１ナンド回路（１０）の出力
が入力となる第２ナンド回路、（１６）はコレクタがデ
モシュレータ（２）のＰＬＬ回路（３）の起動時に使用
する基準クロックを発生する為の水晶振動子（１７）の
一端に接続され、ベースがベース抵抗（１８）を介して
前記第２ナンド回路（１５〉の出力端に接続されている
エミッタ接地型のトランジスタである。(To) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention, in which (1) is an input terminal into which a digital signal is input, and (2) is a digital signal input into the input terminal (1). A demodulator (4) includes a PLL circuit (3) for regenerating a clock from the PLL circuit (3) and demodulates the digital signal using the clock regenerated by the PLL circuit (3); ) locks, the lock detection terminal changes from rH level to rL level, (5) is the inverter connected to the lock detection terminal (4), and (6) the output of the inverter (5) becomes rL. , a one-shot multi-vibrator (hereinafter referred to as one-shot multi) that is triggered by the rising edge from the level to "rH" level (7
) consists of a resistor (8) and a capacitor (9), and a time constant circuit (10) sets the time period during which the state of the one-shot multi (6) changes to an unstable state; ) and the output of the inverter (5>) are the inputs of the first NAND circuit, (11) is composed of a diode (12), a capacitor (13) and a resistor 14), and is input to the input terminal (1). (15) is a second NAND circuit whose inputs are the output of the rectifying and smoothing circuit (11) and the output of the first NAND circuit (10); (16) is a collector; is connected to one end of a crystal oscillator (17) for generating a reference clock used when starting up the PLL circuit (3) of the demosimulator (2), and the base is connected to the second NAND circuit via the base resistor (18). (15) is a common emitter type transistor connected to the output terminal.
ところで、デモシュレータ（２）は、例えば第２図図示
の如く構成されている０位相差検出回路（２０）は、入
力端子（１）に入力されるデジタル信号とクロック選択
回路（２１）により選択されたクロックとの位相差を検
出し、その位相差に応じた位相差出力を発生する。そし
て、前記クロック選択回路（２１〉からは、水晶発振器
（２２）から発生される基準クロック、あるいは前記位
相差検出回路（２０）の位相差出力に応じて発振周波数
が制御される制御発振器〈２３）から発生されるクロッ
クが選択的に出力される。その為、前記位相差検出回路
（２０）からは、入力端子（１）に入力されるデジタル
信号と水晶発振器り２２〉からの基準クロックとの位相
差に応じた位相差出力、あるいは前記デジタル信号と制
御発振器（２３）からのクロックとの位相差に応じた位
相差出力が選択的に発生される。By the way, in the demosimulator (2), for example, the 0 phase difference detection circuit (20) configured as shown in FIG. It detects the phase difference with the detected clock and generates a phase difference output according to the phase difference. From the clock selection circuit (21), a controlled oscillator (23) whose oscillation frequency is controlled according to the reference clock generated from the crystal oscillator (22) or the phase difference output of the phase difference detection circuit (20) is provided. ) is selectively output. Therefore, the phase difference detection circuit (20) outputs a phase difference according to the phase difference between the digital signal input to the input terminal (1) and the reference clock from the crystal oscillator 22, or outputs the digital signal. A phase difference output corresponding to the phase difference between the clock signal and the clock from the controlled oscillator (23) is selectively generated.
ところで、ロック検出回路（２４）は、位相差検出回路
（２０）により入力端子（１〉に入力されるデジタル信
号と制御発振器（２３）からのクロックとの位相差出力
がなくなったことを検出して前記位相差検出回路（２０
）、クロック選択回路（２１〉及び前記制御発振器（２
３）から成るＰＬＬ回路（３）の動作がロックしたこと
を検出する。前記ロック検出回路（２４）により前記Ｐ
ＬＬ回路（３）の動作のロックが検出きれていないとき
、前記クロック選択回路〈２１）により前記位相差検出
回路（２０）には、水晶発振器〈２２）からの基準クロ
ックと制御発振器（２３）からのクロックとが交互に供
給される。ここで、前記位相差検出回路（２０）に前記
水晶発振器（２２）からの基準クロックが供給されると
、該位相差検出回路（２０）は入力端子（１）に入力さ
れるデジタル信号と前記基準クロックとの位相差に応じ
た位相差出力を発生するので、制御発振器（２３）は前
記デジタル信号と前記基準クロックとの位相差に応じた
発振周波数で発振動作する。その為、前記制御発振器（
２３）の発振周波数は、前記デジタル信号のサンプリン
グ周波数に近づけられ、該デジタル信号と前記制御発振
器〈２３）から発生されるクロックとにより前記位相差
検出回路（２０）が動作する範囲内になる。By the way, the lock detection circuit (24) detects that the phase difference detection circuit (20) eliminates the phase difference output between the digital signal input to the input terminal (1>) and the clock from the controlled oscillator (23). and the phase difference detection circuit (20
), a clock selection circuit (21) and the controlled oscillator (2
It is detected that the operation of the PLL circuit (3) consisting of (3) is locked. The lock detection circuit (24) causes the P
When the lock of the operation of the LL circuit (3) cannot be detected, the clock selection circuit (21) supplies the phase difference detection circuit (20) with the reference clock from the crystal oscillator (22) and the control oscillator (23). The clock from Here, when the reference clock from the crystal oscillator (22) is supplied to the phase difference detection circuit (20), the phase difference detection circuit (20) detects the digital signal input to the input terminal (1) and the reference clock from the crystal oscillator (22). Since the controlled oscillator (23) generates a phase difference output corresponding to the phase difference with the reference clock, the controlled oscillator (23) operates at an oscillation frequency corresponding to the phase difference between the digital signal and the reference clock. Therefore, the controlled oscillator (
The oscillation frequency of 23) is brought close to the sampling frequency of the digital signal, and falls within the range in which the phase difference detection circuit (20) operates with the digital signal and the clock generated from the controlled oscillator (23).
そして、前記位相差検出回路（２０）には、前記制御発
振器（２３）から発生されるクロックも供給されるので
、該制御発振器（２３）からは、やがて、入力端子（１
）に入力されるデジタル信号に同期したクロックが発生
される様になる。その為、前記位相差検出回路（２０〉
からの位相差出力がなくなり、その位相差出力がなくな
ったことがロック検出回路（２４）により検出される。Since the phase difference detection circuit (20) is also supplied with a clock generated from the controlled oscillator (23), the input terminal (1
) will generate a clock synchronized with the digital signal input. Therefore, the phase difference detection circuit (20)
The lock detection circuit (24) detects that the phase difference output is no longer present.
前記ロック検出回路（２４〉により前記位相差検出回路
（２０）の位相差出力がなくなったことが検出されると
、該ロック検出回路（２４）はその旨を示すロック検出
信号を発生し、そのロック検出信号によりクロック選択
回路（２１）は制御発振器〈２３）から発生されるクロ
ックを選択する状態に固定される。その為、ＰＬＬ回路
（３）の動作は、入力端子（１）に入力されるデジタル
信号に応じてロックし、前記制御発振器（２３）からは
前記デジタル信号に同期したクロックが発生され続ける
。そして、前記制御発振器（２３〉から発生されるクロ
ックは、復調回路（２５）に入力されたデジタル信号を
復調するのに用いられるが、前記クロックは前記デジタ
ル信号に同期しているので、入力端子＜１）に入力され
るデジタル信号は、前記復調回路（２５〉により確実に
復調されて出力端子（１９）から出力される。When the lock detection circuit (24) detects that the phase difference output of the phase difference detection circuit (20) has disappeared, the lock detection circuit (24) generates a lock detection signal indicating this, and The lock detection signal fixes the clock selection circuit (21) in a state in which it selects the clock generated from the controlled oscillator (23). Therefore, the operation of the PLL circuit (3) is locked in accordance with the digital signal input to the input terminal (1), and the controlled oscillator (23) continues to generate a clock synchronized with the digital signal. The clock generated from the controlled oscillator (23) is used to demodulate the digital signal input to the demodulation circuit (25), but since the clock is synchronized with the digital signal, the input terminal The digital signal input to <1) is reliably demodulated by the demodulation circuit (25>) and output from the output terminal (19).
尚、第２図において、第１図に示されている部分は、第
１図と同一の図番を付している。In FIG. 2, the parts shown in FIG. 1 are given the same figure numbers as in FIG. 1.
次に第１図の回路の動作を説明する。Next, the operation of the circuit shown in FIG. 1 will be explained.
入力端子（１）にデジタル信号が入力されると、そのデ
ジタル信号はデモシュレータ（２）により復調されるが
、第２図において説明した如く、その復調を行う際に前
記デモシュレータ（２）に設けられているＰＬＬ回路（
３〉により前記デジタル信号に同期したクロックが再生
される。そして、前記ＰＬＬ回路（３）の動作がロック
している状態において、ロック検出端子（４）からはロ
ック検出信号が発生され、該ロック検出端子（４）はｒ
Ｈ、レベルから「Ｌ、レベルとなる。ここで、第３図
（イ〉に入力端子（１）に入力されるデジタル信号を示
すと、前記ロック検出端子（４）は、第３図（ロ）に示
す如く、前記入力端子（１）にデジタル信号が入力され
た時刻ｔ、よりわずかな時間が経過した時刻ｔｌにｒＬ
、レベルになる。When a digital signal is input to the input terminal (1), the digital signal is demodulated by the demodulator (2), but as explained in FIG. PLL circuit (
3>, a clock synchronized with the digital signal is regenerated. In a state where the operation of the PLL circuit (3) is locked, a lock detection signal is generated from the lock detection terminal (4), and the lock detection terminal (4) is r
The level changes from H level to L level. Here, when the digital signal input to the input terminal (1) is shown in Figure 3 (A), the lock detection terminal (4) ), at the time t when the digital signal is input to the input terminal (1), and the time tl when a shorter time has elapsed, rL
, become the level.
前記ロック検出端子（４）が「Ｌ」レベルになると、イ
ンバータ（５）からは「Ｈ」レベルの出力が発生される
ので、ワンショットマルチ（６）のＱ出力は安定状態時
のｒ Ｈ、レベルから非安定状態時の「Ｌ」レベルにな
る。ここで、前記ワンショットマルチ（６）の非安定状
態は、時定数回路＜７）により設定された所定時間Ｔの
間、継続されるので、前記ワンショットマルチ（６）の
回出力は第３図（ハ）に示す如くなる。When the lock detection terminal (4) goes to the "L" level, the inverter (5) generates an "H" level output, so the Q output of the one-shot multi (6) is rH in the stable state. level to "L" level in an unstable state. Here, since the unstable state of the one-shot multi (6) continues for a predetermined time T set by the time constant circuit (<7), the output of the one-shot multi (6) is The result will be as shown in Figure (c).
前記ワンショットマルチ（６）のＱ出力は、第１ナンド
回路〈１０）に入力される。一方、前記第１ナンド回路
（１０）にはインバータ（５）からの出力が入力される
。その為、前記第１ナンド回路（１０）は、第３図（ニ
）に示す如く出力を発生する。The Q output of the one-shot multi (6) is input to the first NAND circuit (10). On the other hand, the output from the inverter (5) is input to the first NAND circuit (10). Therefore, the first NAND circuit (10) generates an output as shown in FIG. 3(d).
ところで、入力端子（１）に入力されたデジタル信号は
、デモシュレータク２）に供給される他に、整流平滑回
路（１１）に供給きれる。ここで、前記入力端子（１）
に入力されるデジタル信号は、バイフエーズマータ方式
で変調されており、平均デユーティ５０％のパルス列で
あるので、前記デジタル信号が前記整流平滑回路（１１
）により整流平滑されると、該整流平滑回路（１１）か
らは、第３図（ネ）に示す如く入力端子（１）にデジタ
ル信号が入力されている間、適当な直流電圧が得られる
。その為、前記整流平滑回路（１１）により得られる直
流電圧及び第１ナンド回路（１０〉からの出力が入力と
なる第２ナンド回路（１５）からは、第３図（へ）に示
す如き出力が発生される。したがって、トランジスタ（
１６）は、入力端子（１）にデジタル信号が入力される
まで、及びワンショットマルチ（６）が非安定状態から
安定状態に復帰した以降の間、オン状態にある。ここで
、ＰＬＬ回路（３）の起動時における基準クロックを発
生する水晶発振器（２２） （第２図に示す）は、水晶
振動子（１７）が接続される一端Ａが接地されると、発
振動作が停止される様に成されている。その為、前記水
晶発振器（２２）は前記トランジスタ（１６）がオンす
ると、発振動作が停止される。したがって、前記水晶発
振器（２２）は、第３図（ト）に示す如く、入力端子（
１〉にデジタル信号が入力され始めた時刻ｔ、に発振動
作を開始し、ロック検出端子（４）がｒ Ｌ 、レベル
になってからワンショットマルチ（６）の非安定状態が
継続される所定時間経過した後の時刻ｔ、に発振動作を
停止する。By the way, the digital signal input to the input terminal (1) can be supplied to the rectifying and smoothing circuit (11) in addition to being supplied to the demosulator 2). Here, the input terminal (1)
The digital signal input to the rectifying and smoothing circuit (11
), an appropriate DC voltage is obtained from the rectification and smoothing circuit (11) while a digital signal is input to the input terminal (1), as shown in FIG. 3 (N). Therefore, the second NAND circuit (15) whose inputs are the DC voltage obtained by the rectifying and smoothing circuit (11) and the output from the first NAND circuit (10) outputs as shown in FIG. is generated. Therefore, the transistor (
16) remains in the on state until a digital signal is input to the input terminal (1) and after the one-shot multi (6) returns from the unstable state to the stable state. Here, the crystal oscillator (22) (shown in Figure 2) that generates the reference clock when starting up the PLL circuit (3) starts oscillating when one end A to which the crystal resonator (17) is connected is grounded. It is designed so that the operation is stopped. Therefore, the oscillation operation of the crystal oscillator (22) is stopped when the transistor (16) is turned on. Therefore, the crystal oscillator (22) has an input terminal (
The oscillation operation starts at time t when the digital signal starts to be input to 1>, and after the lock detection terminal (4) reaches the r L level, the one-shot multi (6) unstable state continues. The oscillation operation is stopped at time t after the elapse of time.
ところで、ロック検出端子（４）が「ＬＪレベルになり
、ＰＬＬ回路〈３）の動作がロックしたとみなされる時
刻ｔ４からワンショットマルチ（６）により所定時間Ｔ
の間、水晶発振器（２２）の発振動作を継続しているの
は、前記ロック検出端子（４）がｒ Ｌ 、レベルにな
った直後の前記ＰＬＬ回路（３）のロック動作が不安定
な状態のときに前記水晶発振器（２２）の発振動作を停
止させない為である。その為、前記水晶発振器＜２２）
は、入力端子（１）にデジタル信号が入力きれてから前
記ＰＬＬ回路（３）の動作がロックしてそのロック状態
が安定するまで発振動作が行われる。By the way, from time t4 when the lock detection terminal (4) becomes the "LJ level" and the operation of the PLL circuit (3) is considered to be locked, the one-shot multi (6) is activated for a predetermined time T.
The reason why the crystal oscillator (22) continues to oscillate during this period is because the locking operation of the PLL circuit (3) is unstable immediately after the lock detection terminal (4) reaches the level rL. This is to prevent the oscillation operation of the crystal oscillator (22) from being stopped at this time. Therefore, the crystal oscillator<22)
After the digital signal is completely input to the input terminal (1), the operation of the PLL circuit (3) is locked and the oscillation operation is performed until the locked state is stabilized.
したがって、水晶発振器（２２）は、ＰＬＬ回路（３）
の起動時の該水晶発振器（２２）からの基準クロックが
必要なときに発振動作が行われ、入力端子（１）にデジ
タル信号が入力されていないとき、及び前記ＰＬＬ回路
（３）の動作がロックしているときに発振動作が停止さ
れる。Therefore, the crystal oscillator (22) is connected to the PLL circuit (3)
The oscillation operation is performed when the reference clock from the crystal oscillator (22) is required at startup, and the operation of the PLL circuit (3) is performed when no digital signal is input to the input terminal (1). Oscillation operation is stopped when locked.
（ト）発明の効果
以上述べた如く、本発明に依れば、クロック再生用ＰＬ
Ｌ回路に基準クロックが不要なときの前記ＰＬＬ回路の
動作がロックしているときに前記基準クロックを発生す
る発振回路の発振動作を停止しているので、入力された
デジタル信号が復調回路により復調されている該復調回
路の定常状態において、前記基準クロックによる不要輻
射を防止することが出来る。(g) Effects of the invention As described above, according to the present invention, the clock regeneration PL
Since the operation of the PLL circuit when the L circuit does not require a reference clock stops the oscillation operation of the oscillation circuit that generates the reference clock when the PLL circuit is locked, the input digital signal is demodulated by the demodulation circuit. In the steady state of the demodulation circuit, unnecessary radiation due to the reference clock can be prevented.
また、本発明に依れば、デジタル信号が入力されていな
いときに、基準クロックを発振する発振動作を停止１．
ているので、デジタル信号対応型のオーディオ機器にお
いて、再生するオーディオ情報をデジタル信号でなく、
アナログ信号により入力する状態にしたとき、前記基準
クロックによる悪影響を防止することが出来る。Further, according to the present invention, when no digital signal is input, the oscillation operation of oscillating the reference clock is stopped.1.
Therefore, in audio equipment that supports digital signals, the audio information to be played is not digital signals, but
When an analog signal is input, it is possible to prevent the negative influence of the reference clock.
第１図は本発明の一実施例を示す回路図、第２図は第・
１図におけるデモシュレータの内部回路の一例を示すブ
ロック図、第３図は第１図の説明に供する波形図である
。
主な図番の説明
（１）・・・入力端子、 （２）・・・デモシュレータ
、（３）・・・ＰＬＬ回路、 （４）・・・ロック検出
端子、（６）・・・ワンショットマルチバイブレータ、
（１０）（１５）・・・ナンド回路、 （１１）・・・
整流平滑回路、 （１６）・・・トランジスタ、 （２
２）・・・水晶発振器、 （２４）・・・ロック検出回
路。
第１図Fig. 1 is a circuit diagram showing an embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
FIG. 1 is a block diagram showing an example of the internal circuit of the demosimulator in FIG. 1, and FIG. 3 is a waveform diagram for explaining FIG. Explanation of main drawing numbers (1)...Input terminal, (2)...Demosimulator, (3)...PLL circuit, (4)...Lock detection terminal, (6)...One shot multivibrator,
(10) (15)... NAND circuit, (11)...
Rectifier and smoothing circuit, (16)...transistor, (2
2)...Crystal oscillator, (24)...Lock detection circuit. Figure 1
Claims (2)
子に入力されるデジタル信号の復調を行う為のクロック
を再生するクロック再生用のＰＬＬ回路と、発振動作が
停止可能に構成されているとともに、前記ＰＬＬ回路の
起動時における基準クロックを発生する発振回路と、前
記ＰＬＬ回路の動作がロックしたことを検出するロック
検出回路と、該ロック検出回路の検出出力に応じて前記
発振回路の発振動作を停止させる為の停止信号を発生す
る停止信号発生回路とから成り、前記ＰＬＬ回路の動作
のロックに応じて前記発振回路の発振動作を停止する様
にしたことを特徴とするクロック再生用ＰＬＬ回路の基
準クロック制御装置。(1) An input terminal into which a digital signal is input, a PLL circuit for clock regeneration that regenerates a clock for demodulating the digital signal input to the input terminal, and an oscillation operation that can be stopped. Also, an oscillation circuit that generates a reference clock when the PLL circuit is activated, a lock detection circuit that detects that the operation of the PLL circuit is locked, and an oscillation circuit that generates oscillation of the oscillation circuit in accordance with a detection output of the lock detection circuit. A PLL for clock regeneration, comprising a stop signal generation circuit that generates a stop signal for stopping the operation, and the oscillation operation of the oscillation circuit is stopped in response to locking of the operation of the PLL circuit. Reference clock control device for the circuit.
子に入力されるデジタル信号の復調を行う為のクロック
を再生するクロック再生用のＰＬＬ回路と、発振動作が
停止可能に構成されているとともに、前記ＰＬＬ回路の
起動時における基準クロックを発生する発振回路と、前
記入力端子にデジタル信号が入力されていることを検出
する入力検出回路と、該入力検出回路からの検出出力に
応じて前記発振回路の発振動作を停止させる為の停止信
号を発生する停止信号発生回路とから成り、前記入力端
子にデジタル信号が入力されていないときに前記発振回
路の発振動作を停止する様にしたことを特徴とするクロ
ック再生用ＰＬＬ回路の基準クロック制御装置。(2) An input terminal into which a digital signal is input, a PLL circuit for clock regeneration that regenerates a clock for demodulating the digital signal input to the input terminal, and an oscillation operation that can be stopped. In addition, an oscillation circuit that generates a reference clock when starting up the PLL circuit, an input detection circuit that detects that a digital signal is input to the input terminal, and an oscillation circuit that detects that a digital signal is input to the input terminal; and a stop signal generation circuit that generates a stop signal for stopping the oscillation operation of the oscillation circuit, and the oscillation operation of the oscillation circuit is stopped when no digital signal is input to the input terminal. A reference clock control device for a PLL circuit for clock reproduction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144362A JPH0310418A (en) | 1989-06-07 | 1989-06-07 | Reference clock controller for clock regenerating pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144362A JPH0310418A (en) | 1989-06-07 | 1989-06-07 | Reference clock controller for clock regenerating pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310418A true JPH0310418A (en) | 1991-01-18 |
Family
ID=15360343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1144362A Pending JPH0310418A (en) | 1989-06-07 | 1989-06-07 | Reference clock controller for clock regenerating pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310418A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04115363U (en) * | 1991-03-19 | 1992-10-13 | アルパイン株式会社 | Digital interface device |
| JPH06197014A (en) * | 1992-12-25 | 1994-07-15 | Mitsubishi Electric Corp | Phase locked loop circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5442201A (en) * | 1977-09-08 | 1979-04-04 | Ricoh Kk | Paper feeder |
| JPS59196627A (en) * | 1983-04-20 | 1984-11-08 | Mitsubishi Electric Corp | Phase locked loop |
| JPS62166625A (en) * | 1986-01-20 | 1987-07-23 | Matsushita Electric Ind Co Ltd | Pll circuit |
| JPS62247624A (en) * | 1986-04-07 | 1987-10-28 | Mitsubishi Electric Corp | Phased locked loop circuit |
-
1989
- 1989-06-07 JP JP1144362A patent/JPH0310418A/en active Pending
Patent Citations (4)
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| JPS5442201A (en) * | 1977-09-08 | 1979-04-04 | Ricoh Kk | Paper feeder |
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