JPH0310321A - Arithmetic circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は各種演算を実行する演算回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an arithmetic circuit that performs various operations.
第２図は複数桁（ビット）の２つの入力信号Ｘ。 Figure 2 shows two input signals X with multiple digits (bits).
Ｙの演算におけるｉビット目すなわち第１桁の算術論理
演算回路ユニットの構成を示す回路図である。この回路
は、制御信号５３１． Ｓ３２． Ｓ３３の組み合わせ
により、入力信号Ｘ、、ｙ、の論理積（ＡＮＤ）論理和
（ＯＲ） 、排他的論理和（ＥｘＯＲ）を実行し、更に
前記入力信号Ｘ、、Ｙ、及び下位ビ・７トすなわち第（
ｉ−１）桁からのキャリー信号ＣＹ ｒ −＋の加算（
ＡＤＤ）を実行するものである。演算の結果は、信号Ｚ
、とじて出力され、上位ビットずなわち第（ｉ ＋ １
）桁へのキャリー出力信号ばＣＹ、として出力される。FIG. 2 is a circuit diagram showing the configuration of an arithmetic and logic operation circuit unit for the i-th bit, that is, the first digit in the operation of Y; This circuit receives control signals 531. S32. By the combination of S33, the logical product (AND), logical sum (OR), and exclusive logical sum (ExOR) of the input signals X, , y are executed, and the input signals That is, the first (
Addition of carry signal CY r −+ from digit i−1) (
ADD). The result of the operation is the signal Z
, and output the upper bits, that is, the (i + 1
) digit is output as a carry output signal CY.
入力信号Ｘ、は３入力ＮＡＮＤゲート１及びＯＲゲート
２の一端に与えられ、入力信号Ｙ、はＮＡＮＤゲート１
及びＯＲゲート２の他端に与えられる。信号Ｘ。Input signal X is applied to one end of 3-input NAND gate 1 and OR gate 2, and input signal Y is applied to NAND gate 1
and the other end of OR gate 2. Signal X.
Ｙ、を入力したＯＲゲート２の出力信号すは、ＮＡＮＤ
ゲート３の一端へ入力される。ＮＡＮＤゲート３の他端
には制御信号Ｓ３２が入力され、その出力信号Ｃは３入
力ＮＯＲゲート６及びＥｘＯＲゲート４の−・端へ入力
される。ＮＡＮＤゲート１には更に制御信号Ｓ３３が入
力され、その出力信号ａがＥｘＯＲゲート４の他端及び
ＡＮＤゲート５の一端へ入力される。信号ａＣが入力さ
れたＥｘＯＲゲート４の出力信号ｄはＥｘＯＲゲート７
の一端へ入力される。ＥｘＯＲゲート７の他端には下位
ビットからのキャリー信号ＣＹ、−，が入力されて、Ｅ
ｘＯＲゲート７はｉビット目の演算結果Ｚ、を出力する
。キャリー信号ＣＹ、−，はまたＮＯＴゲート９へ入力
され、その出力信号であるＣＹｉ−、がＡＮＤゲート５
の他端に入力される。ＡＮＤゲート５の出力信号ｅは３
入力ＮＯＲゲート６の一端へ入力される。制御信号Ｓ３
１がＮＯＴゲート８に入力され、その出力信号部は、Ｎ
ＯＲゲート６へ入力される。信号ｃ、ｅ及び「が入力さ
れたＮＯＲゲート６はキャリー信号ＣＹ、を上位ビット
ずなわち（ｉ ＋１）ビット目の演算回路ユニットへ入
力する。The output signal of OR gate 2 which inputs Y is NAND
The signal is input to one end of gate 3. A control signal S32 is input to the other end of the NAND gate 3, and its output signal C is input to the - ends of the three-input NOR gate 6 and the ExOR gate 4. A control signal S33 is further input to the NAND gate 1, and its output signal a is input to the other end of the ExOR gate 4 and one end of the AND gate 5. The output signal d of the ExOR gate 4 to which the signal aC is input is the ExOR gate 7
is input to one end of the . The carry signal CY, -, from the lower bit is input to the other end of the ExOR gate 7, and the E
The xOR gate 7 outputs the calculation result Z of the i-th bit. The carry signal CY,-, is also input to the NOT gate 9, and its output signal CYi-, is input to the AND gate 5.
is input to the other end of the . The output signal e of AND gate 5 is 3
It is input to one end of the input NOR gate 6. Control signal S3
1 is input to the NOT gate 8, and its output signal part is N
It is input to OR gate 6. The NOR gate 6 to which the signals c, e, and `` are inputted inputs the carry signal CY to the upper bit, that is, the (i + 1)th bit, arithmetic circuit unit.
以上の様に構成された算術論理演算回路ユニットは、制
御信号Ｓ３１． Ｓ３２． Ｓ３３の値の組み合わせに
よって入力信号Ｘ８．Ｙｉの論理積（ＡＮＤ） 、論理
和（ＯＲ）、排他的論理和（ＥｘＯＲ）が第１表に示す
如く出力信号Ｚ１に求められる。The arithmetic and logic operation circuit unit configured as described above receives the control signal S31. S32. Depending on the combination of values in S33, the input signal X8. The logical product (AND), logical sum (OR), and exclusive logical sum (ExOR) of Yi are determined as the output signal Z1 as shown in Table 1.
第１表
次に入力信号Ｘ。、Ｙ、の加算をする場合、制御信号５
３１＝Ｓ３２＝Ｓ３３＝１ とすると第２表に示す如く
、出力信号Ｚ、に加算結果が求まり、上位ビットすなわ
ち（ｉ＋１）ビット目・＼のキャリー出力がＣＹ。Table 1 Next, input signal X. , Y, when adding the control signal 5
31=S32=S33=1 As shown in Table 2, the addition result is obtained for the output signal Z, and the carry output of the upper bit, that is, the (i+1)th bit, is CY.
しかしながら従来の演算回路ユニソ１〜では、下位ビッ
トからのキャリー入力がＮＯＲゲートとへＮＤＮＯＲ複
合ゲートとの２段ゲートを介して上位ヒツトへキャリー
が出力されているので、ヒツト当たりのキャリー伝搬時
間が長いという問題がある。However, in the conventional arithmetic circuit Uniso1~, the carry input from the lower bit is outputted to the upper bit via a two-stage gate consisting of a NOR gate and a NDNOR composite gate, so the carry propagation time per bit is The problem is that it is long.
一般に複数桁の２つのデータの加算を行う場合、演算に
必要とされる時間は、下位ビットよりのキャリー信号Ｃ
Ｙ ｒ −＋が入力されてから、上位ビットへのキャリ
ー信号ＣＹ、を出力するまでの時間、すなわちビット当
たりのキャリー伝搬時間とピッＩ−数との積で表される
ので、演算時間はビット数に比例して長くなる。したが
って従来の算出論理演算回路をマイ、クロプロセソザ等
に使用する場合、その演算時間によってプロセソザ自身
の動作速度が制限されるという問題があった。Generally, when adding two multi-digit data, the time required for the operation is the carry signal C from the lower bit.
Since the time from inputting Y r −+ to outputting the carry signal CY to the upper bit, that is, the product of the carry propagation time per bit and the number of bits, the operation time is length increases in proportion to the number. Therefore, when the conventional calculation logic operation circuit is used in a microprocessor or the like, there is a problem in that the operating speed of the processor itself is limited by the calculation time.
本発明はこのような問題を解決するためになされたもの
であって、桁毎にキャリーの極性を反転させることによ
ってキャリー入力からキャリー出力までに介装されるゲ
ート段数を減らし、ビット当たりのキャリー伝搬時間を
従来よりも短くして、高速演算を可能とする演算回路の
提供を目的とする。The present invention was made to solve this problem, and by inverting the polarity of the carry for each digit, the number of gate stages inserted from the carry input to the carry output is reduced, and the carry per bit is reduced. The purpose of the present invention is to provide an arithmetic circuit that enables high-speed arithmetic operations by making the propagation time shorter than conventional ones.
本発明の演算回路は、桁上げ毎にキャリー出力の極性を
反転しであることを特徴とする゛。The arithmetic circuit of the present invention is characterized in that the polarity of the carry output is inverted for each carry.
本発明の演算回路ユニットにおいて加算する場合、極性
が反転したままのキャリーを入力して更に極性が反転し
たキャリーを出力する。When adding in the arithmetic circuit unit of the present invention, a carry whose polarity remains inverted is inputted, and a carry whose polarity is further inverted is outputted.
以下本発明をその一実施例を示す図面に基づいて説明す
る。The present invention will be explained below based on the drawings showing one embodiment thereof.
第１図は本発明の演算回路のうちの第１桁（ｉビット目
）及び第（＋ ＋１）桁１ｉ＋１）ビット目）の算術論
理演算回路ユニットの構成を示す回路図である。FIG. 1 is a circuit diagram showing the configuration of an arithmetic and logic operation circuit unit of the first digit (i-th bit) and the (++1)th digit (1i+1)-th bit) of the arithmetic circuit of the present invention.
図において、ｘ、、Ｘｉや、及びＹ、、Ｙ、、、はｉビ
ット目及び（ｉ→−１）ビット目の入力信号である。こ
の回路は、制御１信号Ｓ３１． Ｓ３２． Ｓ３３の・
組み合わせにより入力信号Ｘ、とＹ、と（又はＸ、。。In the figure, x, , Xi, and Y, , Y, , are input signals of the i-th bit and the (i→−1)-th bit. This circuit uses the control 1 signal S31. S32. S33's
Depending on the combination, the input signals X, Y, (or X, . . .
とＹ、。１と）の論理積（ＡＮＤ） 、論理和（ＯＲ）
、排他的論理和（ＥｘＯＲ） 、加算（ＡＤＤ）の４
種類の算術論理演算を行い、演算の結果を信号Ｚｉ
（又は２＋、、）として出力し、上位ビットへのキャリ
ー信号をＣＹ、（又はＣＹ、。）として出力するもので
ある。and Y. 1 and), logical product (AND), logical sum (OR)
, exclusive OR (ExOR), addition (ADD) 4
performs various arithmetic and logical operations and sends the result of the operation to the signal Zi
(or 2+, .), and the carry signal to the upper bit is output as CY, (or CY, .).
はじめにｉビット目の演算回路ユニットの回路構成につ
いて説明する。First, the circuit configuration of the i-th bit arithmetic circuit unit will be explained.
入力信号Ｘ、は、３入力ＮＯＲゲート１及びＯＲゲート
２の一端に与えられ、入力信号Ｙ、はＮＡＮＤゲト１及
びＯＲゲート２の他端に与えられる。信号Ｘ、、Ｙ、を
入力したＯＲゲート２の出力信号す。Input signal X, is applied to one end of three-input NOR gate 1 and OR gate 2, and input signal Y, is applied to the other end of NAND gate 1 and OR gate 2. This is the output signal of the OR gate 2 which receives the signals X, ,Y.
はＮＡＮＤゲート３の一端へ入力される。ＮＡＮＤゲー
ト３の他端には制御信号Ｓ３２が入力され、その出力信
号Ｃ１をＥｘＯＲゲート４の一端へ入力する。一方、Ｎ
ＡＮＤゲート１には更に制御信号Ｓ３３が入力され、そ
の出力信号ａ１がＥｘＯＲゲート４の他端及びＮＯＲゲ
ート１０へ入力される。ＮＯＲゲート１０の出力信号ａ
、はＮＯＲＯＲゲート２端へ入力される。信号Ｃａ１が
入力さ軌たＥｘＯＲゲート４の出力信号ｄ、はＥｘＯＲ
ゲート７の一端及びＡＮＤゲート１３の一端へ入力され
る。一方（ｉ−１）ビット目からのキャリー信号ｃｙ、
、 と制御信号Ｓ３１ とがＮＡＮＤゲー目ｌへ入力さ
れ、その出力信号ｅ、がＮＯＴＯＲゲート２力される。is input to one end of the NAND gate 3. A control signal S32 is input to the other end of the NAND gate 3, and its output signal C1 is input to one end of the ExOR gate 4. On the other hand, N
A control signal S33 is further input to the AND gate 1, and its output signal a1 is input to the other end of the ExOR gate 4 and the NOR gate 10. Output signal a of NOR gate 10
, are input to the second end of the NOROR gate. The output signal d of the ExOR gate 4 to which the signal Ca1 is input is ExOR
It is input to one end of gate 7 and one end of AND gate 13 . On the other hand, the carry signal cy from the (i-1)th bit,
, and the control signal S31 are input to the NAND gate 1, and its output signal e is input to the NOTOR gate 2.
ＮＯＴＯＲゲート２力信号７「が、ＥｘＯＲゲート７の
他端へ入力される。信号ｄｌ＋”ｌが入力されたＥｘＯ
Ｒゲート７ばｉビット目の演算結果Ｚ、を出力する。（
ｉ −１）ビット目からのキャリー信号ＣＹ、、はまた
、ＡＮＤゲート１３の他端へ入力される。信号ＣＹ、、
、ｄ、が入力されたＡＮＤゲート１３の出力信号ｆ、は
ＮＯＲゲート１４の他端へ入力される。信号”ｌ＋ｆｌ
が入力されたＮＯＲゲート１４は、（ｉ＋１）ビット
目へのキャリー信号ＣＹ。NOTOR gate 2 output signal 7 "is input to the other end of ExOR gate 7. ExO to which signal dl+"l is input
The R gate 7 outputs the calculation result Z of the i-th bit. (
The carry signal CY, from the i-1)th bit is also input to the other end of the AND gate 13. Signal CY...
, d, and the output signal f of the AND gate 13 is input to the other end of the NOR gate 14. Signal “l+fl
The NOR gate 14 inputs the carry signal CY to the (i+1)th bit.
の反転信号であるで￥７を（ｉ＋１）ビット目の演算回
路ユニット及びｌｌ０Ｔゲー）１５へ出力する。The inverted signal of ¥7 is outputted to the (i+1)th bit arithmetic circuit unit and 110T game) 15.
ＮＯ↑ＯＲゲート２出力信号すなわち正転のキャリ信号
ＣＹ、が（ｉ＋１）ピノ１−目の演算回路ユニットへ入
力される。The NO↑OR gate 2 output signal, that is, the forward rotation carry signal CY, is input to the (i+1) pin 1-th arithmetic circuit unit.
次に（ｉ＋１）ビット目の演算回路ユニソ１−の構成に
ついて説明する。Next, the configuration of the (i+1)th bit arithmetic circuit UNISO 1- will be described.
ｉビット目の演算回路ユニノ１−と同様に入力信号Ｘ、
＋、は、３入力ＮＡＮＤゲート１及びＯＲゲート２の一
端に与えられ、入力信号Ｙ、１．はＮ Ａ Ｎ Ｉ）ゲ
ート１及びＯＲゲート２の他端に与えられる。信号Ｘ、
。１Ｙ、＋＋を入力したＯＲゲート２の出力信号ｂ２は
ＮＡＮＤゲート３の一端へ入力される。ＮＡＮＤゲート
３の他端には制御信号Ｓ３２が入力され、その出力信号
Ｃ２をＥｘＯＲゲート４の一端及びＯＲゲート１６の一
端へ入力される。Similarly to the i-th arithmetic circuit Unino1-, the input signal X,
+, are given to one end of a 3-input NAND gate 1 and an OR gate 2, and input signals Y, 1 . N A N I) is applied to the other ends of gate 1 and OR gate 2. signal X,
. The output signal b2 of the OR gate 2 which inputs 1Y and ++ is inputted to one end of the NAND gate 3. A control signal S32 is input to the other end of the NAND gate 3, and its output signal C2 is input to one end of the ExOR gate 4 and one end of the OR gate 16.
一方、ＮＡＮＤゲート１には、更に制御信号Ｓ３３が入
力され、その出力信号ａ２はＥＸＯＲゲート４の他端及
びＮＡＮＤゲート１７の一端へ入力される。信号Ｃ２ａ
２が入力されたＥｘＯＲゲート４の出力信号ｄ２ばＥｘ
ＯＲゲート７の一端へ入力される。一方ｉビット目から
のキャリー信号ＣＹ、と制御信号Ｓ３１ とがＮＡＮＤ
ゲート１１へ入力され、その出力信号ｅ２がＮＯＴゲー
ト１２へ入力される。ＮＯＴゲート１２の出力信号ｅ２
は、［１ｘＯＲゲート７の他端へ入力される。信号ｄ２
．ｅ２が入力された［ｉ ｘ ＯＩｆゲート７は（＋＋
Ｉ）ビット目の演算結果２．、、を出力する。ｉビット
目の演算回路ユニットから入力されたキャリー信号ＣＹ
８の反転信号ＣＹ、はまた、ＯＲゲーＩ・１６のの他端
へ入力される。信号ｃ２．τＹ７が入力されたＯ１ｌゲ
ート１６の出力信号ｆ２はＮＡＮＤゲート１７の他端へ
入力される。信号ａ２＋ｆ２が入力されたＮＡＮＤゲー
ト１７は（ｉ→−１）ビット目のキャリーｆ言号ｃｙ、
、、を出力する。更に上位ビットである（ｉ ＋２）ビ
ット目の演算回路ユニットの構成は、前述のｉビット目
の演算回路ユニットの構成と同等であって、（ｉ＋１）
ビット目からのキャリー信号ＣＹｉ、、が＾ＮＤゲート
１３及びＮＡＮＤゲート１１相当のゲートの各一端へ入
力されるようになっている。On the other hand, a control signal S33 is further input to the NAND gate 1, and its output signal a2 is input to the other end of the EXOR gate 4 and one end of the NAND gate 17. Signal C2a
The output signal d2 of the ExOR gate 4 to which 2 is input is Ex
The signal is input to one end of the OR gate 7. On the other hand, the carry signal CY from the i-th bit and the control signal S31 are NANDed.
The output signal e2 is input to the gate 11 and the output signal e2 is input to the NOT gate 12. Output signal e2 of NOT gate 12
is input to the other end of the 1xOR gate 7. signal d2
．． e2 is input [i x OIf gate 7 is (++
I) Bit-th operation result 2. , , is output. Carry signal CY input from the i-th bit arithmetic circuit unit
The inverted signal CY of 8 is also input to the other end of the OR gate I.16. Signal c2. The output signal f2 of the O1l gate 16 to which τY7 is input is input to the other end of the NAND gate 17. The NAND gate 17 to which the signal a2+f2 is input carries the (i→-1)th bit of the carry f word cy,
, , is output. Furthermore, the configuration of the arithmetic circuit unit for the (i+2)th bit, which is the most significant bit, is the same as the configuration of the arithmetic circuit unit for the i-th bit described above.
A carry signal CYi, . . . from the bit-th bit is input to one end of each gate corresponding to the ND gate 13 and the NAND gate 11.
以上の様な構成を有する演算回路では、下位ビットから
キャリー入力から、上位ビットへのキャリー出力までの
ゲート段数が、従来はＮＯＴゲートとＡＮＤ −ＮＯＲ
複合ゲートの２段であったのに対して、本発明ではＡＮ
Ｄ−ＮＯＲ又はＯｆ？ −ＮＡＮＤ複合ゲートの１段だ
けである。In an arithmetic circuit having the above configuration, the number of gate stages from the carry input from the lower bit to the carry output to the upper bit is conventionally a NOT gate and an AND -NOR gate.
In contrast to the two stages of composite gates, in the present invention, AN
D-NOR or Of? - Only one stage of NAND composite gate.
真理値表
（第４表）
におけるｉビット目のキヤ
０９−
特開平３
１０３２１ （６）
真理値表（第５表）における（ｉ＋１）ビット目のキャ
リー出力ｃｙ、、の極性は、元に戻っている。The polarity of the carry output cy of the (i+1)th bit in the truth table (Table 5) returns to the original. ing.
この様にキャリーの極性はビット毎に反転しているが、
ピント毎の出力結果Ｚｉ （又はＺ＋−＋）は従来と
同値である。In this way, the polarity of the carry is reversed for each bit, but
The output result Zi (or Z+-+) for each focus is the same value as the conventional one.
以上の如く本発明の演算回路は、下位ビットのキャリー
入力から上位ビットへのキャリー出力までのゲート段数
は複合ゲート１段であるが、桁上げ毎にキャリーの極性
が反転する以外は従来と同様に論理和、論理積、排他的
論理和、加算演算を行う。As described above, in the arithmetic circuit of the present invention, the number of gate stages from the carry input of the lower bit to the carry output to the upper bit is one composite gate, but it is the same as the conventional one except that the polarity of the carry is reversed every time there is a carry. Performs logical sum, logical product, exclusive logical sum, and addition operation.
なお、本実施例においては、ＡＮＤ −ＮＯＲゲート及
びＯＲ−ＮＡＮＤゲートを用いたが、本発明はこれに限
るものではなく、キャリー出力の極性が反転するように
なした他の論理ゲートの組み合わせでもよい。Note that although an AND-NOR gate and an OR-NAND gate are used in this embodiment, the present invention is not limited to these, and may also be applied to a combination of other logic gates in which the polarity of the carry output is inverted. good.
以上説明したとおり、本発明の演算回路は入力されるキ
ャリーの極性が反転したまま利用できる構成としである
ので、桁上げにおけるゲートの段数が減少する。よって
ビット当たりのキャリー伝搬時間が短縮され、ひいては
演算時間が短縮できるという効果がある。As explained above, since the arithmetic circuit of the present invention is configured so that the input carry can be used with its polarity inverted, the number of gate stages in carry is reduced. Therefore, the carry propagation time per bit is shortened, which has the effect of shortening the calculation time.
第１図は本発明に係る演算回路ユニットの構成を示す回
路図、第２図は従来の演算回路ユニットの構成を示す回
路図である。
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram showing the configuration of an arithmetic circuit unit according to the present invention, and FIG. 2 is a circuit diagram showing the configuration of a conventional arithmetic circuit unit. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
を介してある演算回路ユニットを複数桁組み合わせてな
る演算回路において、 出力されるキャリーの特性が桁毎に反転するようになし
てあることを特徴とする演算回路。(1) In an arithmetic circuit formed by combining multiple digits of arithmetic circuit units with a logic gate between a carry input and a carry output, the characteristics of the output carry are inverted for each digit. Characteristic arithmetic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14603189A JPH0310321A (en) | 1989-06-07 | 1989-06-07 | Arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14603189A JPH0310321A (en) | 1989-06-07 | 1989-06-07 | Arithmetic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310321A true JPH0310321A (en) | 1991-01-17 |
Family
ID=15398544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14603189A Pending JPH0310321A (en) | 1989-06-07 | 1989-06-07 | Arithmetic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310321A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149540A (en) * | 1992-11-05 | 1994-05-27 | Mitsubishi Electric Corp | Arithmetic logical operation circuit |
-
1989
- 1989-06-07 JP JP14603189A patent/JPH0310321A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149540A (en) * | 1992-11-05 | 1994-05-27 | Mitsubishi Electric Corp | Arithmetic logical operation circuit |
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