JPH03102852A - Gate array - Google Patents
Gate arrayInfo
- Publication number
- JPH03102852A JPH03102852A JP23971189A JP23971189A JPH03102852A JP H03102852 A JPH03102852 A JP H03102852A JP 23971189 A JP23971189 A JP 23971189A JP 23971189 A JP23971189 A JP 23971189A JP H03102852 A JPH03102852 A JP H03102852A
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic circuit
- gate array
- output
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001678 irradiating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、複数の入出力ピンを持ち、自由に論理回路な
構戊できその論理回路の入出力信号を任意に入出力ピン
に接続てきる論理素子を持つ専用ＬＳＩとしてのゲート
アレイに関する。[Detailed Description of the Invention] [Industrial Field of Application] The present invention has a plurality of input/output pins, can be freely configured into a logic circuit, and can connect the input/output signals of the logic circuit to any input/output pin. The present invention relates to a gate array as a dedicated LSI having logic elements.
［従来の技術］
一Ｍに、コンピュータシステム等の回路を設計するとき
、汎用のＩＣを組み合せるのではなく、回路を組み込ん
だ専用ＬＳＩ（以下「ゲートアレイ」という）を設計す
る手法がとられるようになって来ている。このゲートア
レイを設計するとき検討しなければならない項目として
、入出力信号ピンの最大数と、内部に組み込めるゲート
量とがあるが、一ａ的には、ピン数の制御により組み込
める回路量が決りゲートの半分近くが使えないことが多
い。これを解決するため、従来においては、入出力ピン
の機能を含め全く異なる複数の機能をゲートアレイに組
み込み、これらの機能の切り替えのため、特別な入力ピ
ンを定義するという方法がとられてきた。[Prior art] When designing a circuit for a computer system, etc., a method is used to design a dedicated LSI (hereinafter referred to as a "gate array") incorporating the circuit, rather than combining general-purpose ICs. It's starting to look like this. Items that must be considered when designing this gate array include the maximum number of input/output signal pins and the amount of gates that can be incorporated internally, but the amount of circuitry that can be incorporated is determined by controlling the number of pins. Almost half of the gates are often unusable. To solve this problem, the conventional method was to incorporate multiple completely different functions, including input/output pin functions, into the gate array, and to define special input pins to switch between these functions. .
即ち、第３図に示すように、従来のゲートアレイ９は、
出力ピンに接続されて出力信号ｌ５を送出しモードセレ
クト信号■３に基づいて選択される複数の動作モード（
ＭＯＤＥＬ〜ＭＯＤＥＸ）を備えた動作モード論理回路
１４と、入力信号１０が入力し機能切替信号１１に基づ
いて上記モードセレクト信号１３を送出する入力信号デ
コード回路１２とを備えている。そして、上記機能切替
信号ｌ１は特別に設けた入力ピンがら入力するようにな
っている。That is, as shown in FIG. 3, the conventional gate array 9
A plurality of operation modes (
The operating mode logic circuit 14 includes an operation mode logic circuit 14 (MODEL to MODEX), and an input signal decoding circuit 12 to which an input signal 10 is input and which sends out the mode select signal 13 based on a function switching signal 11. The function switching signal l1 is inputted through a specially provided input pin.
［発明が解決しようとする課題］
然しなから、上述した従来のようなゲートアレイ９にあ
っては、
（１）動作モードの切替えに特別の入力ピンを使用する
ため、回路設計上で入力ピンが不足する虞があり、回路
設計の自由度が低下する。[Problems to be Solved by the Invention] However, in the conventional gate array 9 described above, (1) Since a special input pin is used to switch the operation mode, the input pin is There is a risk that there will be a shortage, and the degree of freedom in circuit design will decrease.
（２）ゲー１〜アレイの設計後、任意に内部の動作モー
ド切替えの為の論理回路を変更する事か出来ない。(2) After designing the game 1 to array, it is not possible to arbitrarily change the internal logic circuit for switching the operation mode.
という欠点があった。There was a drawback.
［課題を解決するための手段］
このような問題点を解決するための本発明の手段は、複
数の入出力ピンを備え入出力信号を任意に設定された入
出力ピンに入出力できるゲートアレイにおいて、出力ピ
ンに接続されモードセレクト信号に基づいて選択される
複数の動作モードを備えた動作モード論理回路と、入力
ピンからの入力信号に基づいて上記モードセレクト信号
を送出する切替論理回路とを備え、該切替論理回路を電
気的プログラム可能かつ該プログラムを紫外線消去可能
にしたものである。[Means for Solving the Problems] Means of the present invention for solving these problems is a gate array that has a plurality of input/output pins and can input/output input/output signals to arbitrarily set input/output pins. an operation mode logic circuit connected to an output pin and having a plurality of operation modes selected based on a mode select signal; and a switching logic circuit that sends out the mode select signal based on an input signal from an input pin. The switching logic circuit is electrically programmable and the program can be erased by ultraviolet light.
〔実施例］
以下、添付図面に基づいて本発明の実施例に係るゲート
アレイを説明する。[Example] Hereinafter, a gate array according to an example of the present invention will be described based on the accompanying drawings.
第ｌ図及び第２図に示すように、実施例に係るゲートア
レイ１は、直方体状のＤＩＰ（ＤｕａｌＩｎｌｉｎｅ
Ｐａｃｋａｇｅ）型ケース７から複数の入出力ピンｌ６
を整列させて突出させてあり、入出力信号２．６を任意
に設定した入出力ピンｌ６に入出力できるようにしてあ
る。このゲートアレイ１は、第１図に示すように、出力
ピンに接続されモードセレクト信号４に基づいて選択さ
れる複数の動作モード（ＭＯＤＥ １ 〜ＭＯＤＥＸ）
を備えた動作モード論理回＃ｒ５（演算回路）と、入力
ピンからの入力信号２に基づいて上記モードセレクト信
号を送出する切替論理回路としてのＥＰ−ＲＯＭ３とを
備えている。このＥＰ−ＲＯＭ３は、電気的プログラム
可能かつ該プログラムを紫外線消去可能に構成されてい
る。即ち、ＤＩＰ型ケース７の上面には、ＥＰ−ＲＯＭ
３に対して照射される紫外線を透過する紫外線照射用窓
８を設けてある。As shown in FIGS. 1 and 2, the gate array 1 according to the embodiment is a rectangular parallelepiped-shaped DIP
Package) type case 7 to multiple input/output pins l6
are arranged and protruded so that input/output signals 2.6 can be input/output to an arbitrarily set input/output pin l6. As shown in FIG. 1, this gate array 1 has a plurality of operation modes (MODE 1 to MODEX) connected to an output pin and selected based on a mode select signal 4.
and an EP-ROM 3 as a switching logic circuit that sends out the mode select signal based on the input signal 2 from the input pin. This EP-ROM 3 is configured to be electrically programmable and erasable with ultraviolet light. That is, on the top surface of the DIP type case 7, there is an EP-ROM
An ultraviolet ray irradiation window 8 is provided that transmits the ultraviolet rays irradiated onto 3.
従って、この実施例に係るゲートアレイ１によれば、入
力信号２が、紫外線消去及び電気的プログラムが可能で
、動作モード切替えの為の論理回路を持つＥＰ−ＲＯＭ
３に入力すると、該ＥＰ−ＲＯＭ３は、この入力信号に
より該Ｅ Ｐ − Ｒ ＯＭａ内で処理された各動作モ
ードのモードセレクト信号４を送出する。これにより、
動作モード論理回ＦＩｌ！ｆ５の動作モードが選択され
、各動作モードによって処理された出力信号６が出力さ
れる。Therefore, according to the gate array 1 according to this embodiment, the input signal 2 is an EP-ROM that can be erased by ultraviolet rays, can be electrically programmed, and has a logic circuit for switching operation modes.
3, the EP-ROM 3 sends out a mode select signal 4 for each operating mode processed in the EP-ROM by this input signal. This results in
Operation mode logic cycle FIl! The operation mode f5 is selected, and the output signal 6 processed by each operation mode is output.
また、本実施例に係るゲートアレイ１においては、紫外
線照射用窓８から紫外線を照射すると、ゲートアレイ１
内のＥＰ−ＲＯＭ３部の回路情報が消される。これによ
り、ＥＰ−ＲＯＭ３のデータの書き変えが可能になる。Further, in the gate array 1 according to this embodiment, when ultraviolet rays are irradiated from the ultraviolet ray irradiation window 8, the gate array 1
The circuit information of the three parts of the EP-ROM inside is erased. This makes it possible to rewrite the data in the EP-ROM 3.
［発明の効果コ
以上説明したように本発明のゲートアレイによれば、ゲ
ートアレイの内部に設けられた切替論理回路のデータを
書き変える事ができるので、動作モードの切替えの為の
入力ピンを省略でき、回路設計上で入力ピンが不足して
しまう事態を抑制できる。また、ゲートアレイの設計後
に、動作モード切替えの為の論理回路を任意に設定てき
るという効果がある。[Effects of the Invention] As explained above, according to the gate array of the present invention, the data of the switching logic circuit provided inside the gate array can be rewritten, so the input pin for switching the operation mode can be changed. This can be omitted, and it is possible to prevent a situation in which input pins are insufficient in circuit design. Further, after designing the gate array, the logic circuit for switching the operation mode can be arbitrarily set.
第１図は本発明の実施例に係るゲートアレイの内部回路
構戒を示すブロック図、第２図は本発明の実施例に係る
ゲートアレイをＤＩＰ型のケースて実現した時の外観図
、第３図は従来のゲー１−アレイの内部回路構成の一例
を示すブロック図である。
１：ゲートアレイ
２：入力信号
３ ： ＥＰ−ＲＯＭ
４：モードセレクト信号
５；動作モード論理回路
６：出力信号
７：ＤＩＰ型ケース
８：紫外線照射用窓
９：ゲートアレイ
１０：入力信号
１１：機能切替信号
１２：入力信号デコード回路
１３：モードセレクト信号
１４：動作モード論理回路
１５：出力信号FIG. 1 is a block diagram showing the internal circuit structure of a gate array according to an embodiment of the present invention, FIG. 2 is an external view when the gate array according to an embodiment of the present invention is realized as a DIP type case, and FIG. FIG. 3 is a block diagram showing an example of the internal circuit configuration of a conventional game array. 1: Gate array 2: Input signal 3: EP-ROM 4: Mode select signal 5; Operation mode logic circuit 6: Output signal 7: DIP type case 8: Ultraviolet irradiation window 9: Gate array 10: Input signal 11: Function Switching signal 12: Input signal decoding circuit 13: Mode select signal 14: Operation mode logic circuit 15: Output signal
Claims (1)
入出力ピンに入出力できるゲートアレイにおいて、出力
ピンに接続されモードセレクト信号に基づいて選択され
る複数の動作モードを備えた動作モード論理回路と、入
力ピンからの入力信号に基づいて上記モードセレクト信
号を送出する切替論理回路とを備え、該切替論理回路を
電気的プログラム可能かつ該プログラムを紫外線消去可
能にしたことを特徴とするゲートアレイ。In a gate array that has multiple input/output pins and can input/output input/output signals to arbitrarily set input/output pins, the operation mode has multiple operation modes connected to the output pin and selected based on the mode select signal. It is characterized by comprising a logic circuit and a switching logic circuit that sends out the mode selection signal based on an input signal from an input pin, and the switching logic circuit is electrically programmable and the program can be erased by ultraviolet light. gate array.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23971189A JPH03102852A (en) | 1989-09-14 | 1989-09-14 | Gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23971189A JPH03102852A (en) | 1989-09-14 | 1989-09-14 | Gate array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102852A true JPH03102852A (en) | 1991-04-30 |
Family
ID=17048790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23971189A Pending JPH03102852A (en) | 1989-09-14 | 1989-09-14 | Gate array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102852A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485969A (en) * | 1992-09-01 | 1996-01-23 | Daiwa Seiko, Inc. | Reverse rotation preventive mechanism for fishing reel |
| US5818768A (en) * | 1995-12-19 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Operation mode setting circuit in semiconductor device |
-
1989
- 1989-09-14 JP JP23971189A patent/JPH03102852A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485969A (en) * | 1992-09-01 | 1996-01-23 | Daiwa Seiko, Inc. | Reverse rotation preventive mechanism for fishing reel |
| US5818768A (en) * | 1995-12-19 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Operation mode setting circuit in semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2597153B2 (en) | Write protector | |
| JPH06260929A (en) | Reduction of number of programable architecture elements required for realizing look-up table with a plurality of inputs and look-up table architectore | |
| GB1605066A (en) | Mos integrated circuitry microprocessor chip | |
| US20100122007A1 (en) | Microcontroller with configurable logic array | |
| JP3083145B2 (en) | IC device | |
| DE3586564D1 (en) | PROGRAMMABLE ONE-CHIP CONTROL UNIT. | |
| EP0587445B1 (en) | Semiconductor integrated circuit and IC card using the same | |
| JPH03102852A (en) | Gate array | |
| JPH02161544A (en) | Single chip microcomputer | |
| KR20030085046A (en) | Independent asynchronous boot block for synchronous non-volatile memory devices | |
| US6611462B2 (en) | Semiconductor integrated circuit | |
| US5257221A (en) | Apparatus for selecting mumber of wait states in a burst EPROM architecture | |
| CN100370614C (en) | Semiconductor integrated circuit device and method for controlling semiconductor integrated circuit device | |
| JPS614242A (en) | Semiconductor integrated circuit device | |
| US20030099128A1 (en) | Compiled variable internal self time memory | |
| JPS578858A (en) | Integrated circuit package | |
| US5790894A (en) | Data processing with improved register bit structure | |
| RU2117978C1 (en) | Programmable device for logical control of electric drives and alarm | |
| KR900010783A (en) | Semiconductor integrated circuit | |
| JPH01199395A (en) | Writing and erasing time control circuit | |
| JP2731747B2 (en) | Electronic digital processor device | |
| JPS5972693A (en) | Memory device | |
| KR19990009449A (en) | Application-specific integrated circuit | |
| KR0177772B1 (en) | Label defining circuit for unused i/o pin | |
| JPS638937A (en) | Single chip microcomputer |