JPH03101418A - Frequency synthesizer - Google Patents
Frequency synthesizerInfo
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- JPH03101418A JPH03101418A JP1238641A JP23864189A JPH03101418A JP H03101418 A JPH03101418 A JP H03101418A JP 1238641 A JP1238641 A JP 1238641A JP 23864189 A JP23864189 A JP 23864189A JP H03101418 A JPH03101418 A JP H03101418A
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- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数分割通信用の周波数シンセサイザに関し
、特に回路構成の簡易化を図った周波数シンセサイザに
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a frequency synthesizer for frequency division communication, and particularly to a frequency synthesizer with a simplified circuit configuration.
一般に無線通信、特に衛星通信においては、通信帯域が
規定されており、しかも周波数分割多重通信方式では、
その周波数分割のスロット周波数も規定されている。衛
星通信では、通常中間周波数（ＩＦ）が７０ＭＨｚで通
信帯域が±１８ＭＨ２、或いはＩＦが１４０ＭＨ，で帯
域が±３６ＭＨ２が使用され、周波数分割のスロット周
波数間隔は、共に２２．５ＫＨ，となっている。また、
この２２．５ＫＨ。Generally speaking, in wireless communications, especially in satellite communications, communication bands are specified, and in frequency division multiplexing communication systems,
The slot frequency of the frequency division is also specified. In satellite communications, the intermediate frequency (IF) is usually 70 MHz and the communication band is ±18 MH2, or the IF is 140 MHz and the band is ±36 MH2, and the slot frequency interval of frequency division is 22.5 KH in both cases. . Also,
This 22.5KH.
間隔は、ＩＦ＝７０ＭＨ，又は１４０ＭＨ，を中心にし
て決められている。The interval is determined around IF=70MH or 140MH.
ところが、７０ＭＨ２又は１４０ＭＨ２は、２２．５Ｋ
Ｈ２の整数倍、となっていないため、１個の電圧制御発
振器で前記特性の周波数シンセサイザを構成することは
不可能であり、更に１個の発振器を用いてこれらの周波
数をミキサすることにより、所望の特性を得ていた。However, 70MH2 or 140MH2 is 22.5K
Since it is not an integral multiple of H2, it is impossible to configure a frequency synthesizer with the above characteristics with one voltage controlled oscillator, and by mixing these frequencies using one oscillator, The desired characteristics were obtained.
従来のこの種の周波数シンセサイザの一例を第２図に示
す。図において、電圧制御発振器４の出力は分配器５に
より２分され、一方は分周器６に人力され、ここで電圧
制御発振器４の出力周波数が１／Ｈされた後、位相誤差
検出器２に人力される。また、この位相誤差検出器２へ
は基準周波数用発振器１からの基準周波数も人力されて
いる。An example of a conventional frequency synthesizer of this type is shown in FIG. In the figure, the output of the voltage controlled oscillator 4 is divided into two by a divider 5, one is manually input to the frequency divider 6, where the output frequency of the voltage controlled oscillator 4 is 1/H, and then the phase error detector 2 is man-powered. Further, the reference frequency from the reference frequency oscillator 1 is also input manually to the phase error detector 2.
基準周波数は、この場合２２．５ＫＨ，となる。位相誤
差検出器２で、これらの周波数の位相誤差が検出され、
この誤差信号はループフィルタ３を通って、前記電圧制
御発振器４へ入力される。これで、第１の位相同期回路
（Ｐ Ｌ Ｌ ： Ｐｈａｒｅ Ｌｏｃｋ Ｌｏｏｐ
）が構成される。The reference frequency is 22.5 KH in this case. The phase error detector 2 detects the phase errors of these frequencies,
This error signal passes through the loop filter 3 and is input to the voltage controlled oscillator 4. This completes the first phase lock loop (PLL).
) is configured.
電圧制御発振器４の出力を２２．５ＫＨ２間隔で制御す
るのは、制御器７により分周器６のＮの値を変えること
で行なえる。The output of the voltage controlled oscillator 4 can be controlled at intervals of 22.5KH2 by changing the value of N of the frequency divider 6 using the controller 7.
このようにして得られた電圧制御発振器４の出力は、分
配器５を通ってミキサ１２により、発振器１１の周波数
とミキシングされる。このミキサ１２の出力において、
ＩＦ＝７０ＭＨ２又は１４０ＭＨ２を中心にした２２．
５ＫＨ２間隔の周波数シンセサイザが得られる。The output of the voltage controlled oscillator 4 thus obtained passes through the distributor 5 and is mixed with the frequency of the oscillator 11 by the mixer 12. At the output of this mixer 12,
22. centered around IF=70MH2 or 140MH2.
A frequency synthesizer with 5KH2 intervals is obtained.
しかし、ミキサ１２でミキシングによるイメージ周波数
及びスプリアスが発生するため、これらを除去するため
の第２の位相同期回路が用いられる。すなわち、ミキサ
１２出力は、分周器１３に入力されて１／Ｍ分周された
後、位相誤差検出器１４に入力される。また、位相誤差
検出１４には電圧制御発振器１６の出力が分配器１７を
通り、分周器１８を通って入力される。位相誤差検出器
１４でこれらの周波数の位相誤差が検出され、この誤差
信号はループフィルタ１５を通って、電圧制御発振器１
６の制御電圧信号となる。However, since the mixer 12 generates an image frequency and spurious due to mixing, a second phase locked circuit is used to remove these. That is, the mixer 12 output is input to the frequency divider 13 and divided by 1/M, and then input to the phase error detector 14. Further, the output of the voltage controlled oscillator 16 is inputted to the phase error detection 14 through a distributor 17 and a frequency divider 18 . The phase error detector 14 detects the phase errors of these frequencies, and this error signal passes through the loop filter 15 and is sent to the voltage controlled oscillator 1.
6 control voltage signal.
このようにして、ミキサ１２の出力は第２ＰＬＬ回路、
すなわちループフィルタ１５の帯域により、イメージ周
波数及びスプリアス等の不要波が除去される。また、分
配器１７の他方より周波数シンセサイザ出力が得られる
。In this way, the output of the mixer 12 is transmitted to the second PLL circuit,
That is, the band of the loop filter 15 removes image frequencies and unnecessary waves such as spurious waves. Further, a frequency synthesizer output is obtained from the other side of the divider 17.
上述した従来の周波数シンセサイザは、ＩＦ＝７０ＭＨ
２又は１４０ＭＨ２を中心とした２２．５ＫＨ。The conventional frequency synthesizer mentioned above has an IF=70MH
22.5KH centered around 2 or 140MH2.
間隔の周波数ステップを実現するために、電圧制御発振
器の他に、局部発振器を必要としてこれらの周波数をミ
キシングし、更にそのミキシングにより発生するスプリ
アス等の不要波を取り除くために第２のＰＬＬ回路が必
要とされる。このため回路構成が大規模になるという問
題がある。In order to realize interval frequency steps, a local oscillator is required in addition to the voltage controlled oscillator to mix these frequencies, and a second PLL circuit is used to remove spurious and other unnecessary waves generated by the mixing. Needed. Therefore, there is a problem that the circuit configuration becomes large-scale.
本発明の周波数シンセサイザは、分周器の分周比を変化
制御可能な制御器を備える位相同期回路に、分周比の変
化制御に伴って基準周波数用発振器の周波数を偏移させ
る回路を付設している。The frequency synthesizer of the present invention has a phase synchronized circuit equipped with a controller capable of changing and controlling the division ratio of a frequency divider, and a circuit that shifts the frequency of a reference frequency oscillator in accordance with the control of changing the division ratio. are doing.
この回路は、制御器から出力されるデータを保持しかつ
出力するデータ保持器と、このデータをデジタル変換す
るアナログ−デジタル変換器と、デジタル信号の高周波
を除去する低域ろ波器とで構成し、低域ろ波器の出力を
基準周波数用発振器の周波数制御端子に入力させている
。This circuit consists of a data holder that holds and outputs data output from the controller, an analog-to-digital converter that converts this data into digital data, and a low-pass filter that removes high frequencies from the digital signal. The output of the low-pass filter is input to the frequency control terminal of the reference frequency oscillator.
（作用〕
この構成では、例えば、基準周波数用発振器の発振周波
数を２２．５ＫＨ２＋Δｆとし、かつこれに応じて分周
比を制御することで、Ｔ Ｆ ＝７０Ｍ Ｈｚ又は１４
０ＭＨ２を中心周波数とした２２．５ＫＨ２ステツプの
周波数の生成を実現する。(Function) In this configuration, for example, by setting the oscillation frequency of the reference frequency oscillator to 22.5 KH2+Δf and controlling the frequency division ratio accordingly, T F =70 MHz or 14
This realizes frequency generation of 22.5KH2 steps with 0MH2 as the center frequency.
〔実施例〕 次に、本発明を図面を参照して説明する。〔Example〕 Next, the present invention will be explained with reference to the drawings.
本発明の周波数シンセサイザの一実施例を第１図に示す
。なお、第２図と同一記号は、同−又は均等部分を示し
ている。即ち、１は基準周波数用発振器、２は位相誤差
検出器、３はループフィルタ、４は電圧制御発振器、５
は分配器、６は分周器である。これらによる第１のＰＬ
Ｌ回路の動作はこれまでと同じであり、詳細な説明は省
略する。An embodiment of the frequency synthesizer of the present invention is shown in FIG. Note that the same symbols as in FIG. 2 indicate the same or equivalent parts. That is, 1 is a reference frequency oscillator, 2 is a phase error detector, 3 is a loop filter, 4 is a voltage controlled oscillator, and 5
is a distributor, and 6 is a frequency divider. The first PL based on these
The operation of the L circuit is the same as before, and detailed explanation will be omitted.
そして、前記分周器６を制御する制御器７にデータ保持
器８．アナログ−デジタル変換器９、高周波成分除去用
低域通過ろ波器１０を付設し、制御器７からデータをデ
ータ保持器８へ送り、そこでデータを保持した上でその
出力データを次のアナログ−デジタル変換器９へ入力し
てアナログ電圧に変換し、更に高調波成分除去用低域通
過ろ波器１０を通して基準周波数用発振器１の周波数制
御用端子に入力させている。A controller 7 that controls the frequency divider 6 has a data holder 8. An analog-to-digital converter 9 and a low-pass filter 10 for removing high frequency components are attached, and data is sent from the controller 7 to a data holder 8, where the data is held and the output data is sent to the next analog - The signal is inputted to a digital converter 9, converted into an analog voltage, and further passed through a low-pass filter 10 for removing harmonic components and inputted to a frequency control terminal of the reference frequency oscillator 1.
これにより、制御器７は分周器６の分周比を変化させる
と同時に、その出力データにより基準周波数用発振器１
の発振周波数を偏移させることが可能となる。ここで、
基準周波数用発振器１では、その発振周波数を２２．５
ＫＨ２からΔｆだけ偏移させている。As a result, the controller 7 changes the frequency division ratio of the frequency divider 6, and at the same time changes the reference frequency oscillator 1 based on the output data.
It becomes possible to shift the oscillation frequency of. here,
The reference frequency oscillator 1 has an oscillation frequency of 22.5
It is shifted by Δf from KH2.
したがって、前記Δｆ量と、分周器６の分周比Ｎの関係
は、ＩＦ＝７０ＭＨ２帯の時、下式とする。Therefore, the relationship between the Δf amount and the frequency division ratio N of the frequency divider 6 is expressed by the following formula when IF=70MH2 band.
（２２，５ＫＨ２＋Δｆ）（Ｎ、＋Ｎ、）＝５２ＭＨｚ
＋２２．５ＫＨｚ ＸＮ、・・・（１）ここで、Ｎｏ
は（２２，５ＫＨ２＋Δｆ′）×Ｎ０−５２ Ｍ Ｈｚ
を満たす分周比、また、Ｎ１はＯ〜１６００の範囲の分
周比である。(22,5KH2+Δf)(N,+N,)=52MHz
+22.5KHz XN,... (1) Here, No
is (22,5KH2+Δf')×N0-52 MHz
N1 is a frequency division ratio in the range of 0 to 1600.
式（１）より、 となる。From formula (1), becomes.
制御器７は分周器６の分周比ＮをＮｏ又はＮ１に制御す
るとともに、データ保持器８へも式（２）のΔｆとＮ、
の関係を保つように、制御データを送出して基準周波数
用発振器１出力のΔｆを制御する。The controller 7 controls the frequency division ratio N of the frequency divider 6 to No or N1, and also inputs Δf and N of equation (2) to the data holder 8.
Control data is sent to control Δf of the reference frequency oscillator 1 output so as to maintain the relationship.
これにより、分配器５から出力される周波数を、７０Ｍ
Ｈ２を中心とした２２．５ＫＨ２ステツプに制御するこ
とができる。As a result, the frequency output from the distributor 5 is changed to 70M
It can be controlled to 22.5KH2 steps centered on H2.
１ Ｆ＝ １４０ＭＨ２帯についても同様に求められ下
式となる。1 F = 140 MH2 band is similarly calculated and becomes the following formula.
ここで、Ｎｏは（２２，５ＫＨ２＋Δｆ ’ ） Ｘ
Ｎ。Here, No is (22,5KH2+Δf')
N.
＝ １０４ＭＨ２を満たす分周比、Ｎ１は０〜３２００
の範囲の分周比である。= Frequency division ratio that satisfies 104MH2, N1 is 0 to 3200
is the frequency division ratio in the range of .
以上説明したように本発明は、位相同期回路における分
周比の制御に伴って基準周波数用発振器の出力周波数を
微少周波数だけ偏移させているので、周波数変換用発振
器や第２のＰＬＬ回路等を用いることな（、任意の中心
周波数で任意の周波数ステップの周波数を生成すること
ができ、回路構成を容易なものにすることができる。As explained above, in the present invention, the output frequency of the reference frequency oscillator is shifted by a minute frequency in accordance with the control of the frequency division ratio in the phase locked circuit, so that the frequency conversion oscillator, the second PLL circuit, etc. By using (, it is possible to generate a frequency with an arbitrary frequency step at an arbitrary center frequency, and the circuit configuration can be simplified.
第１図は本発明の一実施例のブロック回路図、第２図は
従来の周波数シンセサイザのブロック回路図である。FIG. 1 is a block circuit diagram of an embodiment of the present invention, and FIG. 2 is a block circuit diagram of a conventional frequency synthesizer.
Claims (1)
波数を発生する周波数シンセサイザにおいて、基準周波
数用発振器、位相誤差検出器、ループフィルタ、電圧制
御発振器、分周器、及びこの分周器の分周比を変化制御
する制御器で構成される位相同期回路に、前記制御器に
よる分周比の制御に伴って前記基準周波数用発振器の周
波数を偏移させる回路を付設したことを特徴とする周波
数シンセサイザ。 ２、周波数を偏移させる回路は、制御器から出力される
データを保持しかつ出力するデータ保持器と、このデー
タをデジタル変換するアナログ−デジタル変換器と、デ
ジタル信号の高周波を除去する低域ろ波器とで構成し、
この低域ろ波器の出力を前記基準周波数用発振器の周波
数制御端子に入力させるように構成してなる特許請求の
範囲第１項記載の周波数シンセサイザ。[Claims] 1. A frequency synthesizer that generates a frequency in a required frequency band step at a required center frequency, which includes a reference frequency oscillator, a phase error detector, a loop filter, a voltage controlled oscillator, a frequency divider, and A phase locked circuit configured with a controller that changes and controls the frequency division ratio of a frequency divider is provided with a circuit that shifts the frequency of the reference frequency oscillator in accordance with the control of the frequency division ratio by the controller. A frequency synthesizer featuring: 2. The frequency shifting circuit consists of a data holder that holds and outputs the data output from the controller, an analog-to-digital converter that converts this data into digital data, and a low-frequency circuit that removes high frequencies from the digital signal. Consisting of a filter and
2. The frequency synthesizer according to claim 1, wherein the output of the low-pass filter is inputted to a frequency control terminal of the reference frequency oscillator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238641A JPH03101418A (en) | 1989-09-14 | 1989-09-14 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238641A JPH03101418A (en) | 1989-09-14 | 1989-09-14 | Frequency synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101418A true JPH03101418A (en) | 1991-04-26 |
Family
ID=17033158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238641A Pending JPH03101418A (en) | 1989-09-14 | 1989-09-14 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101418A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281521A (en) * | 1987-05-14 | 1988-11-18 | Japan Radio Co Ltd | Frequency synthesizer |
-
1989
- 1989-09-14 JP JP1238641A patent/JPH03101418A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281521A (en) * | 1987-05-14 | 1988-11-18 | Japan Radio Co Ltd | Frequency synthesizer |
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