JPH0296365A - Bipolar integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は集積注入論理回路（ＩｎｔｅｇｒａｔｅｄＩｎ
ｊｅｃｔｉｏｎ Ｌｏｇｉｃ、以下Ｉ２Ｌという）と通
常のバイポーラトランジスタとを同一基板上に有するバ
イポーラ集積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an integrated injection logic circuit (IntegratedInjection Logic Circuit).
The present invention relates to a bipolar integrated circuit device that has a bipolar transistor (hereinafter referred to as I2L) and a normal bipolar transistor on the same substrate.
［従来の技術］
第３図はＩ２Ｌと通常のバイポーラトランジスタとが同
一半導体基板上に共存した従来の半導体集積回路装置の
断面図である。[Prior Art] FIG. 3 is a sectional view of a conventional semiconductor integrated circuit device in which an I2L and a normal bipolar transistor coexist on the same semiconductor substrate.
Ｐ−型半導体基板１上にＮ−型エピタキシャル層３が形
成されている。このエピタキシャル層３は表面から半導
体基板１まで到達するようにして選択的に形成されたＰ
＋型絶縁分離領域４によって複数の素子形成領域に分離
されている。そして、各素子形成領域の半導体基板１と
エピタキシャル層３との境界にＮ＋型埋込Ｎ２が形成さ
れている。An N-type epitaxial layer 3 is formed on a P-type semiconductor substrate 1. This epitaxial layer 3 is made of P that is selectively formed so as to reach the semiconductor substrate 1 from the surface.
It is separated into a plurality of element formation regions by a +-type insulation isolation region 4. An N+ type buried N2 is formed at the boundary between the semiconductor substrate 1 and the epitaxial layer 3 in each element formation region.
このように区画されている第１素子形成領域１０には、
通常のＮＰＮバイポーラトランジスタが形成されている
。即ち、エピタキシャル層３の表面にＮ＋型コレクタコ
ンタクト領域８ｄ及びＰ＋型ベース領域７Ｃが形成され
ており、ベース領域７Ｃ内にはＮ＋型エミッタ領域８Ｃ
が形成されている。In the first element formation region 10 divided in this way,
A normal NPN bipolar transistor is formed. That is, an N+ type collector contact region 8d and a P+ type base region 7C are formed on the surface of the epitaxial layer 3, and an N+ type emitter region 8C is formed in the base region 7C.
is formed.
一方、Ｉ２Ｌ形成領域である第２素子形成領域２０にお
いては、エピタキシャルＮ３の表面から埋込層２に到達
するＮ＋型カラー領域６が選択的に形成されている。そ
して、このカラー領域６のエピタキシャル層３の表面部
分にはＩ２上のＮ＋型エミッタコンタクト領域８ａが形
成されている。On the other hand, in the second element formation region 20, which is the I2L formation region, an N+ type collar region 6 reaching the buried layer 2 from the surface of the epitaxial layer N3 is selectively formed. In the surface portion of the epitaxial layer 3 in this collar region 6, an N+ type emitter contact region 8a on I2 is formed.
また、カラー領域６によって囲まれた領域内のエピタキ
シャル層３の表面にはＰ＋型インジェクタ領域７ａ及び
Ｉ２上のＰ＋型ベース領域７ｂが形成されている。そし
て、Ｐ＋型ベース領域７ｂの表面に、この領域に包含さ
れているｒ２ＬのＮ＋型コレクタ領域８ｂが形成されて
いる。Further, a P+ type injector region 7a and a P+ type base region 7b above I2 are formed on the surface of the epitaxial layer 3 in a region surrounded by the collar region 6. Then, an r2L N+ type collector region 8b is formed on the surface of the P+ type base region 7b, which is included in this region.
上述の如く構成された従来のバイポーラ集積回路装置に
おいては、第１素子形成領域１０に、Ｎ＋型エミッタ領
域８ｃ、Ｎ＋型コレクタコンタクト領域８ｄ、Ｐ＋型ベ
ース領域７ｃ及びコレクタとしてのＮ−型エピタキシャ
ル層３を有する通常のＮＰＮ １−ランジスタが形成さ
れている。In the conventional bipolar integrated circuit device configured as described above, the first element formation region 10 includes an N+ type emitter region 8c, an N+ type collector contact region 8d, a P+ type base region 7c, and an N− type epitaxial layer as a collector. A conventional NPN 1-transistor with 3 is formed.
一方、第２素子形成領域２０には、エミッタとしてのＰ
＋型インジェクタ領域７ａ、ベースとしてのＮ−型エピ
タキシャル層３、及びコレクタ領域としてのＩ２上のＰ
＋型ベース領域７ｂにより横方向ＰＮＰ）ランジスタ（
以下、インジェクタトランジスタという）が形成されて
いる。また、エミッタ領域としてのＮ−型エピタキシャ
ル層３、Ｉ２上のＰ＋型ベース領域７ｂ、Ｉ２ ＬのＮ
＋型エミッタコンタクト領域８ａ、Ｉ２上のＮ＋型コレ
クタ領域８ｂにより逆動作ＮＰＩ’ｌランジスタ（以下
、インバータトランジスタという）も形成されている。On the other hand, in the second element formation region 20, P is used as an emitter.
+ type injector region 7a, N- type epitaxial layer 3 as a base, and P on I2 as a collector region.
+ type base region 7b allows horizontal PNP) transistor (
Hereinafter, an injector transistor (hereinafter referred to as an injector transistor) is formed. Further, the N- type epitaxial layer 3 as an emitter region, the P+ type base region 7b on I2, the N of I2L
A reverse operation NPI'l transistor (hereinafter referred to as an inverter transistor) is also formed by the + type emitter contact region 8a and the N+ type collector region 8b on I2.
このインジェクタトランジスタとインバータトランジス
タとによりＩ２上が構成されている。Ｐ＋型領域７ｂは
インジェクタトランジスタのコレクタ領域とインバータ
トランジスタのベース領域とを兼ねている。The injector transistor and the inverter transistor constitute the upper part of I2. The P+ type region 7b serves as both the collector region of the injector transistor and the base region of the inverter transistor.
Ｉ２上は製造工程が簡単であると共に集積度が高く、且
つ同一基板上に通常のバイポーラ集積回路と共存できる
等多くの利点を有している。特に、バイポーラトランジ
スタと共存したＩ２上は高集積化されたアナログデジタ
ル共存回路等に好適の集積回路装置である。I2 has many advantages such as a simple manufacturing process, a high degree of integration, and the ability to coexist with normal bipolar integrated circuits on the same substrate. In particular, the integrated circuit device on I2 that coexists with bipolar transistors is suitable for highly integrated analog-digital coexistence circuits.
［発明が解決しようとする課題］
しかしながら、上述した従来のＩ２上は以下の欠点を有
する。[Problems to be Solved by the Invention] However, the above-mentioned conventional I2 has the following drawbacks.
Ｉ２上のスイッチング特性を定めるインバータトランジ
スタは逆方向動作させて使用するため、第１素子形成領
域１０に形成された通常のＮＰＮトランジスタとは動作
させ方が逆になる。しがしながら、前述したように、Ｎ
−型エピタキシャル層３がインジェクタトランジスタの
ベース領域であり、インバータトランジスタのコレクタ
領域であると共に、通常のバイポーラトランジスタのコ
レクタ領域でもあるため、インジェクタトランジスタが
オープンのときのＮＰＮインバータトランジスタの電流
増幅率（βｕｐ）は第１素子形成領域１０の通常のＮＰ
Ｎトランジスタの電流増幅率（ｈｐｉ）により決定され
る。即ち、インバータトランジスタの電流増幅率（βＵ
ρ）を高くするためには通常のＮＰＮトランジスタの電
流増幅率（ｈ ｐａ）を高く設定する必要がある。しか
し、このように設定すると、この通常のＮＰＮ）ランジ
スタの耐圧（ＢＶＣＥＯ）が低下してしまうという難点
がある。Since the inverter transistor that determines the switching characteristics on I2 is operated in the reverse direction, it is operated in the opposite direction to the normal NPN transistor formed in the first element formation region 10. However, as mentioned above, N
Since the - type epitaxial layer 3 is the base region of the injector transistor, the collector region of the inverter transistor, and the collector region of a normal bipolar transistor, the current amplification factor (βup) of the NPN inverter transistor when the injector transistor is open is ) is a normal NP in the first element formation region 10.
It is determined by the current amplification factor (hpi) of the N transistor. That is, the current amplification factor (βU
In order to increase ρ), it is necessary to set the current amplification factor (h pa) of a normal NPN transistor high. However, this setting has the disadvantage that the withstand voltage (BVCEO) of this ordinary NPN transistor is reduced.
また、この耐圧（ＢＶＣＥＯ）を高めるためには、エピ
タキシャル層３の不純物濃度を下げるが、又はインバー
タトランジスタのベース領域７ｂの直下の実効エピタキ
シャル層厚を大きくする必要がある。しかし、その結果
、エピタキシャル層にホールが蓄積されて、Ｉ２上の動
作速度が低下するという問題点がある。Furthermore, in order to increase this breakdown voltage (BVCEO), it is necessary to lower the impurity concentration of the epitaxial layer 3, or to increase the effective epitaxial layer thickness immediately below the base region 7b of the inverter transistor. However, as a result, there is a problem that holes are accumulated in the epitaxial layer and the operating speed on I2 is reduced.
本発明はかかる問題点に鑑みてなされたものであって、
通常のバイポーラトランジスタの耐圧（ＢＶＣＥＯ）を
低下させることがなく、インバータトランジスタの電流
増幅率（βｕｐ）を高くすることができ、また動作速度
を向上させることができるバイポーラ集積回路装置を提
供することを目的とする。The present invention has been made in view of such problems, and includes:
To provide a bipolar integrated circuit device that can increase the current amplification factor (βup) of an inverter transistor without reducing the withstand voltage (BVCEO) of a normal bipolar transistor, and can improve the operating speed. purpose.
［課題を解決するための手段］
本発明に係るバイポーラ集積回路装置は、第１導電型半
導体基板上に形成されたエピタキシャル層が絶縁分離領
域により第１素子形成領域と第２素子形成領域とに区画
され、この第１素子形成領域にはバイポーラトランジス
タが形成されており、第２素子形成領域には第１極性型
横方向トランジスタ及び少なくとも１つの第２極性型縦
方向トランジスタが形成されているバイポーラ集積回路
装置において、前記第２素子形成領域内の縦方向トラン
ジスタは前記エピタキシャル層の表面に形成された第１
導電型ベース領域と、このベース領域内に形成された第
２導電型のコレクタ領域と、前記コレクタ領域の下方を
除くベース領域の直下に第２導電型不純物を前記ベース
領域の不純物濃度より低い濃度で導入して形成されたウ
ェル領域とを有することを特徴とする。[Means for Solving the Problems] A bipolar integrated circuit device according to the present invention has an epitaxial layer formed on a first conductivity type semiconductor substrate separated into a first element formation region and a second element formation region by an insulating separation region. A bipolar transistor is partitioned, a bipolar transistor is formed in the first element formation region, and a first polarity type lateral transistor and at least one second polarity type vertical transistor are formed in the second element formation region. In the integrated circuit device, the vertical transistor in the second element formation region is a first transistor formed on the surface of the epitaxial layer.
A conductivity type base region, a second conductivity type collector region formed in this base region, and a second conductivity type impurity immediately below the base region except for the area below the collector region, at a concentration lower than the impurity concentration of the base region. It is characterized by having a well region formed by introducing.
［作用コ
本発明においては第２素子領域に形成されている第２極
性型縦方向トランジスタ（インバータトランジスタ）の
コレクタ領域を除くベース領域内の部分からこのベース
領域に比して不純物濃度が低く、且つ深く形成された第
２導電型のウェル領域が設けられている。これにより、
第２素子形成領域におけるインバータトランジスタのベ
ース領域直下のエミッタ領域の不純物濃度を従来に比し
て高くすることができるため、ベース領域からエミッタ
領域へのホールの注入量は減少する。これにより、従来
に比してベース電流が小さくなるため、インバータトラ
ンジスタの電流増幅率（βｕｐ）が大きくなる。また、
エミッタ領域内におけるホールのＮ積置が減少するため
、遮断周波数（ｆ↑）が高くなり、そのため動作速度が
向上する。しかし、第１素子形成領域内のエピタキシャ
ル層の不純物濃度及び深さは変化しないため、この領域
に形成されているバイポーラトランジスタの耐圧（ＢＶ
ＣＥＯ）は劣化しない。[Operations] In the present invention, the impurity concentration is lower from a portion in the base region excluding the collector region of the second polarity vertical transistor (inverter transistor) formed in the second element region than in this base region, Further, a deeply formed well region of the second conductivity type is provided. This results in
Since the impurity concentration of the emitter region directly under the base region of the inverter transistor in the second element formation region can be made higher than that in the prior art, the amount of holes injected from the base region to the emitter region is reduced. As a result, the base current becomes smaller than in the conventional case, and the current amplification factor (βup) of the inverter transistor becomes larger. Also,
Since the N stack of holes in the emitter region is reduced, the cutoff frequency (f↑) is increased, thereby increasing the operating speed. However, since the impurity concentration and depth of the epitaxial layer in the first element formation region do not change, the breakdown voltage (BV) of the bipolar transistor formed in this region remains unchanged.
CEO) will not deteriorate.
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。[Example] Next, an example of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の第１の実施例を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of the present invention.
本実施例が従来の半導体装置と異なる点は第２素子形成
領域２０にＮ＋型ウェル領域５ａを形成したことにあり
、その他の層構成は基本的には従来と同様であるので、
第１図において第３図と同一物には同一符号を付してそ
の説明を省略する。This embodiment differs from the conventional semiconductor device in that an N+ type well region 5a is formed in the second element formation region 20, and the other layer configurations are basically the same as the conventional semiconductor device.
Components in FIG. 1 that are the same as those in FIG. 3 are designated by the same reference numerals, and their explanations will be omitted.
第２素子形成領域２０のＰ＋型ベース領域７ｂの直下で
あって、コレクタ領域８ｂの下方を除く領域に、このＰ
＋型ベース領域７ｂの不純物濃度より低く、且つ逆導電
型のＮ型ウェル領域５ａが形成されている。This P
An N-type well region 5a is formed which has an impurity concentration lower than that of the +-type base region 7b and has an opposite conductivity type.
これにより、この第２素子領域２０には、Ｐ＋型インジ
ェクタ領域７ａをエミッタ領域とし、Ｎ−型エピタキシ
ャル層３をベース領域とし、Ｉ２ＬのＰ＋型ベース領域
７ｂをコレクタ領域とするインジェクタトランジスタが
形成されていると共に、Ｎ−型エピタキシャル層３及び
Ｎ型ウェル領域５ａをエミッタ領域とし、Ｉ２ＬのＰ＋
型ベース領域７ｂをベース領域とし、Ｉ２ＬのＮ＋型コ
レクタ領域８ｂをコレクタ領域とするインバータトラン
ジスタが形成されている。このインジェクタトランジス
タとインバータトランジスタとによりＩ２Ｌが構成され
ている。As a result, in this second element region 20, an injector transistor is formed in which the P+ type injector region 7a is used as an emitter region, the N- type epitaxial layer 3 is used as a base region, and the P+ type base region 7b of I2L is used as a collector region. At the same time, the N- type epitaxial layer 3 and the N-type well region 5a are used as emitter regions, and the P+ of I2L is
An inverter transistor is formed in which the type base region 7b is used as a base region and the N+ type collector region 8b of I2L is used as a collector region. This injector transistor and inverter transistor constitute I2L.
上述の如く構成された本実施例のバイポーラ集積回路装
置において、Ｉ２Ｌのベース領域７ｂがらＩ２Ｌのエミ
ッタ領域、即ちＮ−型エピタキシャル層３へのホール注
入量は、このエピタキシャル層３に比して不純物濃度が
高いＮ型ウェル領域５ａが介在しているために減少する
。このため、インバータトランジスタのベース電流が減
少して、電流増幅率（βｕｐ）は大きくなる。また、エ
ミッタ領域のホール蓄積量も減少するため遮断周波数（
ｆｔ ）が高くなり、動作速度が向上する。更に、イン
バータトランジスタのコレクタ領域の下方にはＮウェル
領域を形成しないため、インバータトランジスタの電流
増幅率（βｕｐ）はバイポーラトランジスタの電流増幅
率（ｈｐｇ）への依存性が少なくなり、従来に比してバ
イポーラトランジスタの電流増幅率（ｈｐｇ）のコント
ロール範囲が小さくなることはない。In the bipolar integrated circuit device of this embodiment configured as described above, the amount of holes injected from the base region 7b of I2L to the emitter region of I2L, that is, the N- type epitaxial layer 3, is smaller than that of the impurity in this epitaxial layer 3. This decreases due to the presence of the N-type well region 5a, which has a high concentration. Therefore, the base current of the inverter transistor decreases, and the current amplification factor (βup) increases. In addition, the amount of holes accumulated in the emitter region also decreases, so the cutoff frequency (
ft) becomes higher, and the operating speed improves. Furthermore, since no N-well region is formed below the collector region of the inverter transistor, the current amplification factor (βup) of the inverter transistor is less dependent on the current amplification factor (hpg) of the bipolar transistor, compared to the conventional one. Therefore, the control range of the current amplification factor (hpg) of the bipolar transistor does not become small.
次に、本実施例の製造方法について説明する。Next, the manufacturing method of this example will be explained.
先ず、Ｐ型不純物濃度が１０１４乃至１０１１０ｌ６’
であるＰ−型半導体基板１の表面に、例えばアンチモン
（Ｓｂ）を選択的に拡散させ、層抵抗が１０乃至３０Ω
／口のＮ＋型埋込Ｍ２を形成する。そして、全面にＮ−
型エピタキシャル層３を成長させて形成する。First, the P-type impurity concentration is 1014 to 10110l6'
For example, antimony (Sb) is selectively diffused onto the surface of the P-type semiconductor substrate 1, so that the layer resistance is 10 to 30Ω.
/ Form an N+ type implant M2. And all over the place N-
A mold epitaxial layer 3 is grown and formed.
次に、このエピタキシャル層３の表面に、例えばＢ Ｃ
（！ ３を拡散させて、層抵抗が１０乃至２０Ω／口で
あり基板１と接続したＰ＋型絶縁分離領域４を形成する
。この分離領域４により区画された複数の素子形成領域
のうち、第２素子形成領域２０のエピタキシャル層３の
表面に、例えば３１ｐをイオン注入し、層抵抗が０．５
乃至２．ＯＫΩ／口のＮ型ウェル領域５ａを形成する。Next, on the surface of this epitaxial layer 3, for example, B C
(! 3 is diffused to form a P+ type insulation isolation region 4 having a layer resistance of 10 to 20 Ω/hole and connected to the substrate 1. Among the plurality of element formation regions partitioned by this isolation region 4, the For example, 31p is ion-implanted into the surface of the epitaxial layer 3 in the two-element formation region 20, so that the layer resistance is 0.5.
to 2. An N-type well region 5a of OKΩ/hole is formed.
このＮ型ウェル領域５ａと一部領域が重複して後述する
インバータトランジスタのベース領域７ｂが形成される
が、このＮ型ウェル領域５ａはベース領域７ｂよりも不
純物濃度が低く、且つ深く形成される。A base region 7b of an inverter transistor, which will be described later, is formed by partially overlapping this N-type well region 5a, but this N-type well region 5a has a lower impurity concentration and is formed deeper than the base region 7b. .
次に、第２素子形成領域２０のエピタキシャルＭ３の表
面に、例えばｐｏｃｇ、を選択的に拡散させ、層抵抗が
１０乃至３０Ω／口であり、Ｎ＋＋埋込層２と接続した
Ｎ＋型オカラ−領域６形成する。なお、このＮ＋型オカ
ラ−領域６形成する工程と、前記Ｎ型ウェル領域を形成
する工程と、工程の順番を入れ替えることができる。Next, on the surface of the epitaxial layer M3 of the second element forming region 20, for example, POCG is selectively diffused, and an N+ type Okara region having a layer resistance of 10 to 30 Ω/hole and connected to the N++ buried layer 2 is formed. 6 form. Note that the order of the steps for forming the N+ type well region 6 and the step for forming the N type well region can be changed.
次に、エピタキシャル層３の表面に、例えば１１Ｂを選
択的にイオン注入し、層抵抗が１００乃至３００Ω／口
のＰ＋型インジェクタ領域７ａ、インバータトランジス
タのＰ＋型ベース領域７ｂ及び第１素子形成領域１０の
Ｐ＋型ベース領域７Ｃを同時に形成する。Next, ions of, for example, 11B are selectively implanted into the surface of the epitaxial layer 3 to form a P+ type injector region 7a having a layer resistance of 100 to 300 Ω/hole, a P+ type base region 7b of the inverter transistor, and a first element forming region 10. A P+ type base region 7C is formed at the same time.
次いで、エピタキシャル層３の表面に、例えばＰＯＣ！
２３を選択的に拡散し、層抵抗が５乃至１５Ω／口の１
２ＬのＮ＋＋エミッタコンタクト領域８ａ、Ｉ２ＬのＮ
＋＋コレクタ領域８ｂ、バイポーラトランジスタ形成領
域１０のＮ＋＋エミッタ領域８ｃ及びＮ＋＋コレクタコ
ンタクト領域８ｄを同時に形成する。このようにして、
第１図に示す本実施例のバイポーラ集積回路装置が形成
される。Next, for example, POC! is applied to the surface of the epitaxial layer 3.
23 is selectively diffused, and the layer resistance is 5 to 15 Ω/mouth.
2L N++ emitter contact region 8a, I2L N
++ collector region 8b, N++ emitter region 8c of bipolar transistor forming region 10, and N++ collector contact region 8d are formed at the same time. In this way,
The bipolar integrated circuit device of this embodiment shown in FIG. 1 is formed.
次に、本発明の第２の実施例について説明する。Next, a second embodiment of the present invention will be described.
第２図は本発明の第２の実施例を示す断面図である。こ
の実施例においてはＰ＋型インジェクタ領域７ａの直下
にもＮ型第２ウエル領域５ｂが形成されている点が第１
の実施例とは異なり、その他は第１の実施例と同様の構
造を有している。このため、その詳細な説明は省略する
。FIG. 2 is a sectional view showing a second embodiment of the invention. The first point in this embodiment is that the N-type second well region 5b is also formed directly under the P+-type injector region 7a.
This embodiment differs from the first embodiment in that it has the same structure as the first embodiment in other respects. Therefore, detailed explanation thereof will be omitted.
また、この実施例のバイポーラ集積回路装置の製造方法
は、第１の実施例の製造工程において、Ｎ型ウェル領域
５ａを形成するときに、同時にこのＮ型第２ウエル領域
５ｂを形成する。その他の工程は第１の実施例の製造方
法と同様であるため詳細な説明は省略する。Furthermore, in the method of manufacturing the bipolar integrated circuit device of this embodiment, when forming the N-type well region 5a in the manufacturing process of the first embodiment, the N-type second well region 5b is formed at the same time. Other steps are the same as those in the manufacturing method of the first embodiment, so detailed explanations will be omitted.
本実施例においては、第１の実施例と同様、バイポーラ
トランジスタの耐圧（Ｖｃｐ：ｏ）を低下させることな
く、インバータトランジスタの電流増幅率（βｕｐ）を
大きくできると共に、動作速度を向上させることができ
る。更に、Ｐ＋型インジェクタ領域７ａの直下にＮ＋＋
第２ウェル領域５ｂが形成されているため、インジェク
タ領域７ａから縦方向へ注入するホールの量が減少する
。これにより、インジェクタトランジスタの電流増幅率
（αａｍｐ ）が大きくなり、動作速度、特に低電流動
作時における動作速度が向上する。In this embodiment, as in the first embodiment, the current amplification factor (βup) of the inverter transistor can be increased and the operating speed can be improved without reducing the withstand voltage (Vcp:o) of the bipolar transistor. can. Furthermore, N++ is directly below the P+ type injector region 7a.
Since the second well region 5b is formed, the amount of holes injected in the vertical direction from the injector region 7a is reduced. This increases the current amplification factor (αamp) of the injector transistor and improves the operating speed, particularly during low current operation.
なお、第１の実施例及び第２の実施例において、各半導
体領域の極性を替えても同様の効果が得られることは勿
論である。Note that, of course, in the first embodiment and the second embodiment, the same effect can be obtained even if the polarity of each semiconductor region is changed.
［発明の効果］
以上説明したように本発明によれば、インバータトラン
ジスタの外部ベース領域の直下にウェル領域を形成して
いるため、第１素子形成領域のバイポーラトランジスタ
の電流増幅率を大きく、且つ、耐圧を高く維持できると
共に、第２素子形成領域のインバータトランジスタの電
流増幅率を大きくすることができる。更に、バイポーラ
トランジスタ集積回路装置の動作速度が向上するという
効果を奏する。[Effects of the Invention] As explained above, according to the present invention, since the well region is formed directly under the external base region of the inverter transistor, the current amplification factor of the bipolar transistor in the first element formation region can be increased and , it is possible to maintain a high breakdown voltage and to increase the current amplification factor of the inverter transistor in the second element formation region. Furthermore, the operating speed of the bipolar transistor integrated circuit device is improved.
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は従来のバ
イポーラ集積回路装置の一例を示す断面図である。[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a sectional view showing a first embodiment of the present invention, FIG. 2 is a sectional view showing a second embodiment of the present invention, and FIG. 3 is a conventional bipolar integrated circuit. FIG. 2 is a sectional view showing an example of the device.
Claims (1)
ャル層が絶縁分離領域により第１素子形成領域と第２素
子形成領域とに区画され、この第１素子形成領域にはバ
イポーラトランジスタが形成されており、第２素子形成
領域には第１極性型横方向トランジスタ及び少なくとも
１つの第２極性型縦方向トランジスタが形成されている
バイポーラ集積回路装置において、前記第２素子形成領
域内の縦方向トランジスタは前記エピタキシャル層の表
面に形成された第１導電型ベース領域と、このベース領
域内に形成された第２導電型のコレクタ領域と、前記コ
レクタ領域の下方を除くベース領域の直下に第２導電型
不純物を前記ベース領域の不純物濃度より低い濃度で導
入して形成されたウェル領域とを有することを特徴とす
るバイポーラ集積回路装置。(1) The epitaxial layer formed on the first conductivity type semiconductor substrate is divided into a first element formation region and a second element formation region by an insulation isolation region, and a bipolar transistor is formed in the first element formation region. In a bipolar integrated circuit device in which a first polarity type lateral transistor and at least one second polarity type vertical transistor are formed in the second element formation region, the vertical transistor in the second element formation region is is a base region of a first conductivity type formed on the surface of the epitaxial layer, a collector region of a second conductivity type formed within this base region, and a second conductivity type immediately below the base region except for the area below the collector region. a well region formed by introducing type impurities at a concentration lower than the impurity concentration of the base region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248449A JP2752655B2 (en) | 1988-09-30 | 1988-09-30 | Bipolar integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248449A JP2752655B2 (en) | 1988-09-30 | 1988-09-30 | Bipolar integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296365A true JPH0296365A (en) | 1990-04-09 |
| JP2752655B2 JP2752655B2 (en) | 1998-05-18 |
Family
ID=17178299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248449A Expired - Fee Related JP2752655B2 (en) | 1988-09-30 | 1988-09-30 | Bipolar integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752655B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429971A (en) * | 1994-10-03 | 1995-07-04 | United Microelectronics Corporation | Method of making single bit erase flash EEPROM |
-
1988
- 1988-09-30 JP JP63248449A patent/JP2752655B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429971A (en) * | 1994-10-03 | 1995-07-04 | United Microelectronics Corporation | Method of making single bit erase flash EEPROM |
Also Published As
| Publication number | Publication date |
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| JP2752655B2 (en) | 1998-05-18 |
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