JPH0294663A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0294663A
JPH0294663A JP63247608A JP24760888A JPH0294663A JP H0294663 A JPH0294663 A JP H0294663A JP 63247608 A JP63247608 A JP 63247608A JP 24760888 A JP24760888 A JP 24760888A JP H0294663 A JPH0294663 A JP H0294663A
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gaas
etched
layer
film
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Takuji Sonoda
琢二 園田
Kazuo Hayashi
一夫 林
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、互いに格子定数の異なる半導体間でのエピ
タキシ膜（ペテロエピタキシ膜）上に半導体素子を形成
してなる半導体装置およびその製造方法に関し、特に装
置の性能向上に関するものである。
〔従来の技術〕
現在量も注目されているヘテロエビ膜としては、Ｓｉ基
板上へ成長したＧａＡｓ膜があり、Ｓｉ素子とＧａＡｓ
素子とを同一基板上に形成し、Ｓｉ素子よりもさらに高
速でかつＳｔと同等の集積度をもたせたＩＣの開発、又
Ｓｔ上にＧａＡｓの太陽電池を作製し、ＧａＡｓ上の太
陽電池より軽量化することが活発に研究されている。
以下、Ｓｔ上のＧａＡｓ膜を例にとり、従来のへテロ接
合エビを用いた半導体装置について第５図を用いて説明
する。
通常、ｓｉとＧａＡｓとは格子定数（Ｓｔを基準として
４％異なる）、並びに熱膨張係数（ＳｔがＧａＡｓの約
４倍大きい）が太き（異なり、Ｓｌ上にＧａＡｓを成長
した場合、それらの差による結晶欠陥がＧａＡｓ中に存
在する。これらの結晶欠陥を低減するために、通常は第
５図に示す如（、Ｓｉ基板１とＧａＡＳ２との間に、結
晶欠陥がＧａＡｓ　Ｚ中へ侵入するのを防ぐためのＧａ
Ａｓ　／　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓもしくはＱ　ａ　Ａ
　ｓ　／　Ｉ　ｎ　Ｇ　ａ　Ａ３等による超格子層３を
挿入している。現状では上記超格子を導入し、かつ成長
後高部アニールすることにより、最も良いＧａＡＳ結晶
が得られている。
〔発明が解決しようとする課題〕
しかしながら、それでも従来のへテロエビ膜では結晶欠
陥密度が１ｏ　ｂ　ｃＩａ−１と多く、ヘテロエビ膜を
用いた半導体装置を作製する場合、例えばＳｌ上にＧａ
ｐｓを成長させて光学的素子を形成する場合、実使用上
、このヘテロエビ膜の結晶欠陥密度を１０３ｃｍ−”以
下にする必要があり、更に大幅な結晶欠陥の低減化を必
要とするという問題点があった。
本発明は上記問題点を解消するためになされたもので、
Ｓｔ基板上に成長されたＧａＡｓ膜等、ヘテロエピ膜の
結晶欠陥を大幅に減少し、実使用上充分な特性を有する
ヘテロエビ膜を用いた半導体装置およびその製造方法を
提供することを目的とする。
〔課題を解決するための手段〕
本発明に係る半導体装置およびその製造方法は、Ｓｔ等
の第１の半導体上に第１の半導体と格子定数の異なるＧ
ａＡｓ等の第２の半導体を成長し、第１の半導体を選択
エツチングにより部分的に除去し、この第１の半導体を
エッチ除去した部分の第２の半導体上に素子を形成する
ようにしたものである。
〔作用〕
本発明においては、下地のＳｔ等第１の半導体を選択エ
ッチした部分上のＧａＡｓ等第２の半導体上にＧａｐｓ
素子等の半導体素子を形成することにより、ＧａＡｓ等
第２の半導体は下地半導体の影響をほとんど受けること
がないので格子定数の差に起因する第２の半導体の結晶
欠陥を大幅に低減できる。
〔実施例〕
以下、本発明の実施例を図について説明する。
第１図は本発明の第１の実施例による半導体装置を示し
、図において、１はＳｔ基板、３はＧａＡ　ｓ　／　Ａ
　Ｉ　Ｇ　ａ　Ａ　ｓ　、　Ｇ　ａ　Ａ　ｓ　／　Ｉ　
ｎ　Ｇ　ａ　Ａ　ｓ　。
もしくはＧ　ａ　Ａ　ｓ　／　Ｚ　ｎ　Ｔ　ｅ等の超格
子層、４はＳｉエビ層、５はノンドープＧａＡｓ層、６
はｎ型ＧａＡｓ層、７はＳｉ基板１．Ｓｉエビ層４が選
択的にエツチングされたエツチング孔、８は保護膜、９
はＳｉメモリ素子、１０はＧａＡｓ演算素子である。
まず、第１図（ａｌに示す如く、Ｓｉ基板ｌ上にＳｉエ
ピＪｉ４を形成し、その後超格子３、続いてノンドープ
ＧａＡｓ５．ｎ型ＧａＡｓ６をＭＢＥ（Ｍｏｌｅｃｕｌ
ａｒ　Ｂｅａａ＋　Ｉ！ｐｉｔａｘｙ）もしくはＭＯＣ
ＶＤ　（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａ
ｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）ｇより連続的
に成長し、高温アニールを行う、その後、必要な部分の
Ｓｉ基板１及びｓｉエビ層４をｓｉのみがエツチングさ
れＧａＡｓはエツチングされないような硫酸等のエッチ
ャントを用いて選択的にエツチングする（同図（ｂｌ）
、続いて、全面に５１０ｇ、ｓｉＮ、もしくはＳｉＯ，
／５ｉＮ（７）保護膜８を形成する（同図（Ｃ１）、続
いて、Ｓｌデバイスを形成すべき部分の保護膜８及びＧ
ａＡｓエピ膜５．６を選択エッチにより除去し、露出さ
れた部分の８１エピ１！４上にＳｔのメモリ機能を持つ
Ｓｔ素子９を作製する（同図（ｄ））。Ｓｉ素子９形成
後、再び全面に上記保護膜と同一の保護膜８を形成する
。しかる後にＧａＡａ素子を形成すべき部分のｎ型Ｇａ
Ａｓ６を選択的に露出させ、その部分にＧａＡｓ演算素
子１０を形成する（同図（８１）、最後に、Ｓｉ素子部
９のボンディングボッドの穴開けを行い、本実施例によ
る半導体装置の製造工程を完了する（同図（ｆ））。
このようにして得られた半導体装置のＧａＡｓ膜５．６
の、下地のＳｉを除去した部分と除去していない部分の
フォトルミネンセンスのピーク強度は５：１となり、こ
れはＳｉを除去した部分で欠陥が減少していることを明
らかに示している。
又、ＧａＡｓ素子１０として試作した、ゲート長０．５
μｍ、全ゲート幅２００μｍである電界効果トランジス
タ（ＦＥＴ）の相互コンダクタンス（ｇ、）は５０ｍ５
と、通常のＧａＡｓ上に成長したＧａＡｓＦＢＴと同等
の性能を示した。
このように、本実施例によれば、Ｓｔを部分的にエツチ
ングすることにより、その部分のＧａＡｓ層を、下地の
Ｓｔの影響をほとんど受けることな（格子定数及び熱膨
張係数の差に起因する結晶欠陥の大幅に低減されたもの
とすることができ、この部分のＧａＡｓ上にＧａＡｓ素
子を形成し、その他の部分に成長したＧａＡｓはこれを
選択エッチしてＳｔを露出し、その部分にＳｉ素子を形
成することにより、Ｓｔ基板上にＳｉ素子と、実使用に
充分な特性を有するＧａＡｓ素子とを同時に形成するこ
とができ、高速演算、大容量メモリの半導体装置が得ら
れる。
尚、Ｓｉデバイス９にイオン注入を用いる場合は、Ｇａ
Ａｓエビ成長前に所定領域にイオン注入した後熱処理を
完了し、その後ＧａＡｓエビ成長を行う、又、上記ノン
ドープＧａＡｓ５．ｎ−ＧａＡｓ　５の代わりに太陽電
池もしくはレーザダイオード仕様のエビを形成すれば、
Ｓ１デバイスと太陽電池もしくはレーザダイオードとの
共合が可能である。もちろん、Ｇａｐｓデバイスのみを
作製することも可能であることは言うまでもなく、例え
ば太陽電池の場合には高性能で軽量なＧａＡＳ太陽電池
を作製することができる。
又、上記第１の実施例では、ｓｉがあまり抵抗率を大き
くできないことから、Ｓｌ素子９．ＧａＡｓ素子ｌＯか
らＳｉ基板１に若干のリーク電流が流れるが、この点を
改善する装置として第２図に示すものが考えられる。こ
の第２図に示す本発明の第２の実施例では、Ｓｉ基板１
とＳｉエピ層４との間に、５ｉと格子整合する絶縁体で
あるＣａＦ、の層１６を新たに形成し、他は第１の実施
例と同様の構成とする。このようにすれば、上記第１の
実施例の効果に加えて、更にＱ　ａ　Ｆ　を層１６によ
り上記リーク電流を防止することができるという効果が
ある。尚、ＣａＦ、以外に、ＳｒＦ！。
サファイア等を用いても同様の効果が得られる。
次に、第３図を用いて本発明の第３の実施例による半導
体装置について説明する。第３図（ａ）は第１図に示し
た装置と同様の工程により選択的にＳｉ基板１及びＳｉ
エビ層４をエツチングした段階を示しており、この後に
エツチングした側に金メツキ層１１を成長しく同図（ｂ
ｌ）、ＧａＡｓエビ上にソース電橋１２．ゲート電極１
３．ドレイン電極１４を有するトランジスタを形成する
（同図（Ｃ））。
本実施例によれば、上記第１の実施例のようなＧａＡｓ
エビ層の結晶欠陥の低減の効果に加えて、金メツキ層１
１により熱抵抗を低減することも可能であるという効果
があり、特に高出力ＧａＡｓ電界効果トランジスタに有
効である。又、エツチングされた部分をメツキ１１によ
り補強する構造となっており、上記第１の実施例のもの
より強度的にも向上する。
更に、Ｓｉ基板１及びＳｔエピ４をエツチングして露出
された超格子層３のＧａＡｓ面上にＧａＡｓと格子整合
のとれる材料を結晶成長することも可能である。第４図
はこのような場合の本発明の第４の実施例による半導体
装置の製造工程を示す図である０本実施例ではエツチン
グして露出した面上にＧａＡｓ層５．６を再成長してお
り、上面と再成長した面とに電界効果トランジスタを作
製し、ソース１２．ドレイン１４．ゲート１３をそれぞ
れ貫通孔１５により電気的に接続することにより、同一
面積に２倍の素子を集積することが可能である。又、再
成長エビを太陽電池もしくはレーザダイオード等の仕様
にすることにより、ＧａＡｓ電界効果トランジスタとレ
ーザダイオード。
太陽電池、ペルチェ素子等とを同時に作製することも可
能である。
尚、上記第３．第４の実施例ではＧａＡｓ素子を作製す
る方法についてのみ説明したが、Ｓｌ素子を同時に作製
する方法も上記第１の実施例と同様のプロセスにより可
能であることは言うまでもない。
又、上記実施例では全てＳｔ上のＧａＡＳを例にとり記
述したが、本発明は他の互いに格子定数の異なる材料間
に適用できることは言うまでもない６例えば、［ｎＰ−
ＧａＡｓや、Ｉ　ｎ、　Ｇ　ａ　ｕ−ｘ＞ＡｓのＸ−０
，５３以外のＩ　ｎＧａＡｓ−ＧａＡｓなどの材料が挙
げられる。
〔発明の効果〕
以上のように、本発明に係る半導体装置およびその製造
方法によれば、Ｓｔ等の第１の半導体上にＧａＡｓ等の
第２の半導体を成長後、選択的に下地の第１の半導体を
エツチングし、その上部の第２の半導体を用いて素子を
形成するようにしたので、結晶欠陥の少ない高品質なヘ
テロ接合エビ膜上に、ＧａＡｓ上に成長したＧａＡｓ等
のホモ接合エピ膜上に作製した高速ＧａＡｓ素子、高性
能光素子等の素子と同等の性能を有する素子を作製する
ことができる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例による半導体装置の製造
工程断面図、第２図は本発明の第２の実施例による半導
体装置の製造工程断面図、第３図は本発明の第３の実施
例による半導体装置の製造工程断面図、第４図は本発明
の第４の実施例による半導体装置の製造工程断面図、第
５図は従来のヘテロエピ膜を説明するための断面図であ
る。 図中、１はｓｉ基板、３は超格子層、４はＳｔエビ層、
５はノンドープＧａＡｓ層、６はｎ型ＧａＡｓ層、７は
エツチング孔、８は保護膜、９はＳｔメモリ素子、１０
はＧａＡｓ演算素子、１１は金メツキ層、１２，１３．
１４はそれぞれソース、ゲート、ドレイン電極、１５は
貫通孔である。 尚、図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）第１の半導体上に該第１の半導体と格子定数の異
    なる第２の半導体を成長してなる半導体装置において、 上記第１の半導体が部分的に選択エッチングされた領域
    上の上記第２の半導体上に形成された半導体素子を備え
    たことを特徴とする半導体装置。
  2. （２）第１の半導体上に該第１の半導体と格子定数の異
    なる第２の半導体を成長する工程と、上記第１の半導体
    を部分的に選択エッチングする工程と、 該選択エッチングした領域上の上記第２の半導体上に半
    導体素子を形成する工程とを含む半導体装置の製造方法
    。
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