JPH0291776A - Picture processor - Google Patents

Abstract

PURPOSE:To realize a high speed picture processing by always looking ahead the matrix data predicted to be the arithmetic object of an arithmetic processor at either of high speed memories, from the large capacity low speed picture memory. CONSTITUTION:The picture data of an (n)X(m) matrix are read with small capacity high speed memories 12 and 13 as an object and supplied to the picture processing of an arithmetic processor 11. Further, when the row direction matrix part of the (n)X(m) matrix predicted to be the arithmetic object of the arithmetic processor 11 does not exist at high speed memories 12 (13) which becomes the reading object at present, at least the same part is looked ahead from a picture memory 20 at the empty row area of the high speed 12 (13) which become the reading object at present. Similarly, when the column direction matrix part does not exist, the picture data of an NXM matrix area including the same part are looked ahead from the picture memory 20 to the high speed memories 13(12) which do not become the reading object as present. Thus, the picture processing can be speeded up.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、線分追跡等で必要なｎｘｍマトリクスの画
像データを対象とする画像処理に好適な画像処理装置に
関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to an image processing apparatus suitable for image processing of image data of an nxm matrix necessary for line segment tracing and the like.

（従来の技術） 従来、線分追跡等の画像処理を行うための画像処理装置
は、画像を格納するための大容量の低速画像メモリと、
この画像メモリ内のｎｘｍマトリクス領域（線分追跡で
は３×３マトリクス領域）の画像データを対象とする画
像処理を繰返し行う画像処理用の演算プロセッサを内蔵
する画像プロセッサ部とを備えていた。画像プロセッサ
部は、例えば線分追跡の場合であれば、まず線分追跡の
起点となる画素を中心とする３×３マトリクスの画像デ
ータをランダムアクセスにより画像メモリから読出す。(Prior Art) Conventionally, an image processing device for performing image processing such as line segment tracing has a large capacity low-speed image memory for storing images;
It was equipped with an image processor section incorporating an arithmetic processor for image processing that repeatedly performs image processing on image data in an nxm matrix area (3x3 matrix area for line segment tracing) in the image memory. For example, in the case of line segment tracing, the image processor section first reads image data in a 3×3 matrix centered on the pixel that is the starting point of line segment tracing from the image memory by random access.

次に画像プロセッサ部は、画像メモリから読出した３×
３マトリクスの画像データをもとに線分の進む方向（を
示す方向コード）を求める。そして画像プロセッサ部は
、求めた方向の３×３マトリクスの画像データを画像メ
モリから読出して、次の線分追跡を行う。Next, the image processor section reads out the 3×
The direction in which the line segment advances (the direction code indicating the direction) is determined based on the image data of the three matrices. Then, the image processor section reads out the 3×3 matrix image data in the determined direction from the image memory and performs the next line segment tracing.

以上のように、線分追跡等の画像処理では、画像メモリ
から３×３マトリクスの画像データを読出す動作が頻繁
に発生する。したがって、この種の画像処理の処理速度
は画像メモリのアクセス速度に左右される。ところが、
画像メモリは大容量となるために、コストの面を考慮し
てアクセス速度がさほど高速でないＤＲＡＭ　（ダイナ
ミックＲＡＭ）等で構成されており、画像処理の高速化
が困難であった。As described above, in image processing such as line segment tracing, the operation of reading out 3×3 matrix image data from an image memory frequently occurs. Therefore, the processing speed of this type of image processing depends on the access speed of the image memory. However,
Since the image memory has a large capacity, it is composed of a DRAM (dynamic RAM) or the like whose access speed is not very high due to cost considerations, making it difficult to increase the speed of image processing.

（発明が解決しようとする課題） 一１二記したように線分追跡等の画像処理を行う従来の
画像処理装置では、大容量画像メモリに対するランダム
アクセスが頻繁に発生するが、この画像メモリはコスト
而を考慮してアクセス速度がさほど高速でないメモリ素
子で構成されるのか一般的であるため、画像メモリに対
するランダムアクセスに時間を要し、画像処理が高速に
行えないという問題があった。(Problems to be Solved by the Invention) As described in 112, in conventional image processing devices that perform image processing such as line segment tracing, random access to a large capacity image memory frequently occurs. Because they are generally constructed with memory elements whose access speed is not very high due to cost considerations, there is a problem in that random access to the image memory takes time and image processing cannot be performed at high speed.

したがってこの発明の解決すべき課題は、小容量の高速
メモリを付加することで、線分追跡等の画像処理が低速
画像メモリのアクセス速度に影響されずに高速に行える
ようにすることである。Therefore, the problem to be solved by the present invention is to add a small-capacity high-speed memory so that image processing such as line segment tracing can be performed at high speed without being affected by the access speed of the low-speed image memory.

［発明の構成コ （課題を解決するための手段） この発明は、演算プロセッサ内蔵の画像プロセッサ部に
、画像処理の対象となる、または対象となることが予測
される大容量の低速画像メモリ内のＤｘｍマトリクス領
域を含むＮ×Ｍマトリクス領域の画像データを格納する
ための行毎に独立にアクセス可能な２つの小容量高速メ
モリと、この２つの高速メモリのいずれか一方から演算
プロセッサの演算に供されるｎｘｍマトリクスの画像デ
ータを読出す読出し制御を行う読出し制御手段と、演算
プロセッサの演算対象となることが予測されるｎ×ｍ７
トリクスの画像データが現在読出し対象となっている高
速メモリに存在するか否かを判別し、行方向マトリクス
部分が存在しなければ少なくとも同部分を画像メモリか
ら先読みして現在読出し対象となっている高速メモリの
空き行領域に書込み、少なくとも列方向マトリクス部分
が存在しなければ同部分を含むＮ×Ｍマトリクス領域の
画像データを画像メモリから先読みして現在読出し対象
となっていない高速メモリに書込むように制御する書込
み制御手段とを設けたことを特徴とする。[Configuration of the Invention (Means for Solving the Problems) This invention provides an image processing unit with a built-in arithmetic processor that stores a large-capacity, low-speed image memory that is or is predicted to be the target of image processing. Two small-capacity high-speed memories that can be accessed independently for each row to store image data in an N×M matrix area including a Dxm matrix area of A readout control means performs readout control for reading out the image data of the nxm matrix to be provided, and an nxm7 image data predicted to be the calculation target of the arithmetic processor.
Determine whether or not matrix image data exists in the high-speed memory that is currently being read. If the row-direction matrix portion does not exist, at least the same portion is read in advance from the image memory and is currently being read. Write to an empty row area of the high-speed memory, and if at least a column-direction matrix part does not exist, read ahead the image data in the N×M matrix area that includes the same part from the image memory and write it to the high-speed memory that is not currently being read. The present invention is characterized in that it is provided with a write control means for controlling as follows.

（作用） 上記の構成によれば、小容量の高速メモリを対象にｎ×
ｍマトリクスの画像データ読出しか行われて演算プロセ
ッサの画像処理に供される。しかも、演算プロセッサの
演算対象となることが予測されるｎ×ｍマトリクスの行
方向マトリクス部分が現在読出し対象となっている高速
メモリに存在しなければ、少なくとも同部分か、現在続
出し対象となっている高速メモリの空き行領域に画像メ
モリから先読みされ、同様に列方向マトリクス部分が存
在しなければ、同部分を含むＮ×Ｍマトリクス領域の画
像データか、現在読出し対象となっていない高速メモリ
に画像メモリから先読みされるので、画像メモリから高
速メモリへの画像データ読出しに要する時間は等測的に
ほぼ０となり、したがって画像処理の高速化が可能とな
る。(Operation) According to the above configuration, n×
Only m-matrix image data is read out and subjected to image processing by the arithmetic processor. Moreover, if the row-direction matrix part of the n×m matrix that is expected to be the target of the calculation by the arithmetic processor does not exist in the high-speed memory that is currently being read, at least the same part or the part that is currently being read out If the column-direction matrix part does not exist, the image data is pre-read from the image memory into the empty row area of the high-speed memory that is currently being read. Since the image data is pre-read from the image memory in advance, the time required to read the image data from the image memory to the high-speed memory is isometrically approximately 0, thus making it possible to speed up image processing.

（実施例） 第１図はこの発明の一実施例に係る画像処理装置の画像
プロセッサ部のブロック構成図であり、第２図は上記画
像処理装置の概略構成を示すブロック図である。(Embodiment) FIG. 1 is a block diagram of an image processor section of an image processing apparatus according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a schematic configuration of the image processing apparatus.

第２図において、１０は線分追跡、積和演算等の画像処
理を行うための画像プロセッサ部、２０は画像プロセッ
サ部ｌＯの画像処理等に供される画像全体を格納するた
めの例えばＤＲＡＭで構成された大容量（ここでは８１
９２Ｘ　８１９２画素分の容量）の低速画像メモリであ
る。３０は画像処理装置全体を制御するＣＰＵ　（図示
せず）と画像プロセッサ部ｌＯおよび画像メモリ２０等
とを相互接続するための制御バス、４０は画像プロセッ
サ部１０および画像メモリ２０等の間の画像データ転送
に倶される画像バスである。In FIG. 2, 10 is an image processor unit for performing image processing such as line segment tracing and product-sum calculations, and 20 is a DRAM, for example, for storing the entire image to be subjected to image processing by the image processor unit IO. configured large capacity (here 81
This is a low-speed image memory with a capacity of 92×8192 pixels. Reference numeral 30 denotes a control bus for interconnecting a CPU (not shown) that controls the entire image processing apparatus, the image processor section 10, the image memory 20, etc., and 40 an image bus between the image processor section 10 and the image memory 20, etc. This is an image bus used for data transfer.

画像プロセッサ部１０は、第１図に示すように線分追跡
、積和演算等のためにｎ　（Ｍ）　ｘ　ｍ　（横）でト
リクス、例えば３×３マトリクスの画像データを処理す
る画像処理用演算プロセッサ１１と、この演算プロセッ
サ１１の処理対象となる、または処理対象となることが
予測される３×３マトリクスの画像データを含むＮｘＭ
マトリクス、例えば５ｘ１６マトリクスの画像データを
格納するためのＳＲＡＭ（スタティックＲＡＭ）で構成
された小容量の２つの高速メモリ１２．１３を備えてい
る。As shown in FIG. 1, the image processor unit 10 is an image processing unit that processes image data in an n(M) x m (horizontal) matrix, for example, a 3×3 matrix, for line segment tracing, product-sum calculations, etc. NxM including an arithmetic processor 11 and 3×3 matrix image data that is to be processed or is expected to be processed by this arithmetic processor 11
It is provided with two small-capacity, high-speed memories 12 and 13 composed of SRAMs (static RAMs) for storing image data in matrices, for example, 5x16 matrices.

高速メモリ１２．１３は、ライン（行）毎に独立にアク
セス可能に構成されている。画像プロセッサ部１０は更
に、３×３マトリクスのデータのアクセスのために高速
メモリ１２または高速メモリ１３からライン毎に独立に
読出される画像データを３ライン分選択するためのセレ
クタ１４と、第２図の画像メモリ２０から高速メモリ１
２または１３への画像データ転送制御、高速メモリ１２
または高速メモリ１３からセレクタ１４への画像データ
読出し制御、およびセレクタ１４の切替え制御等を司る
制御部１５とを備えている。The high-speed memories 12 and 13 are configured to be independently accessible line by line. The image processor unit 10 further includes a selector 14 for selecting three lines of image data to be read out independently for each line from the high-speed memory 12 or the high-speed memory 13 for accessing data in a 3×3 matrix; Image memory 20 to high speed memory 1 in the figure
Image data transfer control to 2 or 13, high speed memory 12
Alternatively, it includes a control section 15 that controls image data reading from the high-speed memory 13 to the selector 14, controls switching of the selector 14, and the like.

次に、第１図および第２図の構成の動作を、線分追跡処
理を例に第３図乃至第５図を参照して説明する。Next, the operation of the configuration shown in FIGS. 1 and 2 will be explained using line segment tracing processing as an example with reference to FIGS. 3 to 5.

まず画像プロセッサ部ＩＯ内の制御部１５は、図示せぬ
ＣＰＵにより制御バス３ｏを介して線分追跡処理の起動
がかけられると、画像メモリ２ｏがら画像プロセッサ部
１０に、第３図に示すように線分追跡の起点となる画素
Ｐを中心とする３×３のマトリクス領域を含む５（縦）
Ｘ１６　（横）のマトリクス領域３１のデータを画像バ
ス４ｏを介して読込み、画像プロセッサ部１０内の例え
ば高速メモリ１２に格納する。この実施例において、５
Ｘ１６マトリクス領域３１は、画素Ｐが同領域３１の第
２行（先頭行は第０行）第７列に位置するようなマトリ
クス領域である。したがって、高速メモリ１２の状態は
第５図（ａ）に示すようになる。First, when the CPU (not shown) activates the line segment tracing process via the control bus 3o, the control unit 15 in the image processor unit IO stores information in the image processor unit 10 from the image memory 2o as shown in FIG. 5 (vertical) including a 3×3 matrix area centered on pixel P, which is the starting point of line segment tracing.
The data in the X16 (horizontal) matrix area 31 is read via the image bus 4o and stored in, for example, the high speed memory 12 in the image processor section 10. In this example, 5
The X16 matrix area 31 is a matrix area in which the pixel P is located in the second row (the first row is the 0th row) and the seventh column of the area 31. Therefore, the state of the high-speed memory 12 becomes as shown in FIG. 5(a).

次に制御部１５は、高速メモリ１２のライン０〜ライン
４の５ライン分の領域のうち、ライン１〜ライン３の３
ラインのそれぞれ第６列〜第８列の画素位置のデータ、
即ち第５図（ａ）に示すように画素Ｐを中心とする３×
３マトリクス３２の画像データを読出し、セレクタ１４
を制御して演算プロセッサＩＩへ転送させる。演算プロ
セッサ１１は、セレクタ１４を介して転送された３×３
マトリクス（３２）の画像データをもとに、その中心画
素（Ｐ）と周辺画素の連結状態により線分の進む方向を
示す方向コードを出力する。この方向コードは、第４図
に示すように８通り（即ち上、下、左、右と、４種の斜
め４５°の方向）に分類される。Next, the control unit 15 controls 3 lines 1 to 3 of the 5 line area 0 to 4 of the high speed memory 12.
Data on pixel positions in the 6th to 8th columns of each line,
That is, as shown in FIG. 5(a), 3× centering on pixel P
3 reads out the image data of the matrix 32 and selects the image data from the selector 14.
is controlled and transferred to the arithmetic processor II. The arithmetic processor 11 receives the 3×3 data transferred via the selector 14.
Based on the image data of the matrix (32), a direction code indicating the direction in which the line segment advances is output based on the connection state of the center pixel (P) and surrounding pixels. This direction code is classified into eight directions (that is, up, down, left, right, and four diagonal directions of 45°) as shown in FIG.

制御部１５は演算プロセッサ１１から出力された方向コ
ードを入力し、同コードの示す線分の進行方向と、前回
演算プロセッサ１１に出力した３×３マトリクス（３２
）の中心画素（ここではＰ）の位置とから、次に処理対
象となる第５図（ｂ）に示すような３Ｘ３マトリクス３
３を判断する。そして制御部１５は、判断した３×３マ
トリクス３３の画像ブタ（ここでは、高速メモリ１２の
ライン２〜ライン４のそれぞれ第６列〜第８列の画素位
置のデータ）を読出し、セレクタ１４を制御して演算プ
ロセッサ１１へ転送して方向コードを求める線分追跡処
理に供させる。The control unit 15 inputs the direction code output from the arithmetic processor 11, and calculates the traveling direction of the line segment indicated by the code and the 3×3 matrix (32
) from the position of the center pixel (P in this case), a 3X3 matrix 3 as shown in FIG.
Judge 3. Then, the control unit 15 reads out the determined image block of the 3×3 matrix 33 (here, data at pixel positions in the 6th to 8th columns of lines 2 to 4, respectively, of the high-speed memory 12), and controls the selector 14. The data is controlled and transferred to the arithmetic processor 11 for line segment tracing processing to obtain a direction code.

制御部１５は、演算プロセッサ１１の線分追跡処理と並
行して、演算プロセッサ１１から入力した先の３×３マ
トリクス（３２）から求められた方向コードの示す方向
と今回演算プロセッサ１１に転送した３Ｘ３マトリクス
（３３）の中心画素の位置をもとに、次にまたは何回か
の演算の後に演算プロセッサ１１の処理対象となること
が予測される３×３マトリクスの画像データが現在読出
し対象となっている高速メモリ１２に存在するか否かを
次のように判別する。In parallel with the line segment tracing process of the arithmetic processor 11, the control unit 15 uses the direction indicated by the direction code obtained from the 3×3 matrix (32) input from the arithmetic processor 11 and the direction that has been transferred to the arithmetic processor 11 this time. Based on the position of the center pixel of the 3x3 matrix (33), the image data of the 3x3 matrix that is expected to be processed by the arithmetic processor 11 next time or after several calculations is currently the readout target. It is determined whether the file exists in the high-speed memory 12 as follows.

即ち制御部１５は、今回演算プロセッサ１１に転送した
３×３マトリクス（３３）の中心画素の高速メモリ１２
上の列位置が、ライン（行）方向の中間部分、例えば第
４列〜第１１列の範囲に含まれている場合には、まず線
分の進行方向が」−または下方向成分を含んでいたか否
かを調べる。もし、上方向成分を含んでいたならば、制
御部１５は次に演算ブジロセッサ１１の処理対象となる
ことが予ａｐ１される３×３マトリクスの先頭行のマト
リクス部分が高速メモリ１２に存在しないものと判別し
、同マトリクス部分を含む１６画素分の画像データ（高
速メモリ１２内において５×１６のマトリクスの先頭行
として扱われるデータ）を画像メモリ２ｏから先読みし
、現在読出し対象となっている高速メモリ１２の空き領
域に格納する。また、下方向成分を含んでいたならば（
第５図（ｂ）参照）、制御部１５は次に演算プロセッサ
１１の処理対象となることが予測される３ｘ３マトリク
スの最終行のマトリクス部分が高速メモリ１２に存在し
ないものと判別し、同マトリクス部分を含む１６画素分
の画像データ（高速メモリ１２内において５×１６のマ
トリクスの最終行として扱われるデータ）を画像メモリ
２゜から先読みし、高速メモリ１２の空き領域（第５図
（ｂ）の例ではライン０の領域）に格納する。これに対
して、今回演算プロセッサ１１に転送した３×３マトリ
クスの中心画素の高速メモリ１２上の列位置が、第４列
〜第１１列の範囲に含まれている場合で、且つ線分の進
行方向が左または右の場合には、制御部１５は演算プロ
セッサ１１からの方向コード出力を待つ。That is, the control unit 15 uses the high-speed memory 12 of the center pixel of the 3×3 matrix (33) transferred to the arithmetic processor 11 this time.
If the upper column position is included in the middle part in the line (row) direction, for example from the 4th column to the 11th column, first, the advancing direction of the line segment is ``-'' or includes a downward component. Find out if it was there or not. If an upward component is included, the control unit 15 determines that the matrix portion of the first row of the 3×3 matrix that is to be processed by the arithmetic processor 11 next does not exist in the high-speed memory 12. The image data for 16 pixels including the same matrix portion (data treated as the first row of a 5×16 matrix in the high-speed memory 12) is pre-read from the image memory 2o, and the high-speed data currently being read is read in advance from the image memory 2o. The data is stored in an empty area of the memory 12. Also, if it contains a downward component (
(see FIG. 5(b)), the control unit 15 determines that the matrix portion of the last row of the 3x3 matrix that is expected to be processed next by the arithmetic processor 11 does not exist in the high-speed memory 12, and 16 pixels worth of image data (data treated as the last row of a 5x16 matrix in the high-speed memory 12) including the part is pre-read from the image memory 2°, and the free area of the high-speed memory 12 (Fig. 5 (b) In this example, it is stored in the line 0 area). On the other hand, if the column position on the high-speed memory 12 of the center pixel of the 3×3 matrix transferred to the arithmetic processor 11 this time is included in the range from the 4th column to the 11th column, and the line segment If the traveling direction is left or right, the control unit 15 waits for the direction code output from the arithmetic processor 11.

一方、今回演算プロセッサ１１に転送した３×３マトリ
クスの中心画素の高速メモリ１２上の列位置が第４列〜
第１１列の範囲から外れている場合には、左側または右
側のいずれに外れているかと、方向コードの示す線分の
進行方向によって次のようになる。まず、第４列〜第１
１列の範囲から左側に外れ、且つ線分の進行方向が左方
向成分を含んでいたならば、或は第５図（Ｃ）に示す３
Ｘ３マトリクス３４の中心画素のように第４列〜第１１
列の範囲から右側に外れ、且つ線分の進行方向が右方向
成分を含んでいたならば、制御部１５は今回演算プロセ
ッサ１１に転送した３×３マトリクスをほぼ中心とする
５ｘ１６マトリクス領域のデータを画像メモリ２０から
先読みし、現在読出し対象となっていない高速メモリ１
３に格納する。この場合、次回からは高速メモリ１３が
読出し対象となる。これに対して、第４列〜第１１列の
範囲から外れていても上記の条件を満足しない場合には
、前記した第４列〜第１１列の範囲に含まれている場合
と同扱いとなり、その内容は線分の進行方向が上または
下方向成分を含んでいたか否かによって決定される。On the other hand, the column position on the high-speed memory 12 of the center pixel of the 3×3 matrix transferred to the arithmetic processor 11 this time is from the 4th column to
If it is out of the range of the 11th column, the following will happen depending on whether it is off to the left or right and the traveling direction of the line segment indicated by the direction code. First, 4th column to 1st column
If it deviates from the range of one column to the left and the advancing direction of the line segment includes a leftward component, or 3 shown in FIG. 5(C)
4th column to 11th column like the center pixel of the X3 matrix 34
If it deviates to the right from the range of the column and the advancing direction of the line segment includes a rightward component, the control unit 15 transfers data in a 5x16 matrix area approximately centered on the 3x3 matrix transferred to the arithmetic processor 11 this time. is pre-read from the image memory 20, and the high-speed memory 1 which is not currently being read is read in advance from the image memory 20.
Store in 3. In this case, the high speed memory 13 will be the read target from next time onwards. On the other hand, if the above conditions are not satisfied even if the data falls outside the range of columns 4 to 11, it will be treated the same as if it falls within the range of columns 4 to 11. , its contents are determined depending on whether the advancing direction of the line segment includes an upward or downward component.

なお、前記実施例では、高速メモリ１２．１３のサイズ
が５×１６画素分であるものとして説明したが、例えば
４×８画素分など、演算プロセッサ１１の処理対象とな
るマトリクスのサイズ（ここでは３×３）より縦横が大
きいものであればよい。また、本発明は線分追跡処理に
限らず、積和演算などマトリクスデータを扱う画像処理
全般に応用可能であり、処理対象マトリクスサイズも３
×３に限らないことは勿論である。In the above embodiment, the size of the high-speed memory 12.13 is 5 x 16 pixels. It is sufficient if the length and width are larger than 3×3). Furthermore, the present invention is applicable not only to line segment tracing processing, but also to general image processing that handles matrix data, such as product-sum operations, and the processing target matrix size is 3.
Of course, it is not limited to x3.

［発明の効果］ 以上詳述したようにこの発明によれば、２つの小容量高
速メモリのいずれか一方を対象にマトリクスデータの読
出しが行われて画像処理用の演算プロセッサに転送され
、しかも上記高速メモリのいずれか一方には演算プロセ
ッサの演算対象となることが予測されるマトリクスデー
タが大容量の低速画像メモリから常に先読みされるので
、低速画像メモリからマトリクスデータを読出して直接
演算プロセッサに転送していた従来の画像処理装置に比
べて、僅かのコスト増だけで高速画像処理がＴｉｌ能と
なる。[Effects of the Invention] As detailed above, according to the present invention, matrix data is read from one of two small-capacity high-speed memories and transferred to an arithmetic processor for image processing. Matrix data that is predicted to be the calculation target of the arithmetic processor is always read in advance from the large-capacity low-speed image memory to one of the high-speed memories, so the matrix data is read from the low-speed image memory and transferred directly to the arithmetic processor. Compared to conventional image processing devices, high-speed image processing is possible with only a slight increase in cost.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例に係る画像処理装置の画像
プロセッサ部のブロック構成図、第２図は上記画像処理
装置の概略構成を示すブロック図、第３図乃至第５図は
動作を説明するための図で、第３図は線分追跡対象とな
る画像の一例を示す図、第４図は線分追跡の基本となる
方向コードのｆ・Ｉ’ｉ類を説明するための図、第５図
は高速メモリに格納されている４×１６マトリクスのデ
ータと同マトリクス内の線分追跡の対象となっている３
×３マトリクスのデータの幾つかの例を示す図である。 ｌＯ・・・画像プロセッサ部、１１・・・演算プロセッ
サ、１．２．　Ｈ・・・高速メモリ、１４・・・セレク
タ、１５・・・制御部、２０・・画１象メモリ、３２〜
３４・・・３×３マトリクス。 出願人代理人　弁理士　鈴江武彦 第２図FIG. 1 is a block configuration diagram of an image processor section of an image processing device according to an embodiment of the present invention, FIG. 2 is a block diagram showing a schematic configuration of the image processing device, and FIGS. 3 to 5 show the operation. Figure 3 is a diagram showing an example of an image to be tracked by a line segment, and Figure 4 is a diagram for explaining f and I'i types of direction codes that are the basis of line segment tracing. , Figure 5 shows a 4x16 matrix of data stored in high-speed memory and 3 line segments within the same matrix that are the targets of tracing.
It is a figure which shows some examples of data of a x3 matrix. lO... Image processor unit, 11... Arithmetic processor, 1.2. H...High speed memory, 14...Selector, 15...Control unit, 20...Image one image memory, 32~
34...3x3 matrix. Applicant's agent Patent attorney Takehiko Suzue Figure 2

Claims (1)

【特許請求の範囲】 　画像を格納するための大容量の低速画像メモリと、こ
の画像メモリ内のｎ×ｍマトリクス領域の画像データを
対象とする画像処理を繰返し行う画像処理用の演算プロ
セッサを内蔵する画像プロセッサ部とを備えた画像処理
装置において、上記画像プロセッサ部に、 画像処理の対象となる、または対象となることが予測さ
れる上記画像メモリ内のｎ×ｍマトリクス領域を含むＮ
×Ｍマトリクス領域の画像データを格納するための行毎
に独立にアクセス可能な２つの小容量高速メモリと、こ
の２つの高速メモリのいずれか一方から上記演算プロセ
ッサの演算に供されるｎ×ｍマトリクスの画像データを
読出す読出し制御を行う読出し制御手段と、上記演算プ
ロセッサの演算対象となることが予測されるｎ×ｍマト
リクスの画像データが現在読出し対象となっている上記
高速メモリに存在するか否かを判別し、行方向マトリク
ス部分が存在しなければ少なくとも同部分を上記画像メ
モリから先読みして現在読出し対象となっている上記高
速メモリの空き行領域に書込み、少なくとも列方向マト
リクス部分が存在しなければ同部分を含むＮ×Ｍマトリ
クス領域の画像データを上記画像メモリから先読みして
現在読出し対象となっていない上記高速メモリに書込む
ように制御する書込み制御手段とを設け、 上記画像メモリから上記高速メモリに転送されたＮ×Ｍ
マトリクスの画像データよりｎ×ｍマトリクスの画像デ
ータを切出して画像処理を行うようにしたことを特徴と
する画像処理装置。[Claims] Built-in is a large-capacity, low-speed image memory for storing images, and an arithmetic processor for image processing that repeatedly performs image processing on image data in an n×m matrix area within this image memory. an image processing device comprising: an image processor unit that includes an n×m matrix area in the image memory that is or is predicted to be the target of image processing;
Two small-capacity, high-speed memories that can be accessed independently for each row to store image data in a ×M matrix area; readout control means for performing readout control for reading image data of a matrix, and image data of an n×m matrix that is predicted to be the calculation target of the arithmetic processor, existing in the high speed memory that is currently the readout target; If the row-direction matrix part does not exist, at least the same part is read in advance from the image memory and written into the free row area of the high-speed memory currently being read, and at least the column-direction matrix part is write control means for controlling the image data of an N×M matrix area including the same portion to be read in advance from the image memory and written to the high-speed memory that is not currently a read target if the image data does not exist; N×M transferred from memory to the above high-speed memory
An image processing device characterized in that image processing is performed by cutting out n×m matrix image data from matrix image data.