JPH029009A - Digital data detector - Google Patents
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、磁気ディスクやディジタルVTR等のディジ
タル磁気記録・再生装置において、磁気ヘッドから読み
出した信号からディジタル記録データを検出するディジ
タル・データ検出器に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a digital data detection method for detecting digitally recorded data from a signal read from a magnetic head in a digital magnetic recording/reproducing device such as a magnetic disk or a digital VTR. Concerning vessels.
[従来の技術]
第3図に磁気記録・再生装置に用いられた従来のディジ
タル・データ検出器の一例の回路図を示す。[Prior Art] FIG. 3 shows a circuit diagram of an example of a conventional digital data detector used in a magnetic recording/reproducing device.
第3図において、磁気記録・再生装置の磁気ヘッド及び
ヘッドアンプで構成される磁気ヘッド系(以下両者を含
めて「磁気ヘッドJと略記する)1の出力信号は、利得
を適正レベルに自動的に変換する自動利得制御増幅器(
以下rAGCアンプ」と略記する)12に入力される。In Fig. 3, the output signal of a magnetic head system (hereinafter abbreviated as "magnetic head J") 1 consisting of a magnetic head and a head amplifier of a magnetic recording/reproducing device automatically adjusts the gain to an appropriate level. automatic gain control amplifier (
(hereinafter abbreviated as "rAGC amplifier") 12.
AGCアンプ12の出力信号は、その周波数特性を再生
系に適合するように変換する等化回路13に入力される
0等化回路13の出力信号S1はディジタル・データ検
出器17に入力される。また、等化回路13の出力信号
Sは、AGCアンプ12の動作を制御する信号を発生す
る制御電圧発生回路16にも入力される。The output signal of the AGC amplifier 12 is input to an equalization circuit 13 that converts its frequency characteristics to suit the reproduction system.The output signal S1 of the zero equalization circuit 13 is input to a digital data detector 17. The output signal S of the equalization circuit 13 is also input to a control voltage generation circuit 16 that generates a signal for controlling the operation of the AGC amplifier 12.
ディジタル・データ検出器11に入力された等化回路1
3の出力信号S1は、微分回路14に入力される。微分
回路14の出力信号S2は、微分回路14の出力信号レ
ベルを接地電位と比較する第1の比較回路2に入力され
る。また、等化回路13の出力信号S1は、出力信号S
1のレベルを、予め設定した正のしきい値と比較する第
2の比較回路3にも入力される。さらに、出力信号s1
は、出力信号S1のレベルを、予め設定した負のしきい
値と比較する第3の比較回路4にも入力される。Equalization circuit 1 input to digital data detector 11
The output signal S1 of No. 3 is input to the differentiating circuit 14. The output signal S2 of the differentiating circuit 14 is input to the first comparing circuit 2, which compares the output signal level of the differentiating circuit 14 with a ground potential. Further, the output signal S1 of the equalization circuit 13 is the output signal S
It is also input to a second comparison circuit 3 which compares the level of 1 with a preset positive threshold. Furthermore, the output signal s1
is also input to the third comparison circuit 4, which compares the level of the output signal S1 with a preset negative threshold.
第1の比較回路2の反転出力パルス信°号は、この反転
出力パルス信号の立ち上がり(すなわち、非反転出力パ
ルス信号S3の立ち下がり)時にそのときの第2の比較
回路3の出力パルス信号s4と同一の論理レベルの出力
パルス信号S6を出力する第1のラッチ回路5aに入力
される。このラッチ回路5aはDフリップ・フロップ回
路(以下rD−FF回路Jと略記する)により構成され
、第1の比較回路2の反転出力パルス信号はD−F回路
5aのタロツク入力端子に入力され、第2の比較回路3
の出力パルス信号S4はD・FF回路5aのD入力端子
に入力される。At the rising edge of this inverted output pulse signal (that is, at the falling edge of the non-inverted output pulse signal S3), the inverted output pulse signal s4 of the first comparison circuit 2 corresponds to the output pulse signal s4 of the second comparison circuit 3 at that time. is input to the first latch circuit 5a which outputs an output pulse signal S6 of the same logic level as . This latch circuit 5a is constituted by a D flip-flop circuit (hereinafter abbreviated as rD-FF circuit J), and the inverted output pulse signal of the first comparator circuit 2 is input to the tarock input terminal of the DF circuit 5a. Second comparison circuit 3
The output pulse signal S4 is input to the D input terminal of the D/FF circuit 5a.
第1の比較回路2の非反転出力パルス信号s3は、非反
転出力パルス信号S3の立ち上がり時にそのときの第3
の比較回路4の出力パルス信号Sと同一の論理レベルの
出力パルス信号S1を出力する第2のラッチ回路5bに
入力される。このラッチ回路5bはD−FF回路により
構成され、第1の比較回路2の非反転出力パルス信号S
3はDFF回路5bのクロック入力端子に入力され、第
三の比較回路4の出力パルス信号S5はD−FF回路5
bのD入力端子に入力される。The non-inverted output pulse signal s3 of the first comparator circuit 2 is the third
The second latch circuit 5b outputs an output pulse signal S1 having the same logic level as the output pulse signal S of the comparison circuit 4. This latch circuit 5b is constituted by a D-FF circuit, and the non-inverted output pulse signal S of the first comparator circuit 2
3 is input to the clock input terminal of the DFF circuit 5b, and the output pulse signal S5 of the third comparison circuit 4 is input to the D-FF circuit 5.
It is input to the D input terminal of b.
D・FF回路5aの出力パルス信号s6とD・FF回路
5bの出力パルス信号s1は、ともにORゲート回路6
に入力される。 ORゲート回路6の出力パルス信号S
8はT−FF回路7及び時定数回路15に入力される。The output pulse signal s6 of the D/FF circuit 5a and the output pulse signal s1 of the D/FF circuit 5b are both output from the OR gate circuit 6.
is input. Output pulse signal S of OR gate circuit 6
8 is input to the T-FF circuit 7 and the time constant circuit 15.
T−FF回路7の出力パルス信号s9はディジタル・デ
ータ検出器17の出力端子8がら出力される。The output pulse signal s9 of the T-FF circuit 7 is outputted from the output terminal 8 of the digital data detector 17.
時定数回路15の出力パルス信号は、D−FF回路5a
及びD−FF回路5bのリセット端子CRに入力される
。The output pulse signal of the time constant circuit 15 is the D-FF circuit 5a.
and is input to the reset terminal CR of the D-FF circuit 5b.
次に、この従来のディジタル・データ検出器17の動作
を第4図のタイムチャートを参照しながら説明する。Next, the operation of this conventional digital data detector 17 will be explained with reference to the time chart of FIG.
磁気ヘッド1で検出された再生信号は、AGCアンプ1
2及び等化回路13を介してディジタル・データ検出器
17に入力される。The reproduction signal detected by the magnetic head 1 is sent to the AGC amplifier 1.
2 and an equalization circuit 13 to a digital data detector 17 .
例えば第4図のsOのようなパルス信号が磁気テープに
記録されていたとすると、磁気ヘッド1で再生された再
生信号は、テープ・ヘッド系の微分特性により、同図の
出力信号S1のような波形となる。For example, if a pulse signal such as sO in Figure 4 is recorded on a magnetic tape, the reproduced signal reproduced by the magnetic head 1 will become output signal S1 in the figure due to the differential characteristics of the tape head system. It becomes a waveform.
この出力信号S1は微分回路14で微分され、出力信号
S2として出力される。出力信号S2は出力信号S1の
ピーク位置で0クロスする信号となる。この出力信号S
2は第1の比較回路2に入力され、出力信号S2が正の
間だけ論理レベル1となる出力パルス信号S3を出力す
る。This output signal S1 is differentiated by a differentiating circuit 14 and output as an output signal S2. The output signal S2 becomes a signal that crosses 0 at the peak position of the output signal S1. This output signal S
2 is input to the first comparator circuit 2, which outputs an output pulse signal S3 that is at logic level 1 only while the output signal S2 is positive.
同時に、出力信号S1が第2の比較回路3及び第3の比
較回路4に入力され、それぞれ予め設定された正負のし
きい値と比較される。そして、各比較回路3.4から出
力パルス信号S4.S5として出力される。At the same time, the output signal S1 is input to the second comparison circuit 3 and the third comparison circuit 4, and is compared with preset positive and negative threshold values, respectively. Then, each comparison circuit 3.4 outputs a pulse signal S4. It is output as S5.
D・FF回路5aのD入力端子には出力パルス信号S4
が、クロック入力端子には出力パルス信号S3の反転出
力パルス信号が入力される。したがって、出力パルス信
号s4が論理レベル1にある間に、出力パルス信号S3
が論理レベル1がら論理レベル0に変化すれば、D−F
F回路5aの出力パルス信号S6は論理レベル1になる
。The D input terminal of the D/FF circuit 5a receives the output pulse signal S4.
However, an inverted output pulse signal of the output pulse signal S3 is input to the clock input terminal. Therefore, while the output pulse signal s4 is at logic level 1, the output pulse signal S3
If changes from logic level 1 to logic level 0, D-F
The output pulse signal S6 of the F circuit 5a becomes logic level 1.
出力パルス信号S6が論理レベル1になると、ORゲー
ト回路6の出力パルス信号S8も論理レベル1となりT
−FF回路7の出力パルス信号S9の論理レベルを変換
するとともに、時定数回路15の計時動作を開始させる
。When the output pulse signal S6 becomes logic level 1, the output pulse signal S8 of the OR gate circuit 6 also becomes logic level 1, and T
-Converts the logic level of the output pulse signal S9 of the FF circuit 7, and starts the time measurement operation of the time constant circuit 15.
時定数回路15は、磁気テープに記録されたデータSO
の間隔Tの半分より多少短い時間を計時した後、論理レ
ベル1の出力パルス信号を出力する。The time constant circuit 15 is connected to the data SO recorded on the magnetic tape.
After measuring a time somewhat shorter than half of the interval T, an output pulse signal of logic level 1 is output.
この出力パルス信号がD−FF回路5aのリセット端子
CRに入力されるため、D−FF回路5aはリセットさ
れ、出力パルス信号S6は論理レベル0となる。Since this output pulse signal is input to the reset terminal CR of the D-FF circuit 5a, the D-FF circuit 5a is reset and the output pulse signal S6 becomes logic level 0.
D−FF回路5bも同様に出力パルス信号5385及び
時定数回路15の出力パルス信号により制御される。The D-FF circuit 5b is similarly controlled by the output pulse signal 5385 and the output pulse signal of the time constant circuit 15.
この様にして、ディジタル・データ検出器17の出力端
子8からは磁気テープに記録された信号Sと同一の信号
波形の出力パルス信号S9が出力される。In this way, the output terminal 8 of the digital data detector 17 outputs an output pulse signal S9 having the same signal waveform as the signal S recorded on the magnetic tape.
なお、本従来例のディジタル・データ検出器17では、
第1の比較回路2の反転出力パルス信号を直ちに出力パ
ルス信号S9とせずに、D−FF回路sa、sb等を設
けているが、これは磁気テープに記録された信号SOの
論理レベル0と1の間の反転が頻繁でない場合には、こ
れを再生した際の出力信号S2がOレベル付近にとどま
る時間が長くなり、第4図に斜線で示すように、出力パ
ルス信号S3に不安定動作部が生じてしまうためである
。そのため、正負のしきい値を設定するとともにD−F
F回路5a 、5b等を設け、出力パルス信号S4ある
いはS5が論理レベル1である間のみ出力パルス信号S
3の論理レベルの変化を有効として出力パルス信号S3
の不安定動作部を除去するようにしたものである。In addition, in the digital data detector 17 of this conventional example,
D-FF circuits sa, sb, etc. are provided without immediately converting the inverted output pulse signal of the first comparison circuit 2 into the output pulse signal S9, but this is because the logic level 0 of the signal SO recorded on the magnetic tape is If the reversal between 1 and 1 is not frequent, the output signal S2 when regenerated will stay near the O level for a long time, causing unstable operation in the output pulse signal S3, as shown by diagonal lines in FIG. This is because there will be a portion. Therefore, while setting positive and negative thresholds, D-F
F circuits 5a, 5b, etc. are provided, and the output pulse signal S is output only while the output pulse signal S4 or S5 is at logic level 1.
Output pulse signal S3 with the logic level change of 3 as valid.
This is to remove the unstable operating part.
[発明が解決しようとする課題]
上述した従来のディジタル・データ検出器では、出力パ
ルス信号S3の不安定動作の問題は解消するが、時定数
回路15を用いるため、回路全体を1化する場合に時定
数回路をIC内に取り込むのが困難であるという問題点
がある。また、時定数回路は温度特性が不安定であるの
で、温度によりディジタル・データ検出器の動作が不安
定になってしまうという欠点もあった。[Problems to be Solved by the Invention] In the conventional digital data detector described above, the problem of unstable operation of the output pulse signal S3 is solved, but since the time constant circuit 15 is used, when the entire circuit is unified. Another problem is that it is difficult to incorporate a time constant circuit into an IC. Furthermore, since the time constant circuit has unstable temperature characteristics, there is also the drawback that the operation of the digital data detector becomes unstable due to temperature.
本発明はこの様な従来のディジタル・データ検出器の欠
点を解消するためになされたものであり。The present invention has been made in order to eliminate the drawbacks of such conventional digital data detectors.
IC化が容易で、温度特性の安定したディジタル・デー
タ検出器を゛提供することを目的とする。C[課題を解
決するための手段]
本発明のディジタル・データ検出器では、上述した目的
を達成するために、磁気ヘッドからの出力信号を正のし
きい値と比較する第2の比較回路の出力パルス信号と第
1の比較回路の出力パルス信号の立ち下がりで動作する
第1のラッチ回路の出力パルス信号とがともに論理レベ
ル1のとき第2のラッチ回路をリセットする第1のゲー
ト回路と、磁気ヘッドからの出力信号を負のしきい値と
比較する第3の比較回路の出力パルス信号と第1の比較
回路の出力パルス信号の立ち上がりで動作する第2のラ
ッチ回路の出力パルス信号とがともに論理レベル1のと
き第1のラッチ回路をリセットする第2のゲート回路と
を設け、時定数回路を不要としたものである。The object of the present invention is to provide a digital data detector that is easy to integrate into an IC and has stable temperature characteristics. C [Means for Solving the Problem] In order to achieve the above-mentioned object, the digital data detector of the present invention includes a second comparison circuit that compares the output signal from the magnetic head with a positive threshold value. a first gate circuit that resets the second latch circuit when the output pulse signal and the output pulse signal of the first latch circuit that operates at the falling edge of the output pulse signal of the first comparison circuit are both at logic level 1; , an output pulse signal of a third comparison circuit that compares the output signal from the magnetic head with a negative threshold, and an output pulse signal of a second latch circuit that operates at the rising edge of the output pulse signal of the first comparison circuit. A second gate circuit that resets the first latch circuit when both are at logic level 1 is provided, thereby eliminating the need for a time constant circuit.
すなわち、本発明のディジタル・データ検出器は、磁気
ヘッドからの出力信号を微分する微分回路と、前記微分
回路の出力信号レベルを接地電位と比較する第1の比較
回路と、前記磁気ヘッドからの出力信号を正のしきい値
と比較する第2の比較回路と、前記磁気ヘッドからの出
力信号を負のしきい値と比較する第3の比較回路と、前
記第1の比較回路の出力パルス信号の立ち下がり時にそ
のときの前記第2の比較回路の出力パルス信号と同一の
論理レベルのパルス信号を出力する第1のラッチ回路と
、前記第1の比較回路の出力パルス信号の立ち上がり時
にそのときの前記第3の比較回路の出力パルス信号と同
一の論理レベルのパルス信号を出力する第2のラッチ回
路とを備えたディジタル・データ検出器において、前記
第2の比較回路の出力パルス信号と前記第1のラッチ回
路の出力パルス信号とがともに論理レベル1のとき前記
第2のラッチ回路をリセットする信号を発生する第1の
ゲート回路と、前記第3の比較回路の出力パルス信号と
前記第2のラッチ回路の出力パルス信号がともに論理レ
ベル1のとき前記第1のラッチ回路をリセットするリセ
ット信号を発生する第2のゲート回路とを設けたことを
特徴とするものである。That is, the digital data detector of the present invention includes a differentiating circuit that differentiates the output signal from the magnetic head, a first comparing circuit that compares the output signal level of the differentiating circuit with a ground potential, and a differential circuit that differentiates the output signal from the magnetic head. a second comparison circuit that compares the output signal with a positive threshold; a third comparison circuit that compares the output signal from the magnetic head with a negative threshold; and an output pulse of the first comparison circuit. a first latch circuit that outputs a pulse signal of the same logic level as the output pulse signal of the second comparator circuit at the falling edge of the signal; and a second latch circuit that outputs a pulse signal of the same logic level as the output pulse signal of the third comparison circuit when the output pulse signal of the second comparison circuit and a first gate circuit that generates a signal for resetting the second latch circuit when the output pulse signals of the first latch circuit are both at logic level 1; The present invention is characterized in that a second gate circuit is provided that generates a reset signal that resets the first latch circuit when both output pulse signals of the second latch circuit are at logic level 1.
[作用]
本発明のディジタル・データ検出器においては、微分回
路と第1ないし第3の比較回路と第1及び第2のラッチ
回路とを設け、第2ないし第3の比較回路が論理レベル
1にある間のみ第1の比較回路の論理レベルの変化を有
効とさせ、この第1の比較回路の不安定動作を除去する
のは従来のディジタル・データ検出器と同じである。[Function] In the digital data detector of the present invention, a differentiation circuit, first to third comparison circuits, and first and second latch circuits are provided, and the second to third comparison circuits have a logic level of 1. It is the same as the conventional digital data detector that the change in the logic level of the first comparator circuit is made valid only during the period of time, thereby eliminating unstable operation of the first comparator circuit.
しかし、本発明のディジタル・データ検出器においては
、第1及び第2のゲート回路を設け、前記第1及び第2
のラッチ回路をリセットさせるようにして時定数回路を
不要としている。したがって、IC化が容易となり、デ
ィジタル・データ検出器全体の温度特性も安定ならのと
なるのである。However, in the digital data detector of the present invention, first and second gate circuits are provided, and the first and second gate circuits are provided.
This eliminates the need for a time constant circuit by resetting the latch circuit. Therefore, it is easy to integrate it into an IC, and the temperature characteristics of the entire digital data detector are stable.
[実施例]
以下、図面を参照しながら本発明の一実施例を説明する
。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例を示す回路図であり、第2図
は第1図の実施例のタイムチャートである。FIG. 1 is a circuit diagram showing one embodiment of the present invention, and FIG. 2 is a time chart of the embodiment of FIG.
第1図において、本実施例のディジタル・データ検出器
の入力端子9は、第3図の従来例と同様に、磁気記録・
再生装置の等化回路の出力端子に接続される0本実施例
のディジタル・データ検出器に入力された等化回路の出
力信号S1は、微分回路14に入力される。微分回路1
4の出力信号S2は、微分回路14の出力信号レベルを
接地電位と比較する第1の比較回路2に入力される。ま
た、この出力信号S1は、出力信号S1のレベルを、予
め設定した正のしきい値と比較する第2の比較回路3に
も入力される。さらに、出力信号S1は、出力信号S1
のレベルを、予め設定した負のしきい値と比較する第3
の比較回路4にも入力される。In FIG. 1, the input terminal 9 of the digital data detector of this embodiment is connected to the magnetic recording
The output signal S1 of the equalization circuit, which is input to the digital data detector of this embodiment connected to the output terminal of the equalization circuit of the reproducing apparatus, is input to the differentiating circuit 14. Differential circuit 1
The output signal S2 of No. 4 is input to the first comparison circuit 2, which compares the output signal level of the differentiating circuit 14 with the ground potential. This output signal S1 is also input to a second comparison circuit 3 that compares the level of the output signal S1 with a preset positive threshold. Furthermore, the output signal S1 is
A third step that compares the level of
It is also input to the comparison circuit 4.
第1の比較回路2の反転出力パルス信号は、この反転出
力パルス信号の立ち上がり(すなわち、非反転出力パル
ス信号S3の立ち下がり)時にそのときの第2の比較回
路3の出力パルス信号S4と同一の論理レベルの出力パ
ルス信号S10を出力する第1のラッチ回路5aに入力
される。このラッチ回路5aはD−FF回路により構成
され、第1の比較口282の反転出力パルス信号はD−
FF回路5aのクロック入力端子に入力され、第2の比
較回路3の出力パルス信号S4はD−FF回路5aのD
入力端子に入力される。また、D−FF回路5aの出力
端子は、本ディジタル・データ検出器の出力端子11に
接続されている。The inverted output pulse signal of the first comparator circuit 2 is the same as the output pulse signal S4 of the second comparator circuit 3 at the time of the rise of the inverted output pulse signal (that is, the fall of the non-inverted output pulse signal S3). The signal is input to the first latch circuit 5a which outputs an output pulse signal S10 having a logic level of . This latch circuit 5a is constituted by a D-FF circuit, and the inverted output pulse signal of the first comparison port 282 is D-FF circuit.
The output pulse signal S4 of the second comparator circuit 3 is input to the clock input terminal of the FF circuit 5a, and the output pulse signal S4 of the D-FF circuit 5a is input to the clock input terminal of the FF circuit 5a.
Input to input terminal. Further, the output terminal of the D-FF circuit 5a is connected to the output terminal 11 of the digital data detector.
第1の比較回路2の非反転出力パルス信号S3は、非反
転出力パルス信号S3の立ち上がり時にそのときの第3
の比較回路4の出力パルス信号S5と同一の論理レベル
の出力パルス信号S11を出力する第2のラッチ回路5
bに入力される。このラッチ回路5bはD−FF回路に
より構成され、第1の比較回路2の非反転出力パルス信
号S3は、D−FF回路5bのクロック入力端子に入力
され。The non-inverted output pulse signal S3 of the first comparator circuit 2 outputs the third signal at the time of the rise of the non-inverted output pulse signal S3.
A second latch circuit 5 outputs an output pulse signal S11 having the same logic level as the output pulse signal S5 of the comparison circuit 4.
b. This latch circuit 5b is constituted by a D-FF circuit, and the non-inverted output pulse signal S3 of the first comparator circuit 2 is input to the clock input terminal of the D-FF circuit 5b.
第3の比較回路4の出力パルス信号S5はD−FF回路
5bのD入力端子に入力される。The output pulse signal S5 of the third comparison circuit 4 is input to the D input terminal of the D-FF circuit 5b.
第2の比較回路3の出力パルス信号S4は第1のAND
ゲート回路10aの一方の入力端子にも入力され、第1
のラッチ回路5aの出力パルス信号Sh。The output pulse signal S4 of the second comparator circuit 3 is the first AND
It is also input to one input terminal of the gate circuit 10a, and the first
The output pulse signal Sh of the latch circuit 5a.
は第1のAM[+ゲート回路10aの他方の入力端子に
も入力される。第1のANDゲート回路10aの出力パ
ルス信号S13は第2のラッチ回路5bのリセット端子
CHに入力される。is also input to the other input terminal of the first AM[+ gate circuit 10a. The output pulse signal S13 of the first AND gate circuit 10a is input to the reset terminal CH of the second latch circuit 5b.
第3の比較回路4の出力パルス信号S5は第2のAND
ゲート回路10bの一方の入力端子にも入力され、第2
のラッチ回路5bの出力パルス信号Si+は第2のAN
Dゲート回路10bの他方の入力端子に入力される。第
2のANDゲート回路10bの出力パルス信号312は
第1のラッチ回路5aのリセット端子CRに入力される
。The output pulse signal S5 of the third comparator circuit 4 is the second AND
It is also input to one input terminal of the gate circuit 10b, and the second
The output pulse signal Si+ of the latch circuit 5b is the second AN
It is input to the other input terminal of the D gate circuit 10b. The output pulse signal 312 of the second AND gate circuit 10b is input to the reset terminal CR of the first latch circuit 5a.
以下、第2図をも参照しながら、本実施例の動作を説明
する。The operation of this embodiment will be described below with reference to FIG.
本実施例においても、前述の従来例と同様に、磁気ヘッ
ドで検出された再生信号がAGCアンプ。In this embodiment as well, as in the conventional example described above, the reproduction signal detected by the magnetic head is sent to the AGC amplifier.
等化回路を介して、入力端子9に供給される。この等化
回路の出力信号S1は、従来例と同様に、テープ・ヘッ
ド系の微分特性により、第2図のような波形となる。The signal is supplied to input terminal 9 via an equalization circuit. The output signal S1 of this equalizer circuit has a waveform as shown in FIG. 2 due to the differential characteristics of the tape head system, as in the conventional example.
入力端子9に入力された等化回路の出力信号Sは、微分
回路14で微分され微分回路14の出力信号S2となる
。出力信号S2は出力信号S1のピーク位置で0クロス
する信号となる。この出力信号S2は第1の比較回路2
に入力され、出力信号Sが正の間だけ論理レベル1とな
る出力パルス信号S3を出力する。The output signal S of the equalization circuit inputted to the input terminal 9 is differentiated by the differentiating circuit 14 and becomes the output signal S2 of the differentiating circuit 14. The output signal S2 becomes a signal that crosses 0 at the peak position of the output signal S1. This output signal S2 is supplied to the first comparator circuit 2.
, and outputs an output pulse signal S3 that is at logic level 1 only while the output signal S is positive.
同時に、出力信号S1が第2の比較回路3及び第3の比
較回路4に入力され、それぞれ予め設定された正負のし
きい値と比較される。そして、各比較回路3.4から出
力パルス信号S4 、S5として出力される。At the same time, the output signal S1 is input to the second comparison circuit 3 and the third comparison circuit 4, and is compared with preset positive and negative threshold values, respectively. Then, each comparison circuit 3.4 outputs the output pulse signals S4 and S5.
D−FF回路5aのD入力端子には出力パルス信号S4
が、クロック入力端子には出力パルス信号S3の反転出
力パルス信号が入力される。したがって、出力パルス信
号S4が論理レベル1にある間に、出力パルス信号S3
が論理レベル1から論理レベル0に変化すれば、D−F
F回路5aの出力パルス信号S10は論理レベル1にな
る。このとき、第1のANDゲート回路10aの一方の
入力信号である比較回路3の出力パルス信号S4と、他
方の入力信号であるD−FF回路5aの出力パルス信号
S10がともに論理レベル1となるように正のしきい値
を設定する。その結果、第1のANDゲート回路10a
の出力パルス信号S13が論理レベル1となり、D−F
F回路5bの出力パルス信号Sがリセットされる。The D input terminal of the D-FF circuit 5a receives the output pulse signal S4.
However, an inverted output pulse signal of the output pulse signal S3 is input to the clock input terminal. Therefore, while the output pulse signal S4 is at logic level 1, the output pulse signal S3
If changes from logic level 1 to logic level 0, D-F
The output pulse signal S10 of the F circuit 5a becomes logic level 1. At this time, the output pulse signal S4 of the comparison circuit 3, which is one input signal of the first AND gate circuit 10a, and the output pulse signal S10 of the D-FF circuit 5a, which is the other input signal, both become logic level 1. Set the positive threshold as follows. As a result, the first AND gate circuit 10a
The output pulse signal S13 becomes logic level 1, and D-F
The output pulse signal S of the F circuit 5b is reset.
同様にして、比較回路4の出力パルス信号S5が論理レ
ベル1にある間に比較回路2の出力パルス信号S3が論
理レベルOから論理レベル1に変化することによって、
D・FF回路5bの出力パルス信号S11が論理レベル
1となる。このとき、第2のANDゲート回路10bの
一方の入力信号である比較回路4の出力パルス信号S5
と、他方の入力信号であるD−FF回路5bの出力パル
ス信号S11がともに論理レベル1となるように負のし
きい値を設定する。この結果、第2のへNOゲート回路
10bの出力パルス信号S12が論理レベル1となり、
D−FF回路5aがリセットされ、出力パルス信号S1
0が論理レベル0となる。Similarly, while the output pulse signal S5 of the comparison circuit 4 is at the logic level 1, the output pulse signal S3 of the comparison circuit 2 changes from the logic level O to the logic level 1.
The output pulse signal S11 of the D/FF circuit 5b becomes logic level 1. At this time, the output pulse signal S5 of the comparator circuit 4, which is one input signal of the second AND gate circuit 10b,
A negative threshold value is set so that the output pulse signal S11 of the D-FF circuit 5b, which is the other input signal, both have a logic level of 1. As a result, the output pulse signal S12 of the second NO gate circuit 10b becomes logic level 1,
The D-FF circuit 5a is reset and the output pulse signal S1
0 is the logic level 0.
このようにして、本実施例のディジタル・データ検出器
の出力端子11からは、磁気テープに記録された信号S
Oと同一の信号波形の出力パルス信号SIOが出力され
る。In this way, the signal S recorded on the magnetic tape is output from the output terminal 11 of the digital data detector of this embodiment.
An output pulse signal SIO having the same signal waveform as O is output.
[発明の効果]
本発明のディジタル・データ検出器においては、時定数
回路を用いず二個のゲート回路によりラッチ回路をリセ
ットするようにしたので、IC化が容易となり、かつ温
度特性も安定なものとなる。[Effects of the Invention] In the digital data detector of the present invention, since the latch circuit is reset by two gate circuits without using a time constant circuit, it is easy to integrate it into an IC, and the temperature characteristics are stable. Become something.
第1図は本発明の一実施例の回路図、第2図は第1図の
実施例のタイムチャート、第3図は従来例の回路図、第
4図は第3図の従来例のタイムチャートである。
1・・・磁気ヘッド 2,3.4・・・比較回路6・
・・ORゲート回路
5a、5b・ D−FF回路
7・・・T・FF回路
10a 、 10b−ANDゲート回路12・・・AG
Cアンプ 13・・・等化回路14・・・微分回路
15・・・時定数回路16・・・制御電圧発生回路
発 明 者 寺 西康彦Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is a time chart of the embodiment of Fig. 1, Fig. 3 is a circuit diagram of a conventional example, and Fig. 4 is a time chart of the conventional example of Fig. 3. It is a chart. 1... Magnetic head 2, 3.4... Comparison circuit 6.
・・OR gate circuit 5a, 5b・D-FF circuit 7...T・FF circuit 10a, 10b-AND gate circuit 12...AG
C amplifier 13... Equalization circuit 14... Differential circuit
15...Time constant circuit 16...Control voltage generation circuit Inventor: Yasuhiko Teranishi
Claims (1)
微分回路の出力信号レベルを接地電位と比較する第1の
比較回路と、前記磁気ヘッドからの出力信号を正のしき
い値と比較する第2の比較回路と、前記磁気ヘッドから
の出力信号を負のしきい値と比較する第3の比較回路と
、前記第1の比較回路の出力パルス信号の立ち下がり時
にそのときの前記第2の比較回路の出力パルス信号と同
一の論理レベルのパルス信号を出力する第1のラッチ回
路と、前記第1の比較回路の出力パルス信号の立ち上が
り時にそのときの前記第3の比較回路の出力パルス信号
と同一の論理レベルのパルス信号を出力する第2のラッ
チ回路とを備えたディジタル・データ検出器において、
前記第2の比較回路の出力パルス信号と前記第1のラッ
チ回路の出力パルス信号とがともに論理レベル1のとき
前記第2のラッチ回路をリセットするリセット信号を発
生する第1のゲート回路と、前記第3の比較回路の出力
パルス信号と前記第2のラッチ回路の出力パルス信号が
ともに論理レベル1のとき前記第1のラッチ回路をリセ
ットするリセット信号を発生する第2のゲート回路とを
設けたことを特徴とするディジタル・データ検出器。a differentiation circuit that differentiates an output signal from the magnetic head; a first comparison circuit that compares the output signal level of the differentiation circuit with a ground potential; and a first comparison circuit that compares the output signal from the magnetic head with a positive threshold. a third comparison circuit that compares the output signal from the magnetic head with a negative threshold; and a third comparison circuit that compares the output signal from the magnetic head with a negative threshold; a first latch circuit that outputs a pulse signal of the same logic level as the output pulse signal of the comparison circuit; and an output pulse signal of the third comparison circuit when the output pulse signal of the first comparison circuit rises. and a second latch circuit that outputs a pulse signal of the same logic level.
a first gate circuit that generates a reset signal that resets the second latch circuit when the output pulse signal of the second comparison circuit and the output pulse signal of the first latch circuit are both at logic level 1; a second gate circuit that generates a reset signal that resets the first latch circuit when both the output pulse signal of the third comparison circuit and the output pulse signal of the second latch circuit are at logic level 1; A digital data detector characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15960588A JPH029009A (en) | 1988-06-28 | 1988-06-28 | Digital data detector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15960588A JPH029009A (en) | 1988-06-28 | 1988-06-28 | Digital data detector |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH029009A true JPH029009A (en) | 1990-01-12 |
Family
ID=15697363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15960588A Pending JPH029009A (en) | 1988-06-28 | 1988-06-28 | Digital data detector |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH029009A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5300825A (en) * | 1991-08-30 | 1994-04-05 | Mitsubishi Electric Engineering Company Limited | Peak signal detecting device |
-
1988
- 1988-06-28 JP JP15960588A patent/JPH029009A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5300825A (en) * | 1991-08-30 | 1994-04-05 | Mitsubishi Electric Engineering Company Limited | Peak signal detecting device |
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