JPH0289182A - Circuit synthesizing method by hierarchical constitution - Google Patents
Circuit synthesizing method by hierarchical constitutionInfo
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- 238000000034 method Methods 0.000 title description 6
- 230000002194 synthesizing effect Effects 0.000 title description 2
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 22
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 22
- 238000010586 diagram Methods 0.000 claims description 90
- 238000001308 synthesis method Methods 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 abstract description 10
- 238000005457 optimization Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
(概要)
大規模回路の回路合成に通した階層構成による回路合成
方法に関し。[Detailed Description of the Invention] (Summary) This invention relates to a circuit synthesis method using a hierarchical structure through circuit synthesis of large-scale circuits.
階r! fl成をある程度残して大規模回路への対応性
を保ちつつ、冗長部分が十分に圧縮された最適な回路合
成を行えるようにすることを目的とし。Floor r! The purpose is to perform optimal circuit synthesis in which redundant parts are sufficiently compressed, while maintaining compatibility with large-scale circuits by leaving a certain amount of fl structure.
複数の階層からなる機能図で階層構成された論理回路図
′を階層展開しつつ回路合成して目的テクノロジのl路
図を自動生成する回路合成方法において、下位階層図を
、上位階層図においてfi1i8化不能な内部回路と上
位階層図における論理により更に最適化の可能性のある
外部インタフェース回路とに区分し、下位階層図を上位
階層図へ階層展開する際に、内部回路をそのまま階層と
して残しつつ外部インタフェース回路のみを−L位階層
図に階層展開することを特徴とする。In a circuit synthesis method that automatically generates a circuit diagram of a target technology by layering and composing a logical circuit diagram which is hierarchically structured with a functional diagram consisting of multiple layers, The internal circuits are divided into internal circuits that cannot be optimized and external interface circuits that can be further optimized based on the logic in the upper hierarchy diagram. It is characterized in that only the external interface circuit is hierarchically developed in a -L level hierarchical diagram.
本発明は大規模回路の回路合成に適した階層構成による
回路合成方法に関する。The present invention relates to a circuit synthesis method using a hierarchical structure suitable for circuit synthesis of large-scale circuits.
標準的な機能ブロック(以下、マクロと称する)素子を
用いた論理回路図(以下2機能図と称する)から、CM
O3−LSIあるいはTTL−LSIなどの目的とする
テクノロジの製品レベルの回路素子で構成された回路図
を自動生成するディジタル回路合成システムが知られて
いる。CM from a logic circuit diagram (hereinafter referred to as a two-function diagram) using standard functional block (hereinafter referred to as macro)
A digital circuit synthesis system is known that automatically generates a circuit diagram composed of product-level circuit elements of a target technology such as O3-LSI or TTL-LSI.
第11図はかかる回路合成システムの概略を示す図であ
る0図中、41は機能図データベース、42はマクロ展
開部、43は回路最適化部、44は目的テクノロジの回
路図データベースである。FIG. 11 is a diagram schematically showing such a circuit synthesis system. In FIG. 11, 41 is a functional diagram database, 42 is a macro expansion section, 43 is a circuit optimization section, and 44 is a circuit diagram database of the target technology.
マクロ展開部42は機能図上の各マクロに順次に着目し
、その機能を実現する目的テクノロジの回路素子を用い
て回路を生成し、その生成された回路で対象となったマ
クロを置換していく処理を行う、また回路最適化部43
は、上述のマクロ展開で生成された回路の冗長部分を削
除して回路を圧縮したり、ファンアウト等の回路条件を
調整するなどじて回路の最適構成化を図る処理を行う。The macro expansion unit 42 sequentially focuses on each macro on the functional diagram, generates a circuit using circuit elements of the target technology to realize the function, and replaces the target macro with the generated circuit. The circuit optimization unit 43 performs various processing.
performs processing to optimize the configuration of the circuit by deleting redundant parts of the circuit generated by the macro expansion described above, compressing the circuit, and adjusting circuit conditions such as fan-out.
かかる回路合成システムで大規模な回路を回路合成する
場合、tiられた計算機資源でこれを行えるように、−
膜内には、論理回路図を上位階層と下位階層の機能図(
機能ブロック)に分割し、それら機能図を別々に回路合
成してそれぞれの回路図を生成し、しかる後に下位階層
回路図を上位階層回路図において組み合わせる階層設計
を行っている。When a large-scale circuit is synthesized using such a circuit synthesis system, -
Inside the membrane, there are logic circuit diagrams and functional diagrams of upper and lower layers (
A hierarchical design is performed in which the functional diagrams are divided into functional blocks), the circuits are synthesized separately to generate respective circuit diagrams, and then the lower hierarchical circuit diagrams are combined in the upper hierarchical circuit diagram.
すなわち、第12図に示されるように、上位階層機能図
Xを下位階層機能図Y、 Zを含む論理回路図で構成
する。ここで下位階層機能図Y、 Zもそれぞれ論理
回路図である。かかる機能図X、Y。That is, as shown in FIG. 12, an upper layer functional diagram X is constructed from a logic circuit diagram including lower layer functional diagrams Y and Z. Here, the lower layer functional diagrams Y and Z are also logic circuit diagrams. Such functional diagrams X, Y.
Zをそれぞれ別個に回路合成して、目的テクノロジの回
路図x、y、zをそれぞれ得る。しかる後に、上位階層
回路図X内の回路図y、z部分に。Z is individually synthesized to obtain circuit diagrams x, y, and z of the target technology. After that, to the circuit diagram y and z parts in the upper layer circuit diagram X.
合成結果として得られた下位階層回路図y、zを階N素
子として組み込み3最終的な回路図を得るものである。The lower layer circuit diagrams y and z obtained as a result of synthesis are incorporated as N-level elements to obtain a final circuit diagram.
なお2階層が多階層となる場合には。Note that when the second layer becomes multiple layers.
最下位階層から上位階層へとボトムアップに回路合成を
行う。Circuit synthesis is performed from the bottom up from the lowest layer to the upper layer.
L述の階層構成による回路合成方法では、各階層間のイ
ンタフェース(境界)部分において冗長回路の圧縮がで
きない場合がある0例えば、第13図に示されるように
、下位階層回路図yの境界のインバータy、と下位階層
回路図Xの境界のインバータx1とが接続されている場
合、論理的にはこれらインバータX1.!1は削除する
ことができる。同様に、下位階層回路図yの境界のAN
D回路y2と上位階層回路図Xの境界のインバータx2
とが接続されている場合、これらを一つのNAND回路
で置き換えることができる。しかしながら、上述した従
来の回路合成方式では、これらの冗長部分は回路合成後
もそのまま残ることになり1回路の最適化が十分ではな
い。In the circuit synthesis method using the hierarchical structure described in L, it may not be possible to compress redundant circuits at the interface (boundary) between each layer.For example, as shown in FIG. When inverter y and inverter x1 at the boundary of lower layer circuit diagram X are connected, logically these inverters X1. ! 1 can be deleted. Similarly, the AN of the boundary of the lower layer circuit diagram y
Inverter x2 at the boundary between D circuit y2 and upper layer circuit diagram X
If these are connected, they can be replaced with one NAND circuit. However, in the conventional circuit synthesis method described above, these redundant parts remain as they are even after circuit synthesis, and optimization of one circuit is not sufficient.
このため更にrjk′1sな回路を合成する場合には。Therefore, when further synthesizing a circuit with rjk'1s.
回路合成に先立ち、下位階層機能部を予め上位階層機能
図に展開して階層のない状態にしておき。Prior to circuit synthesis, the lower layer functional parts are developed in advance into an upper layer functional diagram to create a state in which there is no hierarchy.
しかる後にその上位階層機能図だけを回路合成している
。After that, only the upper layer functional diagram is synthesized.
しかしながら、この方法は、上位階層機能図における構
成要素の数が多数となり、従ってメモリを大量に使用す
るため、計算機資源が限られたシステムでは9合成すべ
き回路の規模が大きくなると処理不能となってしまう。However, this method requires a large number of components in the upper layer functional diagram and therefore uses a large amount of memory, so it becomes unprocessable in a system with limited computer resources when the scale of the circuit to be synthesized becomes large. It ends up.
したがって本発明の目的は1階層構成をある程度残して
大規模回路への対応性を保ちつつ、冗長部分が十分に圧
縮された最適な回路合成を行えるようにすることにある
。Therefore, an object of the present invention is to maintain compatibility with large-scale circuits by leaving the one-layer structure to some extent, and to perform optimal circuit synthesis in which redundant parts are sufficiently compressed.
第1図は本発明に係る原理説明図である。 FIG. 1 is a diagram explaining the principle of the present invention.
本発明に係る階層構成による回路合成方法は。A circuit synthesis method using a hierarchical structure according to the present invention is as follows.
複数の階層からなる機能図で階層構成された論理回路図
を階層展開しつつ回路合成して目的テクノロジの回路図
を自動生成する回路合成方法において、下位階層図92
を、上位階層図91において最適化不可能な内部回路9
3と上位階層図91における論理により更に最適化の可
能性のある外部インタフェース回路94とに区分し、下
位階層図92を上位階層図91へ階層展開する際に2内
部回路93をそのまま階層として残しつつ外部インタフ
ェース回路94のみを上位階層図に階層展開するように
構成する。In a circuit synthesis method that automatically generates a circuit diagram of a target technology by performing circuit synthesis while hierarchically expanding a logical circuit diagram that is hierarchically configured with a functional diagram consisting of a plurality of layers, a lower hierarchy diagram 92 is used.
is the internal circuit 9 that cannot be optimized in the upper layer diagram 91.
3 and an external interface circuit 94 that may be further optimized according to the logic in the upper hierarchy diagram 91, and when expanding the lower hierarchy diagram 92 to the upper hierarchy diagram 91, the internal circuit 93 is left as it is as a hierarchy. At the same time, only the external interface circuit 94 is configured to be hierarchically expanded in the upper hierarchical diagram.
上位階層図91には、下位wt層図92中の外部インタ
フェース回路94のみが階層展開されて最適化処理を受
け、冗長な回路部分が圧縮される。この外部インタフェ
ース94部分のデータ量は一般には小さいものであるの
で1階層展開を行っても計算機資源に対する負担は小で
ある。一方、一般にはデータ量が大である内部回路はそ
のまま下位階層として残されるので、計算機資源に負担
をかけることはない、この結果、計算機資源が限られた
システムで大規模な回路を回路合成する場合でも1回路
を最適化しつつ回路合成を行える。In the upper layer diagram 91, only the external interface circuit 94 in the lower wt layer diagram 92 is hierarchically expanded and subjected to optimization processing, and redundant circuit parts are compressed. Since the amount of data in this external interface 94 portion is generally small, even if one layer is developed, the burden on computer resources is small. On the other hand, internal circuits with a large amount of data are generally left as they are in the lower layer, so they do not put a burden on computer resources. As a result, large-scale circuits can be synthesized in a system with limited computer resources. Even in this case, circuit synthesis can be performed while optimizing one circuit.
以下1図面を参照しつつ本発明の実ht=例を説明する
。いま2回路合成されるべき機能図として。An actual example of the present invention will be described below with reference to one drawing. Now as a functional diagram to be synthesized of two circuits.
第2図に示されるような2階層の機能図を想定する0図
において、1′が上位階層機能図であり。In Fig. 0, which assumes a two-layer functional diagram as shown in Fig. 2, 1' is an upper-layer functional diagram.
ゲー)3.5.デコーダ4.入力端子61〜64.4ビ
ツトの出力端子65.〜653の他、上位階rftm能
ブロック2゛を含み構成される。Game) 3.5. Decoder 4. Input terminals 61 to 64.4 bits output terminal 65. 653 and an upper floor RFTM function block 2'.
下位階層機部ブロック2゛は第3図に示される、ような
構成を有する。すなわち入力端子へ、B。The lower layer machine block 2' has a configuration as shown in FIG. That is, to the input terminal, B.
021反転入力のフリップフロップ23.24.デコー
ダ25.レジスタ26.ANDゲート27,4ビツトの
出力端子co−03を含み構成される。021 Flip-flop with inverting input 23.24. Decoder 25. Register 26. The circuit includes an AND gate 27 and a 4-bit output terminal co-03.
この下位階層機能ブロック2′を単独でマクロ展開およ
び最適化により回路合成すると、第4図に示されるよう
な目的テクノロジの下位階層回路ブロック2が得られる
0図示の如く、この下位階層回路ブロック2はインバー
タ211,212,223,224.ANDゲート21
3〜216.225〜228.フリップフロ7ブ221
,222.229などを含み構成される。When this lower layer functional block 2' is circuit-synthesized by macro expansion and optimization, a lower layer circuit block 2 of the target technology as shown in FIG. 4 is obtained. are inverters 211, 212, 223, 224. AND gate 21
3-216.225-228. flipflo 7b 221
, 222, 229, etc.
次に、第5図の処理手順に従って、この下位階層回路ブ
ロック2を二つの回路部分、すなわち外部インタフェー
ス回路21と内部回路22とに区分する。Next, according to the processing procedure shown in FIG. 5, this lower layer circuit block 2 is divided into two circuit parts, namely, an external interface circuit 21 and an internal circuit 22.
ここで、内部回路22は、下位階層回路が上位階層回路
に展開された場合にも、既に合成処理による回路のi&
通化が済んでいるため、それ以上に最適化できない回路
部分であり9例えばメモリ機能のあるフリップフロップ
、ラッチ、カウンタ、シフトレジスタ、メモリ等の素子
、あるいは加算器等の大規模組合せ回路ブロックなどの
それ以上の最適化が不可能な素子を境界に含んでいる回
路部分である。Here, even when a lower layer circuit is developed into an upper layer circuit, the internal circuit 22 has already been processed by the i &
These are circuit parts that cannot be further optimized because they have already been standardized.9 For example, elements with memory functions such as flip-flops, latches, counters, shift registers, and memories, or large-scale combinational circuit blocks such as adders, etc. This is a circuit portion whose boundary includes elements that cannot be further optimized.
また外部インタフェース回路21は、これが上位階層回
路に展開された場合、上位階層回路における周辺回路の
論理によって更に最適化される可能性がなる部分であっ
て1例えばゲート回路(AND、NAND、NOR,O
R,EXORなど)。In addition, the external interface circuit 21 is a part that may be further optimized depending on the logic of peripheral circuits in the upper layer circuit when it is expanded to an upper layer circuit, such as a gate circuit (AND, NAND, NOR, O
R, EXOR, etc.).
インバータ、バッファ等の素子を境界に含む回路部分で
ある。This is a circuit portion whose boundaries include elements such as inverters and buffers.
第5図の処理手順について説明すると、第4図図示の下
位階層回路ブロック2の各端子A、 B。To explain the processing procedure in FIG. 5, each terminal A, B of the lower layer circuit block 2 shown in FIG.
cp、Co−c3のそれぞれについて以下の処理を行う
、まず、未処理の端子があるか否かを調べ(ステップS
l)、未処理端子があれば、そのうちの一つを選択する
(ステップS2)、この選択された端子から下位階層回
路ブロック2内に向かって接続ネットをトレースしてい
き、前述したフリップフロップ等の最適化が不可能な素
子に辿りついたならば、その箇所でネットを切断する(
ステップS3)、なお、そのまま他の端子に到達した場
合にはネットのカントは行わない。The following processing is performed for each of cp and Co-c3. First, it is checked whether there are any unprocessed terminals (step S
l) If there are unprocessed terminals, one of them is selected (step S2). The connection net is traced from this selected terminal toward the lower layer circuit block 2, and the above-mentioned flip-flops, etc. If you reach an element that cannot be optimized, cut the net at that point (
In step S3), if the signal reaches another terminal as it is, the net is not canted.
以上の処理を未処理端子がなくなるまで行い。Repeat the above process until there are no more unprocessed terminals.
未処理端子がなくなったならば、各切断点に外部端子a
−gを生成し、それにより下位階層回路ブロック2を
外部インタフェース回路21と内部回路22とに分ける
(ステップS4)、この結果、第4図図示の下位階層回
路ブロック2は、第6図の外部インタフェース回路21
と、第7図の外部端子a〜gで区分けされる内部回路2
2とに分割される。Once there are no more unprocessed terminals, add external terminal a to each cutting point.
-g, thereby dividing the lower layer circuit block 2 into the external interface circuit 21 and the internal circuit 22 (step S4). As a result, the lower layer circuit block 2 shown in FIG. Interface circuit 21
and internal circuit 2 divided by external terminals a to g in FIG.
It is divided into 2.
この外部インタフェース回路21はAND、ORなどの
基本的なゲート回路のみで構成されているので、データ
の規模は内部回路に比べてはるかに小さい。Since this external interface circuit 21 is comprised only of basic gate circuits such as AND and OR, the scale of data is much smaller than that of the internal circuit.
一方、下位階屓機能ブロック2゛とは別個に。On the other hand, separately from the lower level functional block 2'.
上位階層機能図1′をマクロ展開すると、第8図に示さ
れるような目的テクノロジの回路が得られる。ここで、
マクロ展開後の上位階層回路図1は。When the upper layer functional diagram 1' is macro-expanded, a circuit of the target technology as shown in FIG. 8 is obtained. here,
Upper layer circuit diagram 1 after macro expansion is shown below.
入力端子61〜64.出力端子65o〜653.インバ
ータ101〜106.ANDゲート107〜113 、
下位階層回路ブロック2を含み構成される。Input terminals 61-64. Output terminals 65o-653. Inverters 101-106. AND gates 107-113,
It is configured to include a lower layer circuit block 2.
この上位階層回路図1に、下位階層回路ブロック2を、
内部回路22はそのまま下位階層として残して外部イン
タフェース回路21のみを展開することで階層展開する
と、第9図に示されるような回路図が得られる。・
この第9図から明らかなように、ANDゲート108
とインバータ211.ANDゲート109 とインバー
タ212.ANDゲート213とインバータ103゜A
NDゲート214とインバータ104.ANDゲート2
15 とインバータ105.ANDゲート216 とイ
ンバータ106はそれぞれ一つのNANDゲートで置き
換えることが可能であり、これらの回路部分は冗長部分
である。そこで第9図の回路に対して最適化処理を行い
、上述の回路部分をそれぞれNANDゲート31〜36
で置き換える。In this upper layer circuit diagram 1, a lower layer circuit block 2 is added.
When the internal circuit 22 is left as it is as a lower layer and only the external interface circuit 21 is expanded, a circuit diagram as shown in FIG. 9 is obtained. - As is clear from this FIG. 9, the AND gate 108
and inverter 211. AND gate 109 and inverter 212. AND gate 213 and inverter 103°A
ND gate 214 and inverter 104. AND gate 2
15 and inverter 105. AND gate 216 and inverter 106 can each be replaced with one NAND gate, and these circuit parts are redundant parts. Therefore, optimization processing is performed on the circuit shown in FIG. 9, and the above-mentioned circuit parts are
Replace with
以上により下位階層回路ブロック2をそのまま階層とし
て残して処理していた場合には行えなかった冗長部分の
圧縮が可能となる。As described above, it becomes possible to compress the redundant portion, which could not be done if the lower layer circuit block 2 was left as a layer and processed.
本発明の実施にあたっては種々の変形形態が可能である
。上述の実施例では2階層の機能図について説明したが
、もちろん階層が多階層になってもよ(、その場合には
最下位階層からボトムアンプに処理を行っていけばよい
、また上述の実施例では、内部回路と外部インタフェー
ス回路との分割を回路合成後の回路図レベルで行ったが
、これを回路合成前の機能図レベルで行うことも可能で
ある。Various modifications are possible in implementing the invention. In the above embodiment, a two-layer functional diagram was explained, but of course there may be multiple layers (in that case, processing should be performed from the lowest layer to the bottom amplifier, and the above-mentioned implementation In the example, division into internal circuits and external interface circuits was performed at the circuit diagram level after circuit synthesis, but it is also possible to perform this division at the functional diagram level before circuit synthesis.
(発明の効果〕
本発明によれば、計算機資源が限られたシステムで大規
模回路を回路合成する場合でも、冗長部分が十分に圧縮
された最適な回路合成を行えようになる。(Effects of the Invention) According to the present invention, even when circuit synthesis is performed on a large-scale circuit in a system with limited computer resources, it becomes possible to perform optimal circuit synthesis in which redundant parts are sufficiently compressed.
第1図は本発明に係る原理説明図。
第2図は本発明の実施例における回路合成対象の上位階
層機能図を示すブロック図。
第3図は第2図中の下位階層機能ブロックを示すブロッ
ク図。
第4図は第3図の機部ブロックを回路合成した下位階層
回路図を示す図。
第5図は外部インタフェース回路と内部回路の分割処理
手順を示す流れ図。
第6図は第4図の下位階層回路図から分割した外部イン
タフェース回路を示す図。
第7図は第4図の下位階層回路図から分割した内部回路
を示す図。
第8図は第2図の上位階層機能図をマクロ展開した回路
図。
第9図はfJi18図回路に内部回路を階層に残しつつ
外部インタフェース回路を階層展開した図。
第1θ図は第9図回路にf&通化処理を施した目的とす
る合成回路図。
第11図は従来の回路合成システムを説明する図。
第12図は従来の階層構成の回路合成方式を説明する図
、および。
第13図は従来の階層構成の回路合成方式の問題点を説
明する図である。
図において。
t’−上位WtFffm能図
1−m−上位階層回路図
2′−上位階層機能図
2−下位階層回路図
3、 5.27−ゲート回路
4.25−デコーダ
23、24・−フリップフロンブ
26・−レジスタ
21−外部インタフェース回路
22−内部回路
101〜106,211,212,223.224−・
インバータ107〜113.213〜21G、225〜
228・・−ANDIFj回路221.222.229
−・−フリップフロップA、B、CP、Co 〜C3,
8〜g一端子亥雁例(α1する回路合成対象の上を階層
機能圀第2図
下イ立階A「磯」田)゛ロヅク
第3図
第1
ff。
@、甑ブ0.7りを厄は各合戚Lh下4立階、暦回路図
第4
r’I@p回路と外部4シタフ工−ス回y各の分書11
千ノ1匿第5
図
工A立階層機能図のマクロ展開図
第8
図
外剖■シダフェー又回「各乞躍層7暖間した記第9図
外部イ〉ダフェース回路の第4戊
第6図
内部回路の第4戊
第7図
1−。
最終的1て回路合成3比回路図
第10図
才芝来の回路(1人システム
第11図
従来の階層構への回路合成方3表
イ芝末技鉾10問題所、
第13図FIG. 1 is a diagram explaining the principle of the present invention. FIG. 2 is a block diagram showing an upper layer functional diagram of a circuit to be synthesized in an embodiment of the present invention. FIG. 3 is a block diagram showing lower layer functional blocks in FIG. 2. FIG. 4 is a diagram showing a lower layer circuit diagram obtained by circuit-synthesizing the mechanical blocks of FIG. 3. FIG. 5 is a flowchart showing the procedure for dividing the external interface circuit and internal circuit. FIG. 6 is a diagram showing an external interface circuit divided from the lower layer circuit diagram of FIG. 4. FIG. 7 is a diagram showing an internal circuit divided from the lower layer circuit diagram of FIG. 4. FIG. 8 is a circuit diagram in which the upper layer functional diagram of FIG. 2 is expanded into a macro. FIG. 9 is a diagram in which the external interface circuit is developed in layers while leaving the internal circuits in the fJi18 circuit. FIG. 1θ is a target composite circuit diagram obtained by applying f&uniformization processing to the circuit of FIG. 9. FIG. 11 is a diagram explaining a conventional circuit synthesis system. FIG. 12 is a diagram illustrating a conventional hierarchical circuit synthesis method; FIG. 13 is a diagram illustrating the problems of the conventional hierarchical circuit synthesis method. In fig. t' - Upper layer WtFffm function diagram 1 - m - Upper layer circuit diagram 2' - Upper layer function diagram 2 - Lower layer circuit diagram 3, 5.27 - Gate circuit 4.25 - Decoder 23, 24 - Flip flop 26 - Register 21 - External interface circuit 22 - Internal circuits 101 to 106, 211, 212, 223, 224 -
Inverter 107~113.213~21G, 225~
228...-ANDIFj circuit 221.222.229
---Flip-flops A, B, CP, Co ~C3,
8-g One-terminal pig-goose example (a layered functional area above the circuit synthesis target for α1, Figure 2, lower A standing floor A "Iso" field) Figure 3, Figure 1 ff. @、Koshibbu 0.7、Each joint Lh lower 4th floor、Calendar circuit diagram 4th r'I@p circuit and external 4th construction circuit y each part book 11
1000 1 Anonymous No. 5 Macro development diagram of the A-level functional diagram No. 8 External analysis ■ Sedafe Mata time ``Each layer 7 Warm notes Fig. 9 External I〉 Diagram 4 of the face circuit Fig. 6 Figure 4 of the internal circuit Figure 7 1- Final circuit synthesis 3-ratio circuit diagram Figure 10 Conventional circuit (one-person system Figure 11 How to synthesize circuits into conventional hierarchical structure Table 3) Suegihoko 10 problem areas, Figure 13
Claims (1)
を階層展開しつつ回路合成して目的テクノロジの回路図
を自動生成する回路合成方法において、 下位階層図(92)を、上位階層図(91)において最
適化不可能な内部回路(93)と上位階層図(91)に
おける論理により更に最適化の可能性のある外部インタ
フェース回路(94)とに区分し、下位階層図(92)
を上位階層図(91)へ階層展開する際に、該内部回路
(93)をそのまま階層として残しつつ該外部インタフ
ェース回路(94)のみを上位階層図に階層展開するこ
とを特徴とする階層構成による回路合成方法。[Claims] In a circuit synthesis method for automatically generating a circuit diagram of a target technology by performing circuit synthesis while hierarchically developing a logical circuit diagram hierarchically configured with a functional diagram consisting of a plurality of hierarchies, a lower hierarchy diagram (92) is divided into an internal circuit (93) that cannot be optimized in the upper hierarchy diagram (91) and an external interface circuit (94) that can be further optimized according to the logic in the upper hierarchy diagram (91), and Figure (92)
According to a hierarchical structure characterized in that when the internal circuit (93) is left as it is as a hierarchy, only the external interface circuit (94) is hierarchically expanded to the upper hierarchy diagram (91). Circuit synthesis method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63240201A JPH0289182A (en) | 1988-09-26 | 1988-09-26 | Circuit synthesizing method by hierarchical constitution |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63240201A JPH0289182A (en) | 1988-09-26 | 1988-09-26 | Circuit synthesizing method by hierarchical constitution |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0289182A true JPH0289182A (en) | 1990-03-29 |
Family
ID=17055963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63240201A Pending JPH0289182A (en) | 1988-09-26 | 1988-09-26 | Circuit synthesizing method by hierarchical constitution |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0289182A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009138347A (en) * | 2007-12-04 | 2009-06-25 | Tostem Corp | Opening/closing mechanism and opening part device equipped with it |
-
1988
- 1988-09-26 JP JP63240201A patent/JPH0289182A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2009138347A (en) * | 2007-12-04 | 2009-06-25 | Tostem Corp | Opening/closing mechanism and opening part device equipped with it |
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