JPH0287527A - Manufacture of semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、突出状島領域の
側壁に形成されたグラフトベース領域にベース引出用電
極を接続するバイポーラトランジスタを有する半導体集
積回路装置に適用して有効な技術に関するものである。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, particularly a bipolar transistor having a base extraction electrode connected to a graft base region formed on a side wall of a protruding island region. The present invention relates to techniques that are effective when applied to semiconductor integrated circuit devices.
本発明者が開発中のバイポーラトランジスタはＳ Ｉ
ＣＯＳ （Ｓｉｄｅ Ｗａｌｌ Ｂａ５ｅ Ｃｏｎｔａ
ｃｔ ５ｔｒｕｃｔｕｒｅ）構造を採用している。この
５ＩＣＯＳ構造を採用するバイポーラトランジスタは動
作領域間に形成される寄生容量が小さいので低電流で高
周波特性を得ることができる。なお、この種の５ＩＣＯ
８構造を採用するバイポーラトランジスタについては例
えば特開昭５９−４０５７１号公報に記載されている。The bipolar transistor currently being developed by the present inventor is S I
COS (Side Wall Ba5e Conta
ct 5structure) structure. A bipolar transistor employing this 5ICOS structure has a small parasitic capacitance formed between operating regions, so it can obtain high frequency characteristics with a low current. In addition, this type of 5ICO
A bipolar transistor employing the 8 structure is described in, for example, Japanese Patent Laid-Open No. 59-40571.
前記５ＩＣＯ８構造を採用するバイポーラトランジスタ
は、活性領域に形成された突出状（凸状）島領域に真性
ベース領域を形成し、突出状島領域の側壁にグラフトベ
ース領域を形成している。突出状島領域の側壁つまりグ
ラフトベース領域にはベース開口を通してベース引出用
電極が接続されている。ベース引出用電極はｐ型不純物
が導入された多結晶珪素膜で形成されている。In the bipolar transistor employing the 5ICO8 structure, an intrinsic base region is formed in a protruding (convex) island region formed in an active region, and a graft base region is formed on a sidewall of the protruding island region. A base extraction electrode is connected to the side wall of the protruding island region, that is, the graft base region, through the base opening. The base extraction electrode is formed of a polycrystalline silicon film doped with p-type impurities.
この５ＩＣＯ８構造を採用するバイポーラトランジスタ
のベース引出用電極は以下の方法で形成されている。The base lead electrode of the bipolar transistor employing this 5ICO8 structure is formed by the following method.
まず、基板（エピタキシャル、ｌｉ！Ｉ）の活性領域の
主面上に３層構造のマスク層を形成する。第１磨目のマ
スクは熱酸化法で形成した酸化珪素膜で形成されている
。第２層目マスクはＣＶＤ法で堆積した窒化珪素膜で形
成されている。第３ＦＩＪ目マスクはＣＶＤ法で堆積さ
せた酸化珪素膜で形成されている。First, a three-layered mask layer is formed on the main surface of the active region of a substrate (epitaxial, li!I). The mask for the first polishing is made of a silicon oxide film formed by a thermal oxidation method. The second layer mask is formed of a silicon nitride film deposited by the CVD method. The third FIJ mask is formed of a silicon oxide film deposited by the CVD method.
次に、荊記第３層目マスクを主体に使用し、基板の非活
性領域の主面を異方性エツチングで除去し、突出状島領
域を形成する。この後、基板の非活性領域の主面に素子
分離用絶縁膜（酸化珪素膜）を形成すると共に、突出状
島領域の側壁に前記素子分１１１Ｍ！！縁膜に比へて薄
い絶縁膜（酸化珪素膜）を形成する。Next, mainly using the third layer mask, the main surface of the non-active region of the substrate is removed by anisotropic etching to form a protruding island region. Thereafter, an insulating film for element isolation (silicon oxide film) is formed on the main surface of the non-active region of the substrate, and the element portion 111M! ! An insulating film (silicon oxide film) that is thinner than the edge film is formed.
次に、前記突出状島領域の側壁にベース開口を形成する
。ベース開口は、前記第１層目マスク及び第３層目マス
クをエツチングマスクとして使用し、前記第２層目マス
クをサイドエツチングし、この後、第２層目マスクを用
いて第１層目マスクを部分的に除去することによって形
成されている。Next, a base opening is formed in the side wall of the protruding island region. The base opening is formed by side etching the second layer mask using the first layer mask and the third layer mask as etching masks, and then etching the first layer mask using the second layer mask. It is formed by partially removing the
次に、基板全面にＣＶＤ法で多結晶珪素膜を堆積する。Next, a polycrystalline silicon film is deposited over the entire surface of the substrate by CVD.
この多結晶珪素膜は、前記ベース開口を通して突出状島
領域の側壁に一部分を接触させ。A portion of the polycrystalline silicon film contacts the side wall of the protruding island region through the base opening.
突出状島領域等の段差形状に沿って略均一な膜厚で堆積
される。多結晶珪素膜にはｐ型不純物例えばＢが導入さ
れている。The film is deposited with a substantially uniform thickness along the step shape such as the protruding island region. A p-type impurity such as B is introduced into the polycrystalline silicon film.
次に、前記多結晶珪素膜の表面にフォトレジスト膜を塗
布し、多結晶珪素膜の表面の段差形状を緩和する平坦化
処理を施す。Next, a photoresist film is applied to the surface of the polycrystalline silicon film, and a planarization process is performed to reduce the step shape on the surface of the polycrystalline silicon film.
次に、多結晶珪素膜、フォトレジスト膜の夫々の表面に
エツチングを施しくエッチバック処理）、多結晶珪素膜
の高さつまりベース引出用電極の高さを制御する。この
エツチングは前記突出状島領域の上部の第３層目マスク
の表面が露出するまで多結晶珪素膜をエツチングする。Next, the surfaces of the polycrystalline silicon film and the photoresist film are etched (etchback treatment) to control the height of the polycrystalline silicon film, that is, the height of the base extraction electrode. In this etching, the polycrystalline silicon film is etched until the surface of the third layer mask above the protruding island region is exposed.
この後、前記多結晶珪素膜を所定の平面形状にパターン
ニングすることにより、ベース引出用電極が形成される
。Thereafter, a base extraction electrode is formed by patterning the polycrystalline silicon film into a predetermined planar shape.
グラフトベース領域はベース引出用電極に導入されたｐ
型不純物が突出状島領域の側壁部分に拡散されることに
より形成されている。The graft base region is formed by p introduced into the base extraction electrode.
It is formed by diffusing type impurities into the sidewall portions of the protruding island regions.
前述の５ＩＣＯ５構造を採用するバイポーラトランジス
タの製造プロセスにおいて、ベース引出用電極の高さを
決めるエツチングは前記第３層目マスクの膜厚の範囲内
で制御する必要がある。ところが、エツチング量は第３
層目マスクが露出するまでの時間を目安として決めてい
るので、製造プロセス条件のばらつきによって前記エツ
チング量が変化する。オーバエツチングの場合、突出状
島領域の側壁（グラフトベース領域）までエツチングさ
れ、グラフトベース領域とベース引出用電極との導通不
良を生じる。また、アンダーエツチングの場合、第３Ｊ
ｊｌ目マスクの表面が多結晶珪素膜で覆われるので、ベ
ース引出用電極の形成後に第３層目マスクを除去するこ
とができない製造プロセス不良を生じる。このため、５
ＩＣＯ３構造を採用するバイポーラトランジスタを有す
る半導体集積回路装置の製造上の歩留りが低下する。In the manufacturing process of a bipolar transistor employing the above-mentioned 5ICO5 structure, the etching which determines the height of the base extraction electrode must be controlled within the range of the film thickness of the third layer mask. However, the amount of etching is the third
Since the time until the layer mask is exposed is determined as a guide, the etching amount changes depending on variations in manufacturing process conditions. In the case of over-etching, the side wall of the protruding island region (graft base region) is etched, resulting in poor conduction between the graft base region and the base extraction electrode. In addition, in the case of under etching, the 3rd J
Since the surface of the jl-th mask is covered with a polycrystalline silicon film, a defect in the manufacturing process occurs in that the third layer mask cannot be removed after the base extraction electrode is formed. For this reason, 5
The manufacturing yield of semiconductor integrated circuit devices having bipolar transistors employing the ICO3 structure decreases.
本発明の目的は、５ＩＣＯ８構造を採用するバイポーラ
トランジスタを有する半導体集積回路装置において、ベ
ース引出用電極の高さを高精度で制御することが可能な
技術を提供することにある。An object of the present invention is to provide a technique that enables highly accurate control of the height of a base lead-out electrode in a semiconductor integrated circuit device having a bipolar transistor employing a 5ICO8 structure.
本発明の他の目的は、前記目的を達成し、製造上の歩留
りを向上することが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of achieving the above object and improving manufacturing yield.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
５ＩＣＯ５構造を採用するバイポーラトランジスタを有
する半４体集積回路装置の製造方法において、前記突出
状島領域の側壁に選択的に第１弓出用電極膜を形成し、
この第１引出用電極膜の上部にエツチングマスクを形成
し、前記第１引出用電極膜上及びエツチングマスク上を
含む基板全面に、下地の段差形状に沿って略均一な膜厚
で堆積される第２引出用電極膜を形成し、この第２引出
用電極膜の表面上に段差形状を緩和する有機物膜を塗布
して平坦化処理を施し、前記第２引出用電極膜、有機物
膜の夫々の表面を前記エツチングマスクが露出する程度
まで略均一にエツチング除去する工程を備える。In the method for manufacturing a semi-quadrilateral integrated circuit device having a bipolar transistor adopting a 5ICO5 structure, a first protruding electrode film is selectively formed on a side wall of the protruding island region;
An etching mask is formed on the first lead-out electrode film, and the film is deposited with a substantially uniform thickness over the entire surface of the substrate including the first lead-out electrode film and the etching mask along the step shape of the base. A second lead-out electrode film is formed, and an organic film for reducing the step shape is applied on the surface of the second lead-out electrode film, and a planarization process is performed on the surface of the second lead-out electrode film and the organic film, respectively. The method includes a step of etching away the surface of the etching mask substantially uniformly to the extent that the etching mask is exposed.
上述した手段によれば、前記第１引出用電極膜の上部の
エツチングマスクがエツチングストッパとして作用する
ので、前記グラフトベース領域に接続される部分の引出
用電極の高さを精密に制御することができる。この結果
、グラフトベース領域とベース引出用電極との導通不良
を防止し、又マスクの除去ができない等の製造プロセス
不良を防止することができるので、半導体集積回路装置
の製造上の歩留りを向上することができる。According to the above-mentioned means, since the etching mask on the upper part of the first extraction electrode film acts as an etching stopper, it is possible to precisely control the height of the extraction electrode in the portion connected to the graft base region. can. As a result, it is possible to prevent poor conduction between the graft base region and the base extraction electrode, and also to prevent manufacturing process defects such as inability to remove the mask, thereby improving the manufacturing yield of semiconductor integrated circuit devices. be able to.
以下、本発明の構成について、一実施例とともに説明す
る。Hereinafter, the configuration of the present invention will be explained along with one embodiment.
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。In addition, in all the figures for explaining the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
本発明の一実施例である半導体集積回路装置の５ｒｃｏ
ｓ構造を採用するバイポーラ１−ランジスタを第１図（
要部断面図）で示す。5rco of a semiconductor integrated circuit device which is an embodiment of the present invention
Figure 1 shows a bipolar 1-transistor that adopts the s structure (
(Cross-sectional view of main parts)
第１図に示すように、半導体集積回路装置は単結晶珪素
からなるｐ−型半導体基板１の主面上にｎ型エピタキシ
ャル層ＩＡを積層している。５ＩＣＯ８構造を採用する
バイポーラトランジスタは分離領域で他の素子と電気的
に分離されている。分離領域は、半導体基板１．素子分
離用絶縁膜４及び図示しない分離用ｐ°型半導体領域で
構成されている。素子分離用絶縁膜４はエピタキシャル
層ＩＡの非活性領域の主面を酸化して形成した酸化珪素
膜で形成されている。As shown in FIG. 1, the semiconductor integrated circuit device has an n-type epitaxial layer IA stacked on the main surface of a p-type semiconductor substrate 1 made of single-crystal silicon. A bipolar transistor employing a 5ICO8 structure is electrically isolated from other elements in an isolation region. The separation region is formed on the semiconductor substrate 1. It is composed of an insulating film 4 for element isolation and a p° type semiconductor region for isolation (not shown). The element isolation insulating film 4 is formed of a silicon oxide film formed by oxidizing the main surface of the non-active region of the epitaxial layer IA.
前記５ＩＣＯ８構造のバイポーラトランジスタは、ｎ型
コレクタ領域、ｐ型ベース領域及びｎ型エミッタ領域で
形成されたｎｐｎ型構造で構成されている。The bipolar transistor with the 5ICO8 structure has an npn-type structure formed of an n-type collector region, a p-type base region, and an n-type emitter region.
コレクタ領域は、埋込型のｎ°型半導体領域２、ｎ型半
導体領域７及びコレクタ電位用上用ｎ°型半導体領域１
５で構成されている。埋込型のｎ゛型半導体領域２は半
導体基板１とエピタキシャル層ＩＡとの間に設けられて
いる。ゴ型半導体領域７は。The collector region includes a buried n° type semiconductor region 2, an n type semiconductor region 7, and an upper n° type semiconductor region 1 for collector potential.
It consists of 5. A buried n-type semiconductor region 2 is provided between the semiconductor substrate 1 and the epitaxial layer IA. The Go-type semiconductor region 7 is.
活性領域に形成された突出状（凸状）島領域３のエピタ
キシャルＪＷＩＡの主面部に設けられている。It is provided on the main surface of the epitaxial JWIA in a protruding (convex) island region 3 formed in the active region.
この突出状島領域３はメサエッチングでエピタキシャル
層ＩＡの非活性領域を除去することによって形成されて
いる。コレクタ電位用上用ｎ°型半導体領域１５は、前
記ｎ゛型半導体領域７が設けられた突出状島領域３と異
なる活性領域に形成された突出状島領域３のエピタキシ
ャル層ＩＡの主面部に設けられている。ｎ゛型半導体領
域７とコレクタ電位用上用ｎ型半導体領域７導体領域込
型のｎ°型半導体領域２を介在させて電気的に接続され
ている。This protruding island region 3 is formed by removing an inactive region of the epitaxial layer IA by mesa etching. The upper n° type semiconductor region 15 for collector potential is located on the main surface of the epitaxial layer IA of the protruding island region 3 formed in an active region different from the protruding island region 3 in which the n° type semiconductor region 7 is provided. It is provided. The n-type semiconductor region 7 and the upper n-type semiconductor region 7 for collector potential are electrically connected with the conductor region-containing n-type semiconductor region 2 interposed therebetween.
コレクタ領域のうちコレクタ電位用上用ｎ°型半導体領
域１５には絶縁膜４Ａ及び１２に形成された接続孔１６
を通して配ＲＩＡ１７が接続されている。絶縁膜４Ａは
例えば酸化珪素膜で形成され、絶縁膜１２は例えば窒化
珪素膜で形成されている。配線１７は例えばアルミニウ
ムやアルミニウム合金（Ｓｉ又は及びＣｕが添加されて
いる）で形成されている。A connection hole 16 formed in the insulating films 4A and 12 is located in the upper n° type semiconductor region 15 for collector potential in the collector region.
A distribution RIA 17 is connected through it. The insulating film 4A is made of, for example, a silicon oxide film, and the insulating film 12 is made of, for example, a silicon nitride film. The wiring 17 is made of, for example, aluminum or an aluminum alloy (to which Si or Cu is added).
前記ベース領域は、真性ベース領域としてのｐ型半導体
領域９及びグラフトベース領域としてのｐ°型半導体領
域８で構成されている。ｐ型半導体領域８は突出状島領
域３のｎ゛型半導体領域７の主面部に設けられている。The base region is composed of a p-type semiconductor region 9 as an intrinsic base region and a p°-type semiconductor region 8 as a graft base region. The p-type semiconductor region 8 is provided on the main surface of the n-type semiconductor region 7 of the protruding island region 3.
ｐ°型半導体領域８は突出状島領域４の側壁具体的には
肩部分においてｒ＋’型半導体領域７の主面部に設けら
れている。The p° type semiconductor region 8 is provided on the main surface of the r+' type semiconductor region 7 at the side wall of the protruding island region 4, specifically at the shoulder portion.
ベース領域のうちグラフトベース領域であるｐ。p which is the graft base region among the base regions.
型半導体領域８の側壁にはベース開口５を通してベース
引出用電極６が接続されている。ベース引出用電極６は
例えばＣＶＤ法で堆積した多結晶珪素膜で形成し、この
多結晶珪素膜にはｐ型不純物例えばＢが導入されている
。ｐ型不純物は、ベース引出用電極６の抵抗値を低減す
ると共に、グラフトベース領域であるｐ゛型半導体領域
８を形成するようになっている。ベース引出用電極６に
は絶縁膜１０及び１２に形成された接続孔１６を通して
配線１７が接続されている。A base extraction electrode 6 is connected to the side wall of the type semiconductor region 8 through the base opening 5 . The base extraction electrode 6 is formed of a polycrystalline silicon film deposited by, for example, a CVD method, and a p-type impurity, such as B, is introduced into this polycrystalline silicon film. The p-type impurity reduces the resistance value of the base extraction electrode 6 and forms a p-type semiconductor region 8 which is a graft base region. A wiring 17 is connected to the base extraction electrode 6 through a connection hole 16 formed in the insulating films 10 and 12.
前記エミッタ領域はｎ°型半導体領域１４で構成されて
いる。ｎ°型半導体領域１４は突出状島領域３の真性ベ
ース領域であるｐ型半導体領域９の主面部に設けられて
いる。The emitter region is composed of an n° type semiconductor region 14. The n° type semiconductor region 14 is provided on the main surface of the p type semiconductor region 9, which is the intrinsic base region of the protruding island region 3.
エミッタ領域のｎ゛型半導体領域１４は絶縁膜１０に形
成されたエミッタ開口１１を通してエミッタ引出用電極
１３が接続されている。エミッタ引出用電極１３は例え
ばＣＶＤ法で堆積された多結晶珪素膜で形成され、この
多結晶珪素膜にはｎ型不純物例えばＡｓが導入されてい
る。ｎ型不純物はエミッタ引出用電極１３の抵抗値を低
減すると共にｎ°型半導体領域１４を形成するようにな
っている。このエミッタ引出用電極１３には配線１７が
接続されている。An emitter extraction electrode 13 is connected to the n-type semiconductor region 14 of the emitter region through an emitter opening 11 formed in the insulating film 10. The emitter extraction electrode 13 is formed of, for example, a polycrystalline silicon film deposited by the CVD method, and an n-type impurity, for example, As, is introduced into this polycrystalline silicon film. The n-type impurity reduces the resistance value of the emitter extraction electrode 13 and forms an n°-type semiconductor region 14. A wiring 17 is connected to this emitter extraction electrode 13.
次に、前記５ＩＣＯ３構造のバイポーラトランジスタの
製造方法の要部について、第２図乃至第８図（製造工程
毎に示す要部拡大断面図）を用いて説明する。Next, the main parts of the method for manufacturing the bipolar transistor of the 5ICO3 structure will be explained using FIGS. 2 to 8 (enlarged cross-sectional views of main parts shown for each manufacturing process).
まず、半導体基板１の主面に成長させたｎ−型エピタキ
シャル層ＩＡの活性領域の主面上に、第１層目マスク１
８、第２層目マスク１９、第３層目マスク２０の夫々を
順次積層する。第１層目のマスク１８は１例えば熱酸化
法で形成した酸化珪素膜を用い、５００〜１０００［人
］程度の膜厚で形成されている。第２層目マスク１９は
、例えばＣＶＤ法で堆積した窒化珪素膜を用い、１００
０〜２００ ＱＣ人］程度の膜厚で形成されている。第
３層目マスク２０は、例えばＣＶＤ法で堆積させた酸化
珪素膜を用い、７０００〜８０００［人］程度の膜厚で
形成されている。First, a first layer mask 1 is placed over the main surface of the active region of the n-type epitaxial layer IA grown on the main surface of the semiconductor substrate 1.
8. Layer each of the second layer mask 19 and third layer mask 20 one after another. The first layer mask 18 is formed using, for example, a silicon oxide film formed by a thermal oxidation method, and has a film thickness of about 500 to 1000 [layers]. The second layer mask 19 is made of, for example, a silicon nitride film deposited by the CVD method, and
It is formed with a film thickness of about 0 to 200 QC people]. The third layer mask 20 is formed using, for example, a silicon oxide film deposited by a CVD method, and has a thickness of about 7000 to 8000 [layers].
次に、前記第３層目マスク２０を主体として使用し、エ
ピタキシャル層ＩＡの非活性領域の主面を異方性エツチ
ングで除去し、突出状島領域３を形成する。この後、半
導体基板ｌの非活性領域の主面上に素子分離用絶縁膜（
酸化珪素膜）４を形成すると共に、突出状島領域３の側
壁に前記素子分離絶縁膜４に比べて薄い膜厚の図示しな
い酸化珪素膜（４Ａ）を形成する。Next, using the third layer mask 20 as a main component, the main surface of the non-active region of the epitaxial layer IA is removed by anisotropic etching to form the protruding island region 3. After this, an insulating film for element isolation (
At the same time, a silicon oxide film (4A), not shown, which is thinner than the element isolation insulating film 4 is formed on the side wall of the protruding island region 3.
次に、第２図に示すように、前記突出状島領域３の側壁
にベース開口５を形成する。ベース開Ｌ１５は、前記第
１層目マスク１８及び第３層目マスク２０をエツチング
マスクとして使用し、前記第２層目マスク１９をサイド
エツチングし、この後、第２層目マスク１９を用いて第
１層目マスク１８及び前記絶縁膜（４Ａ）を部分的に除
去することによって形成されている。Next, as shown in FIG. 2, a base opening 5 is formed in the side wall of the protruding island region 3. The base opening L15 is performed by side etching the second layer mask 19 using the first layer mask 18 and the third layer mask 20 as etching masks, and then using the second layer mask 19. It is formed by partially removing the first layer mask 18 and the insulating film (4A).
次に、第３図に示すように、突出状島領域３の側壁及び
第３層目マスク２０の側壁に選択的に引出用電極膜６Ａ
を形成する。引出用電極膜６Ａはベース引出用電極６の
一部を形成するようになっている。引出用電極膜６Ａは
１例えば、基板全面に約３０００［入］程度の膜厚の多
結晶珪素膜をＣＶＤ法で堆積し、この多結晶珪素膜にＲ
ＩＥ等の異方性エツチングを施し、平坦部分の多結晶珪
素膜を除去することにより形成することができる。Next, as shown in FIG. 3, an extraction electrode film 6A is selectively formed on the side wall of the protruding island region 3 and the side wall of the third layer mask 20.
form. The extraction electrode film 6A forms a part of the base extraction electrode 6. The extraction electrode film 6A is made by depositing, for example, a polycrystalline silicon film with a thickness of about 3000 μm over the entire surface of the substrate using the CVD method, and applying R to this polycrystalline silicon film.
It can be formed by performing anisotropic etching such as IE and removing the flat portion of the polycrystalline silicon film.
次に、第４図に示すように、引出用電極膜６Ａの上部を
除き、前記引出用電極膜６Ａの側壁に選択的に耐酸化マ
スク２１を形成する。耐酸化マスク２１は１例えば、基
板全面に約１０００〜２０００［人］程度の膜厚の窒化
珪素膜をＣＶＤ法又はスパッタ法で堆積し、この窒化珪
素膜にＲＩＥ等の異方性エツチングを施し、平坦部分の
窒化珪素膜を除去することにより形成することができる
。Next, as shown in FIG. 4, an oxidation-resistant mask 21 is selectively formed on the side wall of the extraction electrode film 6A except for the upper part of the extraction electrode film 6A. The oxidation-resistant mask 21 is made by, for example, depositing a silicon nitride film with a thickness of approximately 1,000 to 2,000 nitrides on the entire surface of the substrate by CVD or sputtering, and then subjecting this silicon nitride film to anisotropic etching such as RIE. , can be formed by removing the flat portion of the silicon nitride film.
次に、第５図に示すように、耐酸化マスク２１及び第３
層目マスク２０の夫々から露出する引出用電極膜６Ａの
上部にエツチングマスク２２を形成する。Next, as shown in FIG.
An etching mask 22 is formed on the top of the extraction electrode film 6A exposed from each layer mask 20.
エツチングマスク２２は熱酸化法で引出用電極膜６Ａの
上部を酸化した酸化珪素膜で形成する。このエツチング
マスク２２は例えば３００〜１０００［人］８度の膜厚
で形成する。つまり、エツチングマスク２２はベース引
出用電極６を形成する多結晶珪素膜に対してエツチング
選択比を有する材質で形成する。また、突出状島領域３
、引出用電極膜６Ａ、耐酸化マスク２１の夫々は第３！
ｌ目マスク２０に対して自己整合的に形成されているの
で、前記エツチングマスク２２は結果的に第３層目マス
ク２０に対して自己整合的に形成することができる。こ
の後、耐酸化マスク２１を選択的に除去する。The etching mask 22 is formed of a silicon oxide film obtained by oxidizing the upper part of the extraction electrode film 6A using a thermal oxidation method. This etching mask 22 is formed to have a film thickness of, for example, 300 to 1000 [people] 8 degrees. That is, the etching mask 22 is formed of a material having an etching selectivity with respect to the polycrystalline silicon film forming the base extraction electrode 6. In addition, the protruding island region 3
, the extraction electrode film 6A, and the oxidation-resistant mask 21 are the third!
Since the etching mask 22 is formed in self-alignment with the first layer mask 20, the etching mask 22 can be formed in self-alignment with the third layer mask 20. After this, the oxidation-resistant mask 21 is selectively removed.
次に、引出用電極膜６Ａ上及び第３層目マスク２０上を
含む基板全面に引出用電極膜Ａ膜６Ｂを形成する。引出
用電極膜６Ｂはベース引出用電極６を形成するようにな
っている。引出用電極膜６Ｂは。Next, an extraction electrode film A film 6B is formed over the entire surface of the substrate including on the extraction electrode film 6A and on the third layer mask 20. The extraction electrode film 6B forms the base extraction electrode 6. The extraction electrode film 6B is.
例えばＣＶＤ法で堆積した多結晶珪素膜を用い。For example, a polycrystalline silicon film deposited by CVD method is used.
６０００〜８０００［人コ程度の膜厚で形成する。6,000 to 8,000 [formed with a film thickness of about the same thickness as that of a human.
引出用電極膜６ＢはＣＶＤ法で堆積されるので下地の段
差形状に沿って略均一な膜厚で形成されている。この後
、第６図に示すように、引出用電極膜６Ｂの表面上に有
機物膜２３を塗布し、引出用電極１１ｉ６Ｂの表面を見
かけ上平坦化する。つまり。Since the extraction electrode film 6B is deposited by the CVD method, it is formed to have a substantially uniform thickness along the step shape of the base. Thereafter, as shown in FIG. 6, an organic film 23 is applied on the surface of the extraction electrode film 6B to apparently flatten the surface of the extraction electrode 11i6B. In other words.
引出用電極膜６Ｂの表面の段差形状を緩和するために平
坦化処理を施す。有機物膜２３は例えばフォトレジスト
膜を用いる。A planarization process is performed to reduce the step shape on the surface of the extraction electrode film 6B. For example, a photoresist film is used as the organic film 23.
次に、第７図に示すように、前記引出用電極膜６Ａの上
部のエツチングマスク２２が露出する程度まで、引出用
電極膜６Ｂの表面、有機物膜２３の表面の夫々を均一に
エツチングする（エッチバック処理）。このエツチング
によって、ベース引出用電極６の高さが決定される。こ
の後、前記エツチングマスク２２及び有機物膜２３を除
去し、引出用電極膜６Ａ、６Ｂの夫々の表面を露出する
。Next, as shown in FIG. 7, the surface of the extraction electrode film 6B and the surface of the organic film 23 are uniformly etched to the extent that the etching mask 22 on the upper part of the extraction electrode film 6A is exposed. etchback processing). The height of the base extraction electrode 6 is determined by this etching. Thereafter, the etching mask 22 and the organic film 23 are removed to expose the surfaces of the extraction electrode films 6A and 6B.
次に、露出された引出用電極ｌ摸６Ａ、６Ｂの夫々にｐ
型不純物を導入し、所定のパターンニングを施すことに
より、ベース引出用電極６を形成することができる。こ
のベース引出用電極６に導入されたｐ型不純物は、ベー
ス開口５部分において。Next, apply p to each of the exposed extraction electrodes 6A and 6B.
By introducing mold impurities and performing predetermined patterning, the base extraction electrode 6 can be formed. The p-type impurity introduced into the base extraction electrode 6 is introduced into the base opening 5 portion.
突出状島領域３の側壁のｎ型半導体領域７の主面部に拡
散され、グラフトベース領域であるｐ°型半導体領域８
を形成する。A p° type semiconductor region 8, which is a graft base region, is diffused into the main surface of the n-type semiconductor region 7 on the side wall of the protruding island region 3.
form.
次に、前記第３層目マスク２０を除去し、この後、露出
する第２層１］マスク１９を耐酸化マスクとして使用し
、ベース引出用電極６の表面に熱酸化で形成した酸化珪
素膜からなる絶縁膜１０を形成する。Next, the third layer mask 20 is removed, and the exposed second layer 1] mask 19 is used as an oxidation-resistant mask to form a silicon oxide film on the surface of the base extraction electrode 6 by thermal oxidation. An insulating film 10 is formed.
そして、第８図に示すように、第２層目マスク１９、第
１層目マスク１８の夫々を除去する。Then, as shown in FIG. 8, the second layer mask 19 and the first layer mask 18 are each removed.
この後、通常の製造プロセスを行うことにより、前記第
１図に示す５ＩＣＯ３構造のバイポーラトランジスタが
完成する。Thereafter, a normal manufacturing process is carried out to complete the bipolar transistor having the 5ICO3 structure shown in FIG.
なお、前記ベース引出用電極６に導入されるｐ型不純物
は、エツチングマスク２２を除去せずに導入してもよい
。この場合、ベース引出用電極６から突出状島領域３の
側壁のｎ型半導体領域７の主面部に拡散されるｐ型不純
物の拡散距離を低減することができる。つまり、グラフ
トベース領域であるＰ°型半導体領域８の拡散距離を低
減することができる。Note that the p-type impurity introduced into the base extraction electrode 6 may be introduced without removing the etching mask 22. In this case, the diffusion distance of the p-type impurity diffused from the base extraction electrode 6 to the main surface of the n-type semiconductor region 7 on the side wall of the protruding island region 3 can be reduced. In other words, the diffusion distance of the P° type semiconductor region 8, which is the graft base region, can be reduced.
このように、５ＩＣＯ３構造を採用するバイポーラトラ
ンジスタを有する半導体集積回路装置の製造方法におい
て、前記突出状島領ｆｔ１３の側壁に選択的に引出用電
極膜６Ａを形成し、この引出用電極膜６Ａの上部にエツ
チングマスク２２を形成し、前記引出用電極膜６Ａ上及
びエツチングマスク２２上を含む基板全面に、下地の段
差形状に沿って略均一な膜厚で堆積される引出用電極膜
６Ｂを形成し、この引出用電極膜６Ｂの表面上に段差形
状を緩和する有機物膜２３を塗布して平坦化処理を施し
。As described above, in the method of manufacturing a semiconductor integrated circuit device having a bipolar transistor adopting the 5ICO3 structure, the extraction electrode film 6A is selectively formed on the side wall of the protruding island region ft13, and the extraction electrode film 6A is An etching mask 22 is formed on the upper part, and an extraction electrode film 6B is formed on the entire surface of the substrate including the extraction electrode film 6A and the etching mask 22 with a substantially uniform thickness along the step shape of the base. Then, on the surface of this extraction electrode film 6B, an organic film 23 for reducing the step shape is applied and flattened.
前記引出用電極膜６Ｂ、有機物膜２３の夫々の表面を前
記エツチングマスク２２が露出する程度まで略均一にエ
ツチング除去する工程を備えることにより、前記引出用
電極膜６Ａの上部のエツチングマスク２２がエツチング
ストッパとして作用するので、前記グラフトベース領域
（ｐ”型半導体領域８）に接続される部分のベース引出
用電極６の高さを精密に制御することができる。この結
果、グラフトベース領域であるＰ°型半導体領域８とベ
ース引出用電極６との導通不良を防止し、又第３層目マ
スク２０の除去ができない等の製造プロセス不良を防止
することができるので、半導体集積回路装置の製造上の
歩留りを向上することができる。By including a step of substantially uniformly etching the surfaces of the extraction electrode film 6B and the organic film 23 to the extent that the etching mask 22 is exposed, the etching mask 22 on the upper part of the extraction electrode film 6A is etched. Since it acts as a stopper, the height of the base extraction electrode 6 in the portion connected to the graft base region (p” type semiconductor region 8) can be precisely controlled. Since it is possible to prevent poor conduction between the °-type semiconductor region 8 and the base lead-out electrode 6, and also to prevent manufacturing process defects such as not being able to remove the third layer mask 20, it is possible to prevent defects in the manufacturing process of semiconductor integrated circuit devices. The yield can be improved.
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
５ＩＣＯ５構造を採用するバイポーラトランジスタを有
する半導体集積回路装置の製造上の歩留りを向上するこ
とができる。The manufacturing yield of a semiconductor integrated circuit device having a bipolar transistor employing a 5ICO5 structure can be improved.
第１図は、本発明の一実施例である半導体集積回路装置
の５ＩＣＯ３構造を採用するバイポーラ１−ランジスタ
の要部断面図、
第２図乃至第８図は、前記半導体集積回路装置を製造工
程毎に示す要部拡大断面図である。
図中、１・・・半導体基板、２・・・エピタキシャル層
。
３・・・突出状島領域、５・・・ベース開口、６・・ベ
ース引出用電極、６Ａ、６Ｂ・・・引出用電極膜、２，
７゜８、９．１４．１５・・・半導体領域、１８．１９
．２０・・マスク、２１・耐酸化マスク、２２・・・エ
ツチングマスク、２３・・・有機物１漠である。FIG. 1 is a sectional view of essential parts of a bipolar 1-transistor employing a 5ICO3 structure of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIGS. 2 to 8 show the manufacturing process of the semiconductor integrated circuit device. FIG. In the figure, 1... semiconductor substrate, 2... epitaxial layer. 3... Protruding island region, 5... Base opening, 6... Base extraction electrode, 6A, 6B... Extraction electrode film, 2,
7゜8, 9.14.15...Semiconductor region, 18.19
．． 20...mask, 21... oxidation-resistant mask, 22... etching mask, 23... organic matter 1 mass.
Claims (1)
域に引出用電極を接続するバイポーラトランジスタを有
する半導体集積回路装置の製造方法において、前記突出
状島領域の側壁に選択的に第１引出用電極膜を形成する
工程と、該第１引出用電極膜の上部にエッチングマスク
を形成する工程と、前記第１引出用電極膜上及びエッチ
ングマスク上を含む基板全面に、下地の段差形状に沿っ
て略均一な膜厚で堆積される第２引出用電極膜を形成す
る工程と、該第２引出用電極膜の表面上に段差形状を緩
和する有機物膜を塗布して平坦化処理を施す工程と、前
記第２引出用電極膜、有機物膜の夫々の表面を前記エッ
チングマスクが露出する程度まで略均一にエッチング除
去する工程とを備えたことを特徴とする半導体集積回路
装置の製造方法。 ２、前記第１引出用電極膜、第２引出用電極膜の夫々は
多結晶珪素膜で形成され、前記エッチングマスクは酸化
珪素膜で形成されていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路装置の製造方法。 ３、前記エッチングマスクを形成する工程は、前記第１
引出用電極膜の側壁に第１引出用電極膜の上部が露出す
る耐酸化マスクを選択的に形成し、この耐酸化マスクを
用いて第１引出用電極膜の上部を酸化する工程であるこ
とを特徴とする特許請求の範囲第２項に記載の半導体集
積回路装置の製造方法。[Scope of Claims] 1. In a method for manufacturing a semiconductor integrated circuit device having a bipolar transistor that connects an extraction electrode to a graft base region formed on a side wall of a protruding island region, a graft base region formed on a side wall of a protruding island region is provided. a step of forming a first lead-out electrode film, a step of forming an etching mask on the top of the first lead-out electrode film, and a step of forming a first lead-out electrode film over the entire surface of the substrate including the top of the first lead-out electrode film and the etching mask; forming a second lead-out electrode film that is deposited with a substantially uniform thickness along the step shape of the base; and applying an organic material film to soften the step shape on the surface of the second lead-out electrode film. A semiconductor integrated circuit comprising: a step of performing a planarization treatment; and a step of substantially uniformly etching away the respective surfaces of the second lead-out electrode film and the organic material film to the extent that the etching mask is exposed. Method of manufacturing the device. 2. Claim 1, wherein each of the first extraction electrode film and the second extraction electrode film is formed of a polycrystalline silicon film, and the etching mask is formed of a silicon oxide film. A method for manufacturing a semiconductor integrated circuit device according to paragraph 1. 3. The step of forming the etching mask includes the step of forming the etching mask.
The step is to selectively form an oxidation-resistant mask that exposes the upper part of the first extraction electrode film on the side wall of the extraction electrode film, and oxidize the upper part of the first extraction electrode film using this oxidation-resistant mask. A method for manufacturing a semiconductor integrated circuit device according to claim 2, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23873888A JPH0287527A (en) | 1988-09-26 | 1988-09-26 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23873888A JPH0287527A (en) | 1988-09-26 | 1988-09-26 | Manufacture of semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287527A true JPH0287527A (en) | 1990-03-28 |
Family
ID=17034522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23873888A Pending JPH0287527A (en) | 1988-09-26 | 1988-09-26 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287527A (en) |
-
1988
- 1988-09-26 JP JP23873888A patent/JPH0287527A/en active Pending
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