JPH0286330A - Voltage selection circuit - Google Patents

Abstract

PURPOSE:To output a division voltage at high speed by providing the 2nd switch group grouping a switch group corresponding to each division voltage of a series resistance circuit forming plural division voltages into plural blocks and selecting the block. CONSTITUTION:In the case of obtaining 32 division voltages, the 1st switch group consists of 32 sets of MOSFETs and they are grouped into 8 blocks. To each block grouped in this way, one switch MOSFET Q5 is connected in series, which forms the 2nd switch group. In the constitution grouping the 1st switch group into 8, number of MOSFETs forming the 2nd switch group is 1 total 8. Since an allowable input voltage fed to a comparator VC in the constitution dividinig an analog input voltage by a series resistance circuit in this way is able to be halved with respect to a maximum analog voltage, the operating voltage is decreased. Moreover, even if the on-resistance is doubled, the parasitic capacitance is reduced to 1/3, the time constant is decreased and a division voltage is applied at a high speed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基準電圧発生回路に関し、例えばアナログ
／ディジタル変換回路に用いられるものに利用して有効
な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a reference voltage generation circuit, and relates to a technique that is effective for use in, for example, an analog/digital conversion circuit.

〔従来の技術〕[Conventional technology]

逐次比較型Ａ／Ｄ変換回路としては、第２図に示すよう
に、直列抵抗回路により入力アナログ電圧を分圧し、そ
れをスイッチＭＯ３ＦＥＴを介して基準電圧ＶＲと比較
するコンパレータに供給するもの、あるいは第３図に示
すように、ツリー状のスイッチＭＯＳ　Ｆ　ＥＴを介し
て基準電圧ＶＲと比較するコンパレータに供給するもの
とがある。Successive approximation type A/D conversion circuits include those that divide the input analog voltage using a series resistor circuit and supply it to a comparator that compares it with the reference voltage VR via a switch MO3FET, as shown in Figure 2, or As shown in FIG. 3, there is one that supplies the voltage to a comparator that compares it with a reference voltage VR via a tree-like switch MOS FET.

このようなＡ／Ｄ変換回路の桝としては、ナショナルセ
ミコンダクタ社発行のデータブックの前者に対応した’
ＡＤＣＯ８００Ｊや後者に対応した’ＡＤＣＯ８０８Ｊ
がある。As a box for such an A/D conversion circuit, the data book published by National Semiconductor Co., Ltd. corresponds to the former.
ADCO800J and 'ADCO808J corresponding to the latter
There is.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記のＡ／Ｄ変換回路においては、直列の分圧抵抗の数
が多い場合、選択するアナログ信号の寄生容量による変
換速度への影響が配慮されていない。例えば、入力アナ
ログ電圧を３２分割する直列抵抗回路があるとすると、
第２図の回路では各分割点には合計で３２個のアナログ
スイッチとしてのＭＯＳＦＥＴが接続され、ＭＯＳ　Ｆ
　ＥＴの他方はコンパレータに共通に接続される。この
場合、コンパレータの入力には、１借のオン状態のＭＯ
ＳＦＥＴの寄生容量と、オフ状態の３１個のＭＯＳＦＥ
Ｔの寄生容量が接続される。それ故、アナログ電圧の伝
達速度が遅くなり、Ａ／Ｄ変換動作の高速化を妨げる原
因になる。In the above A/D conversion circuit, when there are a large number of series voltage dividing resistors, no consideration is given to the influence of the parasitic capacitance of the selected analog signal on the conversion speed. For example, if there is a series resistance circuit that divides the input analog voltage by 32,
In the circuit shown in Figure 2, a total of 32 MOSFETs as analog switches are connected to each division point, and the MOSFETs are connected to each dividing point.
The other end of ET is commonly connected to a comparator. In this case, the input of the comparator has an on-state MO of 1
SFET parasitic capacitance and 31 MOSFEs in off state
A parasitic capacitance of T is connected. Therefore, the transmission speed of the analog voltage becomes slow, which becomes a cause of hindering the speeding up of the A/D conversion operation.

また、第３図のようにツリー状のスイッチ回路を用いる
場合においては、分割抵抗とコンパレータとの間に、Ｍ
ＯＳ　Ｆ　ＥＴが直列にデコーダのビット数分だけ接続
されることになり、その信号伝達経路における抵抗成分
が大きくなってアナログ電圧の伝達速度を遅くして、上
記同様にＡ／Ｄ変換動作の高速化を妨げる原因になる。In addition, when using a tree-like switch circuit as shown in Fig. 3, M
As many OS FETs as the number of bits of the decoder are connected in series, the resistance component in the signal transmission path increases, slowing down the transmission speed of analog voltage, and increasing the speed of A/D conversion operation as described above. It becomes a cause of hindering the development.

この発明は、高速化を図った電圧選択回路を提供するこ
とにある。An object of the present invention is to provide a voltage selection circuit that achieves high speed.

この発明の他の目的は、高速化を実現した逐次比較型Ａ
／Ｄ変換回路を提供することにある。Another object of the present invention is to realize a successive approximation type A that achieves high speed.
/D conversion circuit.

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、複数の分圧電圧を形成する直列形態の抵抗回
路の各分圧電圧に対応して第１のスイッチ群を設け、こ
の第１のスイッチ群を複数ブロックに分割し、各ブロッ
クに対応して第゛２のスイッチ群を設けることにより上
記分圧電圧を択一的に出力させる。That is, a first switch group is provided corresponding to each divided voltage of a series resistor circuit that forms a plurality of divided voltages, and this first switch group is divided into a plurality of blocks, and a switch corresponding to each block is provided. By providing a second switch group, the divided voltages are selectively output.

〔作　用〕[For production]

上記した手段によれば、分圧電圧のブロック分割に対応
して出力側の寄生容量、が減らせるとともに、伝達経路
のスイッチ数が２個と少な（なるから抵抗成分も小さく
できるから高速な分圧電圧の出力が可能になる。According to the above-mentioned means, the parasitic capacitance on the output side can be reduced in response to the block division of the divided voltage, and the number of switches in the transmission path is as small as 2 (therefore, the resistance component can also be reduced, so high-speed switching can be achieved). It becomes possible to output piezo voltage.

〔実施例〕〔Example〕

第１図には、この発明が適用された逐次比較型Ａ／Ｄ変
換回路の一実施例の要部回路図が示されている。同図の
各回路素子及び回路ブロックは、公知の半導体集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。FIG. 1 shows a circuit diagram of a main part of an embodiment of a successive approximation type A/D conversion circuit to which the present invention is applied. Each circuit element and circuit block in the figure is formed on a single semiconductor substrate such as, but not limited to, single crystal silicon using known semiconductor integrated circuit manufacturing techniques.

この実施例では、特に制限されないが、抵抗素子を直列
形態に接続して入力アナログ電圧を分圧する。上記直列
抵抗回路の両端には、特に制限されないが、インピーダ
ンス変換のためのボルテージフォロワ形態の演算増幅回
路ＯＰＩを介して入力端子ＩＮＡとＩＮＢが設けられる
。これにより、上記直列抵抗回路は、端子ＩＮＡとＩＮ
Ｂ間に供給されたアナログ電圧の分圧電圧を形成するも
のとなる。In this embodiment, although not particularly limited, resistive elements are connected in series to divide the input analog voltage. Although not particularly limited, input terminals INA and INB are provided at both ends of the series resistance circuit via an operational amplifier circuit OPI in the form of a voltage follower for impedance conversion. As a result, the series resistance circuit described above connects the terminals INA and IN.
This forms a divided voltage of the analog voltage supplied between terminals B.

上記分圧抵抗回路における各分圧点には、例示的に示さ
れたスイッチＭＯ３ＦＥＴＱＩ〜Ｑ４等からなる第１の
スイッチ群を構成するＭＯＳＦＥＴの一端がそれぞれ接
続される。上記第１のスイッチ群を構成するＭＯＳ　Ｆ
　ＥＴは、高速動作化のために複数ブロックに分割され
る。例えば、前記のように３２個の分圧電圧を得る場合
（上記端子ＩＮＡとＩＮＢの電圧を含む）、第１のスイ
ッチ群は、３２個のＭＯＳＦＥＴからなり、それが８つ
のブロックに分割される。１つのブロックは、例示的に
示されているＭＯＳ　Ｆ　ＥＴＱ　１ないしＱ４のよう
に４個のスイッチＭＯ３ＦＥＴから構成される。このよ
うに分割された１つのブロックには、例示的に示された
第２のスイッチ群を構成する１つのスイッチＭＯ３ＦＥ
ＴＱ５が直列形態に接続される。上記のように第１のス
イッチ群が８分割される構成では、第２のスイッチ群を
構成するＭＯＳ　Ｆ　ＥＴの数は合計で８個からなる。Each voltage dividing point in the voltage dividing resistor circuit is connected to one end of a MOSFET that constitutes a first switch group consisting of the exemplified switches MO3FETQI to Q4 and the like. MOS F constituting the first switch group
ET is divided into multiple blocks for high-speed operation. For example, when obtaining 32 divided voltages as described above (including the voltages at the terminals INA and INB), the first switch group consists of 32 MOSFETs, which are divided into 8 blocks. . One block is composed of four switch MO3FETs, exemplarily shown as MOS FETQ 1 to Q4. One block divided in this way includes one switch MO3FE constituting the exemplified second switch group.
TQ5 is connected in series configuration. In the configuration in which the first switch group is divided into eight as described above, the number of MOS FETs forming the second switch group is eight in total.

上記第２のスイッチ群を構成する８個のスイッチＭＯＳ
　Ｆ　ＥＴの他端は、共通にコンパレータ■Ｃの反転入
力に（−）に結合される。このコンパレータＶＣの非反
転入力（＋）には、基準電圧ＶＲが供給される。Eight switch MOSs forming the second switch group
The other ends of the FETs are commonly coupled (-) to the inverting input of the comparator C. A reference voltage VR is supplied to the non-inverting input (+) of this comparator VC.

このコンパレータＶＣの出力信号は、制御回路Ｃ０ＮＴ
に供給される。この制御回路Ｃ０ＮＴの出力信号は、デ
コーダＤＥＣに伝えられ、ここでデコードされて上記第
１のスイッチ群のスイッチＭＯＳ　Ｆ　ＥＴのゲートに
供給される制御信号が形成される。The output signal of this comparator VC is the control circuit C0NT
is supplied to The output signal of the control circuit C0NT is transmitted to the decoder DEC, where it is decoded to form a control signal to be supplied to the gates of the switch MOS FETs of the first switch group.

この実施例では、特に制限されないが、第２のスイッチ
群を構成するＭＯＳＦＥＴＱ５等のゲートには、対応す
るブロックのＭＯ３ＦＥＴＱＩ〜Ｑ４のゲートに伝えら
れるスイッチ制御信号を受けるオア（論理和）ゲート回
路Ｇ１の出力信号が供給される。すなわち、対応するブ
ロックのうちのいずれか１つをオン状態にする制御信号
が形成されている状態では、上記オアゲート回路Ｇ１に
より対応する第２のスイッチ群のＭＯＳＦＥＴが自動的
にオン状態にされる。In this embodiment, although not particularly limited, the gates of MOSFETQ5 and the like constituting the second switch group are provided with an OR gate circuit G1 that receives a switch control signal transmitted to the gates of MO3FETQI to Q4 of the corresponding block. output signal is provided. That is, in a state where a control signal that turns on any one of the corresponding blocks is generated, the MOSFET of the corresponding second switch group is automatically turned on by the OR gate circuit G1. .

この実施例のＡ／Ｄ変換動作は、次の通りである。第１
回目の比較動作では、デコーダＤＥＣは、入力アナログ
電圧Ｖｉｎの１／２の電圧を選択するようなスイッチ制
御信号を形成する。したがって、コンパレータｖＣは、
Ｖｉｎ／２と基準電圧ＶＲとを比較して、Ｖｉｎ＞ＶＲ
なら、最上位ビットを論理″１゛にして、デコーダＤＥ
Ｃは、Ｖｉｎ／４の電圧を選択するようなスイッチ制御
信号を形成する。また、Ｖｉｎ＜ＶＲなら、最上位ビッ
トを論理“０”にして、デコーダＤＥＣは、３Ｖｉｎ／
４の電圧を選択するようなスイッチ制御信号を形成する
。そして、第２回目の電圧比較動作を行う。このような
動作を繰り返して、最下位ビットまで逐次比較動作を行
うことより、ディジタル出力信号を得るものである。The A/D conversion operation of this embodiment is as follows. 1st
In the second comparison operation, the decoder DEC forms a switch control signal that selects a voltage that is 1/2 of the input analog voltage Vin. Therefore, the comparator vC is
Comparing Vin/2 and reference voltage VR, Vin>VR
If so, set the most significant bit to logic "1" and use the decoder DE
C forms a switch control signal that selects the voltage of Vin/4. If Vin<VR, the most significant bit is set to logic “0” and the decoder DEC outputs 3Vin/
A switch control signal is formed to select the voltage of 4. Then, a second voltage comparison operation is performed. By repeating such operations and performing successive approximation operations up to the least significant bit, a digital output signal is obtained.

あるいは、制御回路Ｃ０ＮＴとデコーダＤＥＣにより、
例えばスイッチＭＯ３ＦＥＴＱＩから順にオン状態にし
て、コンパレータの出力がロウレベルからハイレベルに
変化したとき、比較動作を終了して制御回路Ｃ０ＮＴの
出力信号、言い換えるならば、デコーダＤＥＣの入力信
号を用いてディジタル信号を得るものとして−もよい。Alternatively, by the control circuit C0NT and decoder DEC,
For example, when the switch MO3FETQI is turned on in order and the output of the comparator changes from low level to high level, the comparison operation is completed and the output signal of the control circuit C0NT, in other words, the input signal of the decoder DEC is used to convert the digital signal. It is also possible to obtain -.

上記スイッチＭＯＳ　Ｆ　ＥＴをオン状態にさせる順序
は、上記の場合とは逆に低い方のレベルから順に高くす
るようにしてもよい。この場合には、コンパレータｖＣ
の出力信号がハイレベルからロウレベルに変化したとき
、比較動作を終了して上記のようにディジタル信号を得
ればよい。Contrary to the above case, the order in which the switch MOS FETs are turned on may be changed from the lowest level to the highest level. In this case, comparator vC
When the output signal changes from high level to low level, the comparison operation may be completed to obtain a digital signal as described above.

このようにアナログ入力電圧を直列抵抗回路で分圧する
構成では、コンパレータ■Ｃに供給される許容入力電圧
を、最大アナログ電圧の１／２にすることができるから
、動作電圧を小さくすることができる。With this configuration in which the analog input voltage is divided by a series resistor circuit, the allowable input voltage supplied to comparator ■C can be reduced to 1/2 of the maximum analog voltage, so the operating voltage can be reduced. .

なお、コンパレータ■Ｃに直接アナログ入力電圧を供給
し、基準電圧を分圧抵抗回路に供給して、量子化電圧を
形成してそれをスイッチＭＯ３ＦＥＴを介して択一的に
選ぶ構成にしてもよい。Note that a configuration may also be adopted in which the analog input voltage is directly supplied to the comparator ■C, the reference voltage is supplied to the voltage dividing resistor circuit, a quantized voltage is formed, and the quantized voltage is selectively selected via the switch MO3FET. .

この実施例では、前記のように３２個の分割電圧を得る
構成の場合、コンパレータＶＣの入力に結合される寄生
容量は、２個のオン状態のＭＯ３ＦＦ、Ｔと、７個のオ
フ状態のＭＯＳＦＥＴによるものとなる。使用するＭＯ
Ｓ　Ｆ　ＥＴのサイズ等によりその寄生容量値は区々に
なるが、上記のようなアナログスイ・ノチとして用いる
場合、−船釣にいってオン状態のＭＯＳ　Ｆ　ＥＴにお
ける寄生容量値は０．２　ｉ）　Ｆ程度で、オフ状態の
ＭＯＳ　Ｆ　ＥＴにおける寄生容量値０．１　ｐ　Ｆ程
度と考えてよい。また、オン抵抗値は、約５ＯＫΩ程度
と考えてよい。In this example, in the case of the configuration to obtain 32 divided voltages as described above, the parasitic capacitance coupled to the input of the comparator VC is the two MO3FFs in the on state and the seven MOSFETs in the off state. It will be due to. MO to use
The parasitic capacitance value varies depending on the size of the SFET, etc., but when used as an analog switch as described above, the parasitic capacitance value of the MOSFET in the on state when fishing on a boat is 0.2. i) It can be considered that the parasitic capacitance value of the MOS FET in the off state is about 0.1 pF. Further, the on-resistance value may be considered to be about 5 OKΩ.

したがって、この実施例では、オフ状態のＭＯ３Ｆ　Ｅ
　Ｔ　ニ換算すると、１０個（７）ＭＯＳＦＥＴ相当分
の寄生容量が付加されるのに対して、第２図の回路では
、オフ状態のＭＯＳ　Ｆ　ＥＴ換算で３３個分の寄生容
量が付加される。したがって、オン抵抗分が２倍になっ
ても寄生容量値が１／３になって時定数が小さくなる、
分圧電圧の高速伝達が可能になる。ところで、第３図の
ようなスイッチツリーを用いた回路では、オフ状態のＭ
Ｏ５ＦＥＴ換算で１５個のＭＯＳＦＥＴ相当分の寄生容
量となり第２図の回路の１／２に減るが、抵抗成分が第
２図の回路の５倍にもなるから第２図の回路より時定数
が大きくなるものである。Therefore, in this example, MO3F E in the off state
In terms of T2, parasitic capacitance equivalent to 10 (7) MOSFETs is added, whereas in the circuit shown in Figure 2, parasitic capacitance equivalent to 33 MOSFETs in the off state is added. . Therefore, even if the on-resistance doubles, the parasitic capacitance value becomes 1/3 and the time constant becomes smaller.
High-speed transmission of divided voltage becomes possible. By the way, in a circuit using a switch tree as shown in Fig. 3, M
In terms of O5FET, the parasitic capacitance is equivalent to 15 MOSFETs, which is reduced to 1/2 of that of the circuit in Figure 2, but the resistance component is five times that of the circuit in Figure 2, so the time constant is lower than that of the circuit in Figure 2. It's going to get bigger.

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１複数の分圧電圧を形成する直列形態の抵抗回路の
各分圧電圧に対応して第１のスイッチ群を設け、この第
１のスイッチ群を複数ブロックに分割し、各ブロックに
対応してブロック選択を行う第２のスイッチ群を設ける
ことにより上記分圧電圧を択一的に出力させる。この構
成においては、分圧電圧のブロック分割に対応して出力
側の寄生容量が減らせるとともに、伝達経路のスイッチ
数が２個と少な（なるから抵抗成分の増加も最小に抑え
られるから高速な分圧電圧の出力が可能になるという効
果が得られる。The effects obtained from the above examples are as follows. That is, (11) a first switch group is provided corresponding to each divided voltage of a series resistor circuit that forms a plurality of divided voltages, this first switch group is divided into a plurality of blocks, and each block is By providing a second switch group that selects blocks correspondingly, the divided voltages are selectively output.In this configuration, the parasitic capacitance on the output side can be reduced in response to the division of the divided voltages into blocks. At the same time, the number of switches in the transmission path is as small as 2 (therefore, the increase in the resistance component is also minimized, so that a high-speed divided voltage can be output.

（２）上記＋１１により、Ａ／Ｄ変換回路における１回
の電圧比較動作に要する時間を短くできるから、Ａ／Ｄ
変換動作の高速化が可能になるという効果が得られる。(2) With +11 above, the time required for one voltage comparison operation in the A/D conversion circuit can be shortened, so the A/D
This has the effect of increasing the speed of the conversion operation.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本頴発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の回路
において、接地電位を基準にしたアナログ電圧を入力す
る場合、端子ＩＮＢを省略して、それに対応した直列抵
抗回路の端を接地するものとしてもよい。また、直列抵
抗回路は、基準の定電圧を分圧するものとし、デコーダ
回路の入力にディジタル入力信号を供給して、第１及び
第２のスイッチ群を通してアナログ電圧を形成するもの
としてもよい。すなわち、上記直列抵抗回路とスイッチ
回路とからなる電圧選択回路は、Ｄ／Ａ変換回路を構成
するものであってもよい。この場合、出力部にはボルテ
ージフォロワ形態の出力回路や階段波状の出力電圧にお
ける高調波成分を除去するロウパスフィルタが必要に応
じて設けられる。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the Examples described above, and it is possible to make various changes without departing from the gist thereof. Not even. For example, in the circuit shown in FIG. 1, when an analog voltage based on the ground potential is input, the terminal INB may be omitted and the end of the corresponding series resistance circuit may be grounded. Further, the series resistance circuit may divide a reference constant voltage, supply a digital input signal to the input of the decoder circuit, and form an analog voltage through the first and second switch groups. That is, the voltage selection circuit made up of the series resistance circuit and the switch circuit may constitute a D/A conversion circuit. In this case, the output section is provided with a voltage follower-type output circuit and a low-pass filter for removing harmonic components in the step-wave output voltage, as necessary.

上記スイッチＭＯＳＦＥＴは、ＮチャンネルＭＯ３ＦＥ
Ｔ又はＰチャンネルＭＯ３ＦＥＴからなるもの他、Ｎチ
ャンネルＭＯ３ＦＥＴとＰチャンネルＭＯＳ　Ｆ　ＥＴ
からなるＣＭＯＳスイッチ回路としてもよい。The above switch MOSFET is an N-channel MO3FE
In addition to those consisting of T or P channel MO3FET, N channel MO3FET and P channel MOS FET
It is also possible to use a CMOS switch circuit consisting of the following.

この発明は、上記Ａ／Ｄ変換回路や、Ｄ／Ａ変換回路の
他、直列抵抗で分圧した電圧を択一的に出力させる電圧
選択回路として広く利用できるものである。The present invention can be widely used as a voltage selection circuit that selectively outputs a voltage divided by a series resistor, in addition to the above-mentioned A/D conversion circuit and D/A conversion circuit.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、複数の分圧電圧を形成する直列形態の抵抗
回路の各分圧電圧に対応して第１のスイッチ群を設け、
この第１のスイッチ群を複数ブロックに分割し、各ブロ
ックに対応してブロック選択を行う第２のスイッチ群を
設けることにより上記分圧電圧を択一的に出力させる。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. That is, a first switch group is provided corresponding to each divided voltage of a series resistor circuit forming a plurality of divided voltages,
The first switch group is divided into a plurality of blocks, and a second switch group for selecting a block is provided corresponding to each block, thereby selectively outputting the divided voltage.

この構成においては、分圧電圧のブロック分割に対応し
て出力側の寄生容量が減らせるとともに、伝達経路′の
スイッチ数が２個と少なくなるから抵抗成分の増加も最
小に抑えられるから高速な分圧電圧の出力が可能になる
。In this configuration, the parasitic capacitance on the output side can be reduced in response to block division of the divided voltage, and since the number of switches in the transmission path is reduced to 2, the increase in resistance component can be minimized, resulting in high speed. It becomes possible to output divided voltage.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この発明が適用されたＡ／Ｄ変換回路の一実
施例を示す要部回路図、 第２図は、従来技術の一例を説明するための要部回路図
、 第３図は、従来技術の他の一例を説明するための要部回
路図である。 ＯＰＩ、ＯＦ２・・演算増幅回路、ＩＮＡ、ＩＮＢ・・
入力端子、ＶＣ・・コンパレータ、Ｃ０ＮＴ・・制御回
路、ＤＥＣ・・デコーダ第 図 第 図 第 図FIG. 1 is a circuit diagram of a main part showing an example of an A/D conversion circuit to which the present invention is applied, FIG. 2 is a circuit diagram of a main part for explaining an example of a conventional technology, and FIG. FIG. 2 is a main circuit diagram for explaining another example of the prior art. OPI, OF2... operational amplifier circuit, INA, INB...
Input terminal, VC...Comparator, C0NT...Control circuit, DEC...Decoder Figure Figure Figure

Claims (1)

【特許請求の範囲】 １、複数の分圧電圧を形成する直列形態の抵抗回路と、
上記各分圧電圧に対応して設けられる第１のスイッチ群
と、上記第１のスイッチ群が分割されてなる複数のスイ
ッチブロックに対応して設けられる第２のスイッチ群と
を含み、上記第１のスイッチ群と第２のスイッチ群とを
通して上記分圧電圧を択一的に出力させることを特徴と
する電圧選択回路。 ２、上記第２のスイッチ群の各スイッチ素子は、対応す
るブロックのスイッチ素子の制御信号を受ける論理和出
力によりスイッチ制御されるものであることを特徴とす
る特許請求の範囲第１項記載の電圧選択回路。 ３、上記直列抵抗回路は入力アナログ電圧が供給される
ものであり、その分圧電圧は上記スイッチ回路を通して
アナログ／ディジタル変換動作を行うコンパレータに伝
えられるものであることを特徴とする特許請求の範囲第
１項記載の電圧選択回路。[Claims] 1. A series resistor circuit that forms a plurality of divided voltages;
a first switch group provided corresponding to each of the divided voltages, and a second switch group provided corresponding to a plurality of switch blocks obtained by dividing the first switch group; A voltage selection circuit characterized in that the divided voltage is selectively outputted through a first switch group and a second switch group. 2. Each switch element of the second switch group is switch-controlled by a logical sum output that receives a control signal of a switch element of a corresponding block. Voltage selection circuit. 3. Claims characterized in that the series resistance circuit is supplied with an input analog voltage, and its divided voltage is transmitted to a comparator that performs an analog/digital conversion operation through the switch circuit. The voltage selection circuit according to item 1.