JPH0286137A - Semiconductor device - Google Patents

Abstract

PURPOSE:To provide a semiconductor device having little variation in threshold voltage, low drain conductance, less instability in operation and characteristics hardly affected by adjacent elements and hence having highly integrated construction, by electrically connecting a pair of layers having a multiplicity of holes by tunnel current through a barrier for the holes present therebetween. CONSTITUTION:On a semi-insulating GaAs substrate 41, there are grown a P<+>-GaAs layer 42, an undoped GaAs layer 43, an N-type delta-doping layer 44, an undoped GaAs layer 45 and a P<+>-GaAs layer 46 sequentially in that order by the molecular beam epitaxy. A WSi film is then deposited by the sputtering process and patterned to form a gate electrode 47. The structure is then etched by using the WSi gate electrode 47 as a mask until the P<+>-GaAs layer 42 is removed. Then, an N<+>-GaAs layer 48 doped with Si is grown selectively. Finally, source and drain electrodes 49 and 50 are formed of Au/Ni/AuGe.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速の化合物半導体電界効果トランジスタを
有する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device having a high-speed compound semiconductor field effect transistor.

〔従来の技術〕[Conventional technology]

第２図（ａ）に、従来のショットキ接合型の電界効果ト
ランジスタ（ＭＥＳＦＥＴ）の概略断面構造を示す、こ
れは、半絶縁性ＧａＡｓ基板１上に、ｐ型ＧａＡｓ層２
を埋込み、その上にｎ型ＧａＡｓチャンネル層３と高濃
度ｎ型ＧａＡｓからなるソース領域４とドレイン領域５
を形成し。FIG. 2(a) shows a schematic cross-sectional structure of a conventional Schottky junction field effect transistor (MESFET).
An n-type GaAs channel layer 3 and a source region 4 and a drain region 5 made of highly doped n-type GaAs are buried thereon.
form.

ソース電極６．ドレイン電極７、ゲート電極８を設けて
、作製する。このようなＭＥＳＦＥＴの例は、特開昭６
０−２７１７３号公報に開示されている。Source electrode 6. A drain electrode 7 and a gate electrode 8 are provided and manufactured. An example of such a MESFET is disclosed in Japanese Patent Application Laid-open No. 6
It is disclosed in Japanese Patent No. 0-27173.

このＭＥＳＦＥＴは、半絶縁性ＧａＡｓ基板１を通して
、ソース領域４からドレイン領域５へ流れる漏れ電流を
２層２がつくるポテンシャル障壁により防止できる。こ
のため、ゲート長９を０．１μ醜まで短縮したときにも
、しきい電圧の変動やドレイン・コンダクタンスの増大
を防ぐことができる。In this MESFET, leakage current flowing from the source region 4 to the drain region 5 through the semi-insulating GaAs substrate 1 can be prevented by the potential barrier created by the two layers 2. Therefore, even when the gate length 9 is shortened to 0.1 μm, fluctuations in threshold voltage and increases in drain conductance can be prevented.

第２図（ｂ）に、従来のＭＥＳＦＥＴの他の例を示す、
これは、第２図（ａ）に示すＭＥＳＦＥＴの２層２に、
２層２の電位を制御する電極１１と２層２にオーム接触
を取るための高濃度ｐ“層１０を接続して設けて、作製
する。このようなＭＥＳＦＥＴの例は、特開昭５７−２
１１７８３号公報に開示されている。FIG. 2(b) shows another example of a conventional MESFET.
This means that in the two layers 2 of the MESFET shown in Figure 2(a),
An electrode 11 for controlling the potential of the two layers 2 and a high concentration p layer 10 for making ohmic contact with the two layers 2 are connected and manufactured. 2
It is disclosed in Japanese Patent No. 11783.

このＭＥＳＦＥＴは、２層２の電位を制御することによ
り、しきい電圧を外部から制御することが可能である。In this MESFET, the threshold voltage can be externally controlled by controlling the potential of the two layers 2.

また、ゲート電極８と制御電極１１を接続することによ
り、チャンネル層３を流れる電流をチャンネル上面側と
下面側から伸びる空乏層（（ｂ）図中、斜線で示した部
分）により同時に制御できるため、トランス・コンダク
タンスを第２図（ａ）の約２倍にすることができる。In addition, by connecting the gate electrode 8 and the control electrode 11, the current flowing through the channel layer 3 can be controlled simultaneously by the depletion layer extending from the upper surface side and the lower surface side of the channel (the shaded area in the figure (b)). , the trans conductance can be made approximately twice that of FIG. 2(a).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

第２図（ａ）に示す従来のＭＥＳＦＥＴにおいて、２層
２が空乏化している場合、ゲート長９を０．１μｍ以下
に短くしていくと、半絶縁性基板１を通して流れる漏れ
電流が大きくなるため、しきい電圧が大きく負の側に変
動し、ドレイン・コンダクタンスが増大するという問題
がある。また、この問題点を解決するために、２層２の
不純物濃度を上げ、２層２が空乏化しないようにした場
合、２層２はどの電圧にも固定されないフローティング
の状態にあるため、ＭＥＳＦＥＴがオン状態からオフ状
態へとスイッチング動作するときに、動作の不安定性の
原因となる。また、同時に、隣の素子の電位に２層２の
電位が影響を受け易いので、ＭＥＳＦＥＴの特性が隣の
素子の電位によって影響を受ける等の問題となる。In the conventional MESFET shown in FIG. 2(a), when the second layer 2 is depleted, as the gate length 9 is shortened to 0.1 μm or less, the leakage current flowing through the semi-insulating substrate 1 increases. Therefore, there is a problem in that the threshold voltage fluctuates significantly to the negative side and the drain conductance increases. In addition, in order to solve this problem, if the impurity concentration of the second layer 2 is increased to prevent the second layer 2 from being depleted, the second layer 2 is in a floating state that is not fixed to any voltage, so the MESFET This causes instability in operation when switching from an on state to an off state. Moreover, at the same time, the potential of the two layers 2 is easily affected by the potential of an adjacent element, resulting in problems such as the characteristics of the MESFET being affected by the potential of the adjacent element.

この影響を避けるために、第２図（ｂ）に示すように、
２層２の電位を制御する電極１１を設けた場合、電極１
１が余分の面積を占めるため、高密度に集積化するには
不向きである。また、ドレイン領域５、ソース領域４、
チャンネル層３と２層２の間に寄生容量が発生し、高速
動作にも問題がある。To avoid this effect, as shown in Figure 2(b),
When an electrode 11 is provided to control the potential of the two layers 2, the electrode 1
1 occupies an extra area, so it is not suitable for high-density integration. In addition, a drain region 5, a source region 4,
A parasitic capacitance occurs between the channel layer 3 and the second layer 2, which also poses a problem in high-speed operation.

本発明の目的は、０．１μｍ以下のゲート長でもしきい
電圧の変動が少なく、ドレイン・コンダクタンスが小さ
く、動作の不安定性がなく、特性が隣の素子の影響を受
けることなく、高集積化に適した、高速動作をする電界
効果トランジスタを実現することにある。The purpose of the present invention is to achieve high integration, with little fluctuation in threshold voltage even with a gate length of 0.1 μm or less, low drain conductance, no instability in operation, and no characteristics affected by neighboring elements. The objective is to realize a field effect transistor suitable for high-speed operation.

〔課題を解決するための手段〕[Means to solve the problem]

上記の目的を達成するために、本発明の半導体装置は、
第１のキャリア、例えば、正孔の多数存在する２つの層
を空間的に分離して設けた電流の制御手段と、その２つ
の層の間に位置する第２のキャリア、例えば、電子が多
数存在する層からなる電流経路と、該電流経路をはさん
で設けられた、該電流経路に電子を供給するソース領域
および電流の経路から電子を受け取るドレイン領域から
なる構造において、正孔の多数存在する２つの層は、そ
の間にある正孔の障壁を通して、トンネル電流により電
気的に接続されることを特徴とする。In order to achieve the above object, the semiconductor device of the present invention includes:
a current control means provided by spatially separating two layers in which a large number of first carriers, e.g. holes, exist; and a second carrier, e.g. a large number of electrons, located between the two layers; A large number of holes exist in a structure consisting of a current path consisting of existing layers, a source region that supplies electrons to the current path, and a drain region that receives electrons from the current path, which are provided across the current path. The two layers are characterized in that they are electrically connected by a tunneling current through a hole barrier between them.

また、上記の目的は、電流の制御手段と電流経路の組を
複数個積層し、これらの複数個の電流経路に対して共通
に電子を供給するソース領域および電子を受け取るドレ
イン領域を設ける構造によっても達成できる。Furthermore, the above object is achieved by a structure in which a plurality of pairs of current control means and current paths are stacked, and a source region that supplies electrons and a drain region that receives electrons are provided in common to the plurality of current paths. can also be achieved.

なお、上記の目的は、上記のような構造において、電子
と正孔とを入れ替えた構造によっても達成できる。Note that the above object can also be achieved by a structure in which electrons and holes are exchanged in the structure as described above.

〔作用〕[Effect]

第１図を用いて１本発明による半導体装置の動作原理を
説明する。The operating principle of the semiconductor device according to the present invention will be explained using FIG.

第１図（ａ）は、本発明の代表的な例の半導体装置の概
略断面図である。これは、半絶縁性ＧａＡｓ基板２１上
に、正孔の多数存在する高濃度ｐ型Ｇ　ａ　Ａ　ｓ層２
２．２３を空間的に分離して設けた電流制御手段と、高
濃度２層２２．２３の間に位置する電子が多数存在する
電流経路となるｎ型Ｇ　ａ　Ａ　ｓ層２４と、電流経路
であるｎ型ＧａＡｓ層２４をはさんで設けられ、１層２
４に電子を供給するソース領域である高濃度ｎ型ＧａＡ
ｓ層２５および１層２４から電子を受け取るドレイン領
域である高濃度ｎ型ＧａＡｓ層２６から構成されている
。２７．２８はそれぞれ高濃度ｎ層２５゜２６とオーム
接触をなすソース電極、ドレイン電極であり、２９は高
濃度２層２３とオーム接触をなすゲート電極である。FIG. 1(a) is a schematic cross-sectional view of a semiconductor device as a typical example of the present invention. This is a highly concentrated p-type GaAs layer 2 in which a large number of holes exist on a semi-insulating GaAs substrate 21.
2.23 is spatially separated from the current control means, the n-type GaAs layer 24, which serves as a current path in which many electrons exist, located between the high concentration two layers 22.23, and the current path. The n-type GaAs layer 24 is sandwiched between two
High concentration n-type GaA which is a source region that supplies electrons to 4.
It is composed of a highly doped n-type GaAs layer 26 which is a drain region that receives electrons from the s layer 25 and the first layer 24. Reference numerals 27 and 28 are a source electrode and a drain electrode that are in ohmic contact with the high concentration n layer 25 and 26, respectively, and 29 is a gate electrode that is in ohmic contact with the high concentration 2 layer 23.

第１図（ｂ）は、第１図（ａ）の断面構造において、Ａ
からＡ′へ到る直線に沿う熱平衡状態におけるバンド構
造を示す。Ｅｃは伝導帯の最小エネルギー、ＥＦはフェ
ルミ準位、Ｅｖは価電子帯の最大エネルギーを示す、ｔ
は、１層２４の厚さを示す。３０は正孔、３１は電子を
示す、高濃度２層２２と２３の間には、正孔３０にとり
障壁となる領域（ここでは、１層２４の領域）があり、
このため、通常、高濃度２層２２と２３は電気的に絶縁
されている。FIG. 1(b) shows A in the cross-sectional structure of FIG. 1(a).
This shows the band structure in a thermal equilibrium state along a straight line from to A'. Ec is the minimum energy of the conduction band, EF is the Fermi level, Ev is the maximum energy of the valence band, t
indicates the thickness of one layer 24. 30 indicates a hole, and 31 indicates an electron. Between the two high-concentration layers 22 and 23, there is a region (here, the region of the first layer 24) that serves as a barrier for the hole 30.
For this reason, the high concentration two layers 22 and 23 are usually electrically insulated.

ところが、障壁となる領域の厚さ（ここでは、１層２４
の厚さｔ）を十分小さく選ぶと、高濃度２層２２と２３
中にある正孔は、障壁をトンネルして他の層へ自由に移
動することができる。このため、高濃度２層２２と２３
は、電気的に接続される。このような状態で、高濃度２
層２３に電圧を印加すると、高濃度２層２３から高濃度
２層２２に向かってトンネル電流が流れ、高濃度２層２
２は高濃度２層２３と同一電圧に固定される。However, the thickness of the region that acts as a barrier (here, one layer is 24
If the thickness t) of
Holes inside are free to tunnel through the barrier and move to other layers. For this reason, the high concentration two layers 22 and 23
are electrically connected. Under these conditions, high concentration 2
When a voltage is applied to the layer 23, a tunnel current flows from the high concentration double layer 23 to the high concentration double layer 22, and the high concentration double layer 2
2 is fixed at the same voltage as the high concentration 2 layer 23.

したがって、第２図（ａ）の従来のＭＥＳＦＥＴにおい
て生じたような問題点がなくなる。すなわち、２層２２
の電圧が固定されているために、動作の不安定性がなく
、また、隣の素子の電圧に素子の特性が影響を受けるこ
とがない。また、第２図（ｂ）の従来のＭＥＳＦＥＴに
おいて生じたような問題点もなくなる。すなわち、２層
２２を別に制御するための電極を設けるための余分な面
積を必要としないので、高集積化するのに最適である。Therefore, the problem that occurred in the conventional MESFET of FIG. 2(a) is eliminated. That is, two layers 22
Since the voltage of the device is fixed, there is no instability in operation, and the characteristics of the device are not affected by the voltage of an adjacent device. Further, the problems that occurred in the conventional MESFET shown in FIG. 2(b) are also eliminated. That is, since no extra area is required for providing electrodes for separately controlling the two layers 22, it is optimal for high integration.

第１図（ａ）に示す半導体装置の動作は、第２図（ｂ）
の従来のＭＥＳＦＥＴで説明した動作と同様である。す
なわち、０層２４を流れる電流は、２層２２と２３の両
側から０層２４へ伸びる空乏層により制御される。この
ため、トランス・コンダクタンスを、２層２２がない場
合の約２倍にすることが可能であり、高速動作に適する
。また、電流は両側から制御されるため、０層２４の中
央部を主として流れ、半絶縁性基板２１を通して流れる
漏れ電流を防止できる。このため、０．１μｍ以下のゲ
ート長でもしきい電圧の変動を小さくでき、ドレイン・
コンダクタンスの増大を防止することができる。The operation of the semiconductor device shown in FIG. 1(a) is as shown in FIG. 2(b).
The operation is similar to that described for the conventional MESFET. That is, the current flowing through the 0 layer 24 is controlled by depletion layers extending from both sides of the 2 layers 22 and 23 to the 0 layer 24. Therefore, the transconductance can be approximately doubled compared to the case without the second layer 22, which is suitable for high-speed operation. Further, since the current is controlled from both sides, leakage current that flows mainly through the center of the 0 layer 24 and flows through the semi-insulating substrate 21 can be prevented. Therefore, even with a gate length of 0.1 μm or less, fluctuations in threshold voltage can be reduced, and drain
An increase in conductance can be prevented.

以下では、障壁の厚さ（ここでは、０層２４の厚さｔ）
の満足すべき条件について述べる。説明を簡略にするた
めに、第１図（ｂ）に示すバンド構造の主要な特徴のみ
を抽出したバンド構造の概念図を第１図（Ｑ）に示す。In the following, the thickness of the barrier (here the thickness t of the 0 layer 24)
The following describes the conditions that should be satisfied. To simplify the explanation, FIG. 1(Q) shows a conceptual diagram of the band structure in which only the main features of the band structure shown in FIG. 1(b) are extracted.

２層２３から２層２２への単位面積あたりのトンネル電
流Ｊ　（Ａ　／　ｃｍ　”　）は、およそＪ　’；；：
　ｑ　Ｖｔｈｐ　Ｔｔ　　　　　　　　　　　　（１）
ｍ口 で与えられる。ここで、 ｑ　：素電荷（Ｃ） Ｖｔｈ：Ｐ層２３中の正孔の速度（ａｓ／ｓ）ｐ　：２
層２３中の正孔の濃度（１１）Ｔｔ：２層２３から２層
２２八トンネルする確率 α　：１に近い定数 ｔ　：０層２４の厚さ（人） φ　：障壁の高さ（ｅＶ） ｍ　：ｎ層２４中の正孔の有効質量（ｇ）ｍｏ＝真空中
の電子の質量（ｇ） である。The tunneling current J (A/cm") per unit area from the second layer 23 to the second layer 22 is approximately J';;:
q Vthp Tt (1)
It is given in m mouths. Here, q: elementary charge (C) Vth: velocity of holes in the P layer 23 (as/s) p: 2
Concentration of holes in layer 23 (11) Tt: Probability of tunneling from layer 23 to layer 228 α: Constant close to 1 t: Thickness of layer 24 (person) φ: Height of barrier (eV) m: effective mass of holes in the n-layer 24 (g) mo = mass of electrons in vacuum (g).

ｐ　Ｍ　２３に電圧が印加された後、２層２２が同じ電
圧に達するまでの時間τＬ（ｓ）は、充電すべき単位面
積あたりの電荷をＱ（Ｃ／（！ｌ”）とすると。The time τL(s) until the two layers 22 reach the same voltage after a voltage is applied to p M 23 is given by the charge per unit area to be charged as Q(C/(!l'')).

τｔ＝−（３） である。ここで、Ｑは、０層２４と２層２２の間に伸び
る空乏層にたまる電荷の変化量に等しいがら、０層２４
のシート抵抗をｎ層（ｃ＋＋−”）とすると、 Ｑ：ｑｎ３　　　　　　　　　　　　　　　　（４）で
ある。したがって、 となる。τt=-(3). Here, Q is equal to the amount of change in the charge accumulated in the depletion layer extending between the 0 layer 24 and the 2 layer 22, but the 0 layer 24
If the sheet resistance of is an n layer (c++-''), Q: qn3 (4). Therefore, it becomes.

２層２２が、制御手段として機能するためには、ｎ層を
電子が走行する時間τ０．よりも、充電時間で（が小さ
くなければならない。In order for the second layer 22 to function as a control means, the time for electrons to travel through the n layer τ0. (should be smaller than the charging time).

Ｔｔくτｔｒ　　　　　　　　　　　　　　　　　（６
）走行時間τｔｒは、ゲート長をＬｇ　（ａｍ）、電子
の飽和速度をＶｓ　（ａｎ　／　ｓ　）とすると、τｔ
ｒ”Ｌｇ／Ｖｓ　　　　　　　　　　　　　（７）で与
えられる。Ttkuτtr (6
) The transit time τtr is τt, where the gate length is Lg (am) and the electron saturation velocity is Vs (an/s).
It is given by r”Lg/Vs (7).

したがって、０層２４の厚さｔの満足すべき条件は、 Ｏ である、この関係を満足するように厚さｔを十分小さく
選べば、２層２３とｐ　ｍ　２２は電気的に接続され、
上述の従来の問題点かが決される。Therefore, the condition that the thickness t of the 0 layer 24 should satisfy is O. If the thickness t is chosen small enough to satisfy this relationship, the 2 layer 23 and p m 22 will be electrically connected,
The above-mentioned conventional problems are determined.

また、（８）式において、ｐ層の正孔の濃度ｐを十分高
く選べば、０層２４の厚さｔの満足すべき条件は、緩和
される。このような、ｐ層としては、通常、金属か縮退
した半導体を選ぶ。Furthermore, in equation (8), if the hole concentration p of the p layer is selected to be sufficiently high, the condition that the thickness t of the 0 layer 24 should be satisfied can be relaxed. As such a p-layer, a metal or a degenerate semiconductor is usually selected.

なお、チャネル層２４および下側の高濃度ｐｍ２２の作
製条件（厚さ、不純物濃度）の範囲は、半導体材料の種
類等により上記式に基づいて決めることができるが、例
えば、チャネル層２４の厚さは１〜２０ｍ、不純物濃度
は１０”ａｍ−’、高濃度ｐ　Ｎ　２２　（１）厚さは
、０．１　μｍ、不純物濃度は、１ｏ２０ａｌ＋”−’
である。Note that the range of manufacturing conditions (thickness, impurity concentration) for the channel layer 24 and the lower high concentration pm22 can be determined based on the above formula depending on the type of semiconductor material, etc.; The thickness is 1 to 20 m, the impurity concentration is 10"am-', and the high concentration pN22 (1) Thickness is 0.1 μm, and the impurity concentration is 1o20al+"-'
It is.

第７図は、本発明の化合物半導体電界効果トランジスタ
のドレイン電圧−ドレイン電流の特性を、従来の化合物
半導体電界効果トランジスタと比較して示す図である。FIG. 7 is a diagram showing drain voltage-drain current characteristics of the compound semiconductor field effect transistor of the present invention in comparison with a conventional compound semiconductor field effect transistor.

この図から、従来のトランジスタと比べ、特性が改善さ
れていることが分かる。This figure shows that the characteristics are improved compared to conventional transistors.

〔実施例〕〔Example〕

実施例　１ 以下、本発明の第１の実施例を第３図（ａ）〜（ｆ）を
用いて説明する。Example 1 A first example of the present invention will be described below with reference to FIGS. 3(a) to 3(f).

まず、第３図（ａ）に示すように、半絶縁性ＧａＡｓ基
板４１上に、分子線エピタキシ法（ＭＢＥ法）を用いて
、ｐナーＧａＡｓ層４２、アンドープＧａＡｓ層４３、
ｎ型のδドーピング層（一原子層だけドーピングした層
）４４、アンドープＧａＡｓ層４５、ｐｔ　ＧａＡｓ層
４６、を順に成長する。ｐ’　−Ｇ　ａ　Ａ　ｓ層４２
．４６は、Ｂｅを添加して成長し、不純物濃度は１０２
Ｉ′ａｎ−’厚さは０．１μｍである。通常、１０”ａ
ｍ−３の高濃度の層を成長するのは、困難であるが、Ｂ
ｅのδドーピング層を５層ｍの厚さのアンドープＧａＡ
ｓ層ではさんで周期的に繰り返した構造（δｉδｊ構造
）により実現できる。ｎ型のδドーピング層４４は、Ｓ
ｉをシート濃度ｎｓ：：１０１３■−２だけドープして
作る。アンドープのＧａＡｓ層４３．４５の厚さはｌｎ
ｍである。First, as shown in FIG. 3(a), a p-ner GaAs layer 42, an undoped GaAs layer 43,
An n-type δ-doped layer (a layer doped by only one atomic layer) 44, an undoped GaAs layer 45, and a pt GaAs layer 46 are grown in this order. p'-GaAs layer 42
．． 46 is grown by adding Be, and the impurity concentration is 102
The I'an-' thickness is 0.1 μm. Usually 10”a
Although it is difficult to grow a highly concentrated layer of B
The δ-doped layer of e is made of undoped GaA with a thickness of 5 m.
This can be realized by a structure (δiδj structure) in which the structure is periodically repeated between s-layers. The n-type δ-doped layer 44 is S
It is made by doping i by a sheet concentration ns::1013■-2. The thickness of the undoped GaAs layer 43.45 is ln
It is m.

次いで、第３図（ｂ）に示すように、ＷＳｉ膜をスパッ
タ法により被着し、通常の電子線リソグラフィ技術とＷ
Ｓｉのドライエツチング技術（エツチングガスとしては
ＣＦ４等）を用いて、長さ０．１〜０．０７μｍに加工
する。これが、ゲート電極４７となる。Next, as shown in FIG. 3(b), a WSi film is deposited by sputtering, and a WSi film is deposited using a conventional electron beam lithography technique and a WSi film.
It is processed to a length of 0.1 to 0.07 μm using Si dry etching technology (etching gas such as CF4). This becomes the gate electrode 47.

次に、ＷＳｉゲート電極４７をマスクにして、第３図（
ｃ）に示すように、ｐ’−ＧａＡｓ層４２が取り除ける
までエツチングする。そのときのエツチング量は、約０
．２５μＩである。Next, using the WSi gate electrode 47 as a mask, FIG.
As shown in c), etching is performed until the p'-GaAs layer 42 is removed. The amount of etching at that time is approximately 0.
．． It is 25μI.

その後、第３図（ｄ）に示すように、有機金属気相成長
法（ＭＯＣＶＤ法）によって、膜厚０．１５μｍ、不純
物濃度１０”ｍ−’のＳｉドープのｎ１＝ＧａＡｓ層４
８を選択的に成長する。Thereafter, as shown in FIG. 3(d), a Si-doped n1=GaAs layer 4 with a film thickness of 0.15 μm and an impurity concentration of 10"m-' is formed by metal organic chemical vapor deposition (MOCVD).
Selectively grow 8.

最後に、第３図（ｅ）に示すように、Ａｕ／Ｎ　ｉ　／
　Ａ　ｕ　Ｇ　ｅによるソース電極４９、ドレイン電極
５０を形成する。Finally, as shown in FIG. 3(e), Au/N i /
A source electrode 49 and a drain electrode 50 are formed using AuGe.

第３図（ｆ）は、上述のようにして作製した半導体装置
のＡ−Ａ’の直線に沿うエネルギーバンド構造図を示す
。Ｅｃは伝導帯の最小エネルギーＥｖは価電子帯の最大
エネルギー、ＥＦはフェルミ準位を示す。φは、障壁の
高さであり、ｎ型のδドーピング層４４のシート濃度が
ＩＰ’ａｍ−２の場合、φ会０．１４ｅＶである。FIG. 3(f) shows an energy band structure diagram along the line AA' of the semiconductor device manufactured as described above. Ec is the minimum energy of the conduction band Ev is the maximum energy of the valence band, and EF is the Fermi level. φ is the height of the barrier, and when the sheet concentration of the n-type δ-doped layer 44 is IP'am-2, φ is 0.14 eV.

ｎ　ｓ＝　ＩＱ１３ａｓ−”、Ｖｔｈ＝１０”ａＩｌ／
　ｓ　、ｐ　＝１０”（ｍ−’、φ＝０．１４ｅＶ　、
　ｍ　／　ｍ１ｌ＝０．０８２、Ｌｇ＝０．１μｒｎ、
　Ｖｓ＝１０’ａ＋＋／　ｓとすると、本実施例の膜厚
ｔ＝２ｎｍは、条件式（８）をおよそ満足することがで
きる。したがって、ｐ’−ＧａＡｓ層４２と４６は電気
的に接続される。n s=IQ13as-”, Vth=10”aIl/
s, p = 10"(m-', φ = 0.14 eV,
m/ml=0.082, Lg=0.1μrn,
When Vs=10'a++/s, the film thickness t=2 nm of this example can approximately satisfy conditional expression (8). Therefore, p'-GaAs layers 42 and 46 are electrically connected.

本実施例によれば、ゲート長０．０７〜０．１μｍの間
のしきい電圧の変動を１００ｍＶ以下に抑えることがで
きる。また、トランス・コンダクタンスは。According to this embodiment, the variation in threshold voltage between gate lengths of 0.07 to 0.1 μm can be suppressed to 100 mV or less. Also, the transformer conductance.

約１，５００ｍ　Ｓ　／ｍｍとなる。This is approximately 1,500mS/mm.

上記の実施例では、半導体材料としてＧａＡｓを用いた
が、ＧａＡｓの代りに、Ｉ　ｎＧａＡｓ、ＩｎＰ等他の
半導体を用いても同様の効果がある。In the above embodiment, GaAs was used as the semiconductor material, but the same effect can be obtained by using other semiconductors such as InGaAs and InP instead of GaAs.

また、アンドープのＧ　ａ　Ａ　ｓ　ｐｉ　４３．４５
をＭＢＥ法で成長したアンドープのＧａＡＱＡｓ層に変
えてもよい。また、２層とｎ層の導電型をすべて逆転し
てもよい。Also, undoped Ga As pi 43.45
may be replaced with an undoped GaAQAs layer grown by the MBE method. Further, the conductivity types of the second layer and the n layer may all be reversed.

上記の実施例において、ｐヤ層４６を省略して、直接金
属４７をアンドープＧａＡｓ層４５上に形成しても同様
な効果がある。すなわち、ゲート電極４７とｐｔ−Ｇａ
Ａｓ層４２は電気的に接続される。In the above embodiment, the same effect can be obtained even if the p-ya layer 46 is omitted and the metal 47 is directly formed on the undoped GaAs layer 45. That is, the gate electrode 47 and pt-Ga
As layer 42 is electrically connected.

また、上記の実施例では、ｎ型のδドーピング層４４を
一層のみ用いたが、これを複数個用いた第４図（ａ）に
示す実施例においても同様の効果がある。Further, in the above embodiment, only one n-type δ-doped layer 44 was used, but the embodiment shown in FIG. 4(a) in which a plurality of n-type δ-doped layers 44 are used also has the same effect.

実施例　２ 第４図（ａ）は、本発明の半導体装置の第２の実施例の
概略断面構造を示す図である。Example 2 FIG. 4(a) is a diagram showing a schematic cross-sectional structure of a second example of the semiconductor device of the present invention.

まず、半絶縁性Ｇ　ａ　Ａ　ｓ基板６１上に、ＭＢＥ法
によりｐナーＧ　ａ　Ａ　ｓ　ＪｆＪ　６２．６６．７
０、７４、アンドープＧ　ａ　Ａ　ｓ層６３，６５．６
７．６９．７１．７３、ｎ型のδドーピング層６４．６
８．７２を積層する。膜厚、不純物濃度は上記の実施例
と同様である。その後の工程も上記の実施例とほぼ同様
である。７５は選択成長したれＧ　ａ　Ａ　ｓ層であり
、７６．７７は、それぞれＡ　ｕ　／　Ｎ　ｉ　／　Ａ
　ｕ　Ｇ　ｅからなるソース電極、ドレイン電極である
。また、７８はＷＳｉからなるゲート電極である。First, a p-ner Ga As JfJ 62.66.7 is formed on the semi-insulating Ga As substrate 61 by the MBE method.
0, 74, undoped Ga As layer 63, 65.6
7.69.71.73, n-type δ doping layer 64.6
8.Layer 72. The film thickness and impurity concentration are the same as in the above embodiment. The subsequent steps are also almost the same as in the above embodiment. 75 is a selectively grown Ga As layer, 76.77 is A u / N i / A
The source and drain electrodes are made of uGe. Further, 78 is a gate electrode made of WSi.

第４図（ｂ）は、第４図（ａ）に示す断面構造において
、Ａ−Ａ’の直線に沿うエネルギーバンド構造図を示す
、φは障壁の高さ、ｔは障壁の厚さであり、第３図に示
した実施例と同じく、φ＝０．１４ｅＶ、ｔ＝２ｎｍで
ある。本実施例においても、第３図に示す実施例と同様
に、膜厚ｔは、条件式（８）をおよそ満足する。したが
って、ｐｔ層６２．６６．７０．７４は、それぞれ電気
的に接続される。FIG. 4(b) shows an energy band structure diagram along the straight line A-A' in the cross-sectional structure shown in FIG. 4(a), where φ is the height of the barrier and t is the thickness of the barrier. , φ=0.14 eV and t=2 nm, as in the embodiment shown in FIG. In this example, as in the example shown in FIG. 3, the film thickness t approximately satisfies conditional expression (8). Therefore, the pt layers 62, 66, 70, 74 are electrically connected to each other.

本実施例によっても、ゲート長０．０７〜０．１μｍの
間のしきい電圧の変動を１００ｍＶ以下に抑えることが
できる。また、トランス・コンダクタンスは、第３図に
示す実施例の約３倍にすることができる。Also according to this embodiment, the variation in threshold voltage between gate lengths of 0.07 to 0.1 μm can be suppressed to 100 mV or less. Also, the trans conductance can be approximately three times that of the embodiment shown in FIG.

本実施例で用いたＧａＡｓをＩ　ｎＧａＡｓ、ＩｎＰ等
他の半導体装置き換えても、同様の効果があることは言
うまでもない。It goes without saying that the same effect can be obtained even if the GaAs used in this embodiment is replaced with other semiconductor devices such as InGaAs and InP.

また、アンドープのＧａＡｓ層６３．６５．６７．６９
．７１．７３をＭＢＥ法で成長した、アンドープのＧａ
ＡΩＡｓ層に変えてもよい。また。Also, undoped GaAs layer 63.65.67.69
．． Undoped Ga 71.73 grown by MBE method
It may be changed to an AΩAs layer. Also.

２層とｎ層の導電型をすべて逆転してもよい。The conductivity types of the second layer and the n layer may all be reversed.

実施例　３ 第５図に、Ｉ　ｎＧａＡｓ／ＩｎＡＱＡｓ系のへテロ接
合を用いた実施例を示す、第５図（ａ）は。Example 3 FIG. 5(a) shows an example using an InGaAs/InAQAs-based heterojunction.

本実施例の断面構造図である。FIG. 3 is a cross-sectional structural diagram of this embodiment.

半絶縁性ＩｎＰ基板８１上に、ＭＢＥ法を用いて、アン
ドープのＡ　Ｌ、４ａ　Ｉ　ｎａ、ｓｚＡ　５層９１゜
ｐ’−Ｇ　ａ０４．　Ｉ　ｎｏ、、３Ａ　ｓ層８２、ア
ンドープのＧ　ａｏ、４ｔ　Ｉ　ｎｏ、ｓ、Ａ　ｓ層８
３、ｎ型のδドーピング層８４、アンドープのＡ　Ｉ２
０．４１　Ｉ　ｎｏ、ｓｚＡ　５Ｍ８５を順に成長する
。ｐナーＧ　ａｏ、４７Ｉ　ｎａ、５３Ａｓ層８２は、
Ｂｅのδドーピング層を５ａｍの厚さのアン、ドープＧ
　ａｏ、＊ｔ　Ｉ　ｎｅ、ｓ、Ａ　ｓ層ではさんで周期
的に繰り返した構造（δｉδｊ構造）で作る。その結果
、濃度は約１０”ｃｎ−″となる。また、厚さは０．１
μｍである。ｎ型のδドーピング層８４は、Ｓｉをシー
ト濃度ｎ　ｓ　＝　１０”　ａｍ−”程度ドープして作
る。アンドープのＡ　Ｑ、、、、　Ｉ　ｎａ、、、Ａ　
ｓ層８５、アンドープの＜３　ａｏ、４．　Ｉ　ｎｏ、
、、Ａ　ｓ層８３の厚さはｉｎｍである。On a semi-insulating InP substrate 81, five layers of undoped AL, 4a Ina, szA 91°p'-G a04. I no, 3A s layer 82, undoped Gao, 4t I no, s, A s layer 8
3. n-type δ-doped layer 84, undoped AI2
0.41 I no, szA 5M85 are grown in order. The p-ner Gao, 47I na, 53As layer 82 is
Be δ-doped layer with a thickness of 5 am, doped G
It is made with a periodically repeated structure (δiδj structure) sandwiched between ao, *t I ne, s, and A s layers. As a result, the concentration is approximately 10"cn-". Also, the thickness is 0.1
It is μm. The n-type δ-doped layer 84 is formed by doping Si to a sheet concentration of approximately ns = 10"am-". Undoped A Q...I na...A
s layer 85, undoped <3 ao, 4. I no,
, , the thickness of the As layer 83 is inm.

次いで、ＷＳｉ膜をスパッタ法により被看し。Next, the WSi film was treated by sputtering.

通常の電子線リソグラフィ技術とＷＳｉのドライエツチ
ング技術（ＣＦ、ガス等）を用いて、長さ０．１〜０．
０７μｍに加工し、ゲート電極８７を形成する。Using ordinary electron beam lithography technology and WSi dry etching technology (CF, gas, etc.), a length of 0.1~0.
A gate electrode 87 is formed by processing the gate electrode to a thickness of 0.07 μm.

その後、ｐ中−〇　ａｏ、４．　Ｉ　ｎ、、、、Ａ　ｓ
層８２まで取り除いた穴に、膜厚０．１５μ厘、濃度１
０”ｃ＋−”のＳｉドープのｎ”　　Ｇ　ａ６．４７　
Ｉ　ｎａ、ｓｚＡ　８層８８を選択的に成長する。After that, during p-〇 ao, 4. I n,,,A s
In the hole where layer 82 was removed, a film thickness of 0.15 μm and a concentration of 1
0"c+-" Si-doped n"Ga a6.47
8 layers 88 of I na, szA are selectively grown.

最後に、Ａ　ｕ　／　Ｎ　ｉ　／　Ａ　ｕ　Ｇ　ｅによ
るソース電極８９、ドレイン電極９０を形成する。Finally, a source electrode 89 and a drain electrode 90 are formed using A u /N i /A u Ge.

第５図（ｂ）は、第５図（ａ）の断面図のＡ−Ａ′に沿
うエネルギーバンド構造図を示す。φは障壁の高さ、ｔ
は障壁の厚みであり、φ＝０．７ｅＶ、ｔ＝１ｎｍであ
る。ｐｙｆＪ濃度ｐ＝１０”ａ＋＋’″３、ｍ／ｍｏ：
ｏ、０８、ｎｓ＝１０１３ａｍ−”、Ｌ　ｇ　＝　０　
、１　μｍ　、　Ｖ　ｔ　ｈ：１０’Ｃ１１１／　８　
、　Ｖｓ＝１０’ａｍ／　ｓとすると、本実施例の膜厚
ｔ”ｉｎｍは、条件式（８）をおよそ満足することがで
きる。したがって、ｐｔ　−Ｇ　ａｏ、４７Ｉ　ｎｏ、
５３Ａ　ｓ層８２と金属８７とは電気的に接続される。FIG. 5(b) shows an energy band structure diagram along line AA' of the cross-sectional view of FIG. 5(a). φ is the height of the barrier, t
is the thickness of the barrier, φ=0.7 eV, and t=1 nm. pyfJ concentration p=10"a++'"3, m/mo:
o, 08, ns=1013am-”, L g = 0
, 1 μm, Vth: 10'C111/8
, Vs=10'am/s, the film thickness t"inm of this example can approximately satisfy conditional expression (8). Therefore, pt - Gao, 47I no,
The 53A s layer 82 and the metal 87 are electrically connected.

第３図に示す実施例においては、ｐ’Ｍどうしが電気的
に接続される場合について示したが、本実施例の如く、
金属とｐす層が電気的に接続されるようにすることもで
きる。In the embodiment shown in FIG. 3, the case where p'Ms are electrically connected is shown, but as in this embodiment,
It is also possible to electrically connect the metal and the p-layer.

言うまでもないが、金属８７とアンドープＡ　Ｑｏ、４
１　Ｉ　ｎｏ、ｓｉＡ　５層８５の間にｐ↑−Ａ　Ｑ、
、、、　Ｉ　ｎ、、、、Ａ　５Ｊｌｔをはさんだ構造に
おいても同様な効果があり、ＰｆＡ　ｆｌｏ、４ａ　Ｉ
　ｎｏ、５ｚＡｓ層とｐ中−Ｇ　ａ、、４．　Ｉ　ｎ、
、、３Ａ　ｓ層８２とは電気的に接続される（　ｐｔ−
Ａ　Ｑ、、４．Ｉ　ｎ１１．、、Ａ　ｓ層は、ＭＢＥ法
でＢｅをドープして形成される）。Needless to say, metal 87 and undoped A Qo, 4
1 I no, p↑-A Q between siA 5 layers 85,
,,, I n, ,, A similar effect exists in the structure sandwiching A 5Jlt, and PfA flo, 4a I
no, 5zAs layer and p-G a, 4. I n,
,,3A is electrically connected to the s layer 82 (pt-
AQ,,4. I n11. , , the As layer is formed by doping Be with the MBE method).

ｐ“−〇ａ、、４７Ｉｎｎ、、３Ａｓ！！Ｆ８２の代り
に、Ｐ＋−Ａ　１２０，４１１　Ｉ　ｎｏ、ｓｚＡ　８
層を用いてもよい。p"-〇a,,47Inn,,3As!! Instead of F82, P+-A 120,411 I no, szA 8
Layers may also be used.

本実施例によれば、ゲート長０．０７〜０．１μｍの間
のしきい電圧の変動を１００ｍＶ以下に抑えることがで
きる。また、トランス・コンダクタンスは、約１　、８
００ｍ　Ｓ　／　＋ｕ＋となる。According to this embodiment, the variation in threshold voltage between gate lengths of 0.07 to 0.1 μm can be suppressed to 100 mV or less. Also, the transformer conductance is approximately 1,8
00m S/+u+.

上記の実施例では、ＩｎＰ基板上に成長したＧ　ａｏ、
４７１　ｎｏ、ｓ、Ａ　Ｓ　／　Ａ　Ａａ、＊ｅ　Ｉ　
ｎｌ、、５ｚＡ　ｌｉヘテロ接合系を用いたが、ＧａＡ
ｓ基板上に成長した、Ｇ　ａ　Ａ　Ｓ　／Ａ　Ｑ、、、
Ｇ　ａ、、７Ａ　Ｓ系、Ｉ　ｎｏ、ｔｓＧ　ａ６．ＨＡ
　ｓ　／　Ａ　Ｑｏ、１ｓＧ　ａｏ−、ｓＡ　Ｓ系のへ
テロ接合を用いても同様の効果がある。In the above example, Gao grown on an InP substrate,
471 no, s, A S / A Aa, *e I
nl,,5zA li heterozygous system was used, but GaA
G a A S /A Q grown on the s substrate,...
G a,, 7A S series, I no, tsG a6. H.A.
Similar effects can be obtained by using heterojunctions of s/A Qo, 1sG ao-, and sA S systems.

また、第５図（ａ）に示した実施例においては、チャン
ネル層としてｎ型のδドーピング層８４を用いたが、こ
れを省略した構造においても、アンドープのＡ　Ｑ、、
、、Ｉ　ｎ、、、、Ａ　ｓ層８５とアンドープＧ　ａ６
，４７Ｉ　ｎｏ、ｓａＡ　８層８３の間のへテロ接合の
エネルギーバンド構造におけるノツチ・スパイク（ｎｏ
ｔｃｈ　　５ｐｉｋｅ）構造が電子のチャンネル層とな
るので、第５図に示した実施例と同様にトランジスタ動
作する。Further, in the embodiment shown in FIG. 5(a), the n-type δ-doped layer 84 was used as the channel layer, but even in a structure in which this layer is omitted, undoped AQ, .
,, In, ,, As layer 85 and undoped Ga6
, 47I no, notch spike (no
Since the tch 5pike structure serves as an electron channel layer, the transistor operates in the same manner as the embodiment shown in FIG.

また、ｎ型のδドーピング層を、アンドープＧａ　１１
．４７　Ｉ　ｎ　Ｏ，ｓｊ　Ａ　８層８３とアンドープ
のＡ　Ｑ、、４＠　Ｉ　ｎｏ、ｇｚＡ　ｓ層８５のへテ
ロに接合界面ではなく、アンドープのＡ　Ｑｌｌ、４１
　Ｉ　ｎｏ、ｓｚＡ　８層の中に形成した場合も、同様
にペテロ接合におけるノツチ・スパイク構造が電子のチ
ャンネル層となるので、第５図（ａ）に示した実施例と
同様にトランジスタ動作する。In addition, the n-type δ-doped layer is made of undoped Ga 11
．． 47 I n O, sj A 8 layer 83 and undoped A Q, 4 @ I no, gzA Not the hetero junction interface of the s layer 85, but the undoped A Qll, 41
Even when formed in the 8 layers of I no, szA, the notch-spike structure in the Peter junction serves as an electron channel layer, so the transistor operates in the same manner as the embodiment shown in FIG. 5(a).

実施例　４ 第５図（ｃ）に１本発明の第４の実施例の概略断面構造
を示す。半絶縁性ＩｎＰ基板８１上に、ＭＢＥ法を用い
て、アンドープのＡｎｏ、。Embodiment 4 FIG. 5(c) shows a schematic cross-sectional structure of a fourth embodiment of the present invention. An undoped Ano layer was formed on a semi-insulating InP substrate 81 using the MBE method.

Ｉｎ、、、、Ａｓ層９１、　ｐナーＡ　Ｑ、、４．Ｉ　
　ｎｌ、、５２Ａｓ層９２、アンドープのＧ　ａ、、、
、　Ｉ　ｎｏ、ｓ、Ａ　ｓ層８３、ｎ型のδドーピング
層８４、アンドープのＧ　ａｏ、＊ｔ　Ｉ　ｎｏ、ｓｉ
Ａ　５層９５、ｐす−ＡＱＯ，４＋１１　ｎ、、ｉｚＡ
　ｓ層９６を順に成長する。アンドープのＧ　ａｏ、＊
ｔ　Ｉ　ｎｏ、ｉｚＡ　ｓ層８３．９５の厚さはＩｎｍ
である。ｎ型のδドーピング層８４は、Ｓｉをシート濃
度ｎ５＝１０”ｃｍ−”程度ドーピングして作る。ｐ’
−Ａ　Ｑ、、、、　Ｉ　ｎ、、ｓ、Ａ　ｓ層９６．９２
は、Ｂｅを１０”ｃｍ−”ドーピングして作る。その厚
さは０．１μｍである。In, , As layer 91, pner A Q, 4. I
nl,, 52 As layer 92, undoped Ga,...
, I no, s, As layer 83, n-type δ-doped layer 84, undoped Gao, *t I no, si
A 5 layer 95, ps-AQO, 4+11 n,, izA
S layer 96 is grown in order. Undoped G ao, *
The thickness of the t I no, izA s layer 83.95 is Inm
It is. The n-type δ-doped layer 84 is formed by doping Si to a sheet concentration n5=10 cm-. p'
-A Q, , I n,, s, A s layer 96.92
is made by doping 10"cm of Be. Its thickness is 0.1 μm.

以降の製造工程は、第５図（ａ）に示した実施例と同様
である。８７はゲート電極、８８はｎｌ”Ｇ　ａ　６．
４７　Ｉ　ｎ　ｏ　、５３　Ａ　８層、８９はソース電
極、９０はドレイン電極である。The subsequent manufacturing steps are similar to the embodiment shown in FIG. 5(a). 87 is a gate electrode, 88 is nl"Ga 6.
47 I n o , 53 A 8 layers, 89 is a source electrode, and 90 is a drain electrode.

第５図（ｄ）は、第５図（Ｑ）に示す実施例の断面図Ａ
−Ａ’に沿うエネルギーバンド構造図を示す。障壁の高
さφは約０．１４ｅＶ、障壁の厚みｔは２層ｍである。FIG. 5(d) is a sectional view A of the embodiment shown in FIG. 5(Q).
- An energy band structure diagram along A' is shown. The height φ of the barrier is about 0.14 eV, and the thickness t of the barrier is 2 layers m.

前述の実施例と同様なパラメータをおくと、本実施例の
膜厚ｔは５条件式（８）をおよそ満足する。したがって
、Ｐ＋−Ａｆｌ、、４゜Ｉ　ｎ、、□Ａｓ９２と９６は
、電気的に接続される。If the same parameters as in the previous embodiment are set, the film thickness t of this embodiment approximately satisfies the fifth conditional expression (8). Therefore, P+-Afl, 4°In, □As 92 and 96 are electrically connected.

実施例　５ 第６図に、ＧａＩｎＡｓ−ＧａＳｂＡｓ系のへテロ接合
を用いた実施例を示す。第６図（ａ）は、実施例の概略
断面構造図である。Example 5 FIG. 6 shows an example using a GaInAs-GaSbAs-based heterojunction. FIG. 6(a) is a schematic cross-sectional structural diagram of the embodiment.

半絶縁性ＩｎＰ基板１０１上に、ＭＢＥ法を用いて、ア
ンドープのＧ　ａ　Ｓｂ、、４．Ａ　Ｓｏ＋ｓｉ層１１
１　、　ｐ十　　　Ｇ　　ａ　　Ｓ　ｂａ、＊ｑ　Ａ　
　Ｓ　ａ、ｓ１層　１０２　、　ｎ−Ｇ　　ａ　１１，
４７　Ｉ　　ｎ　ａ、ｓ３　Ａ　ｓ層１０４、　ｐチー
ＧａＳｂ、、４．Ａ　ｓ、、５．Ｍｌ　０６を順に成長
する。Ｐ＋−Ｇ　ａ　Ｓ　ｂ６，４ｓ　Ａ　Ｓ　ｏ　、
ｘｚ層１０６，１０２は、Ｂｅのδドーピング層を５層
ｍの厚さのアンドープＧ　ａ　Ｓｂ６，４ｓＡ　Ｓｏ、
ｓｘＭではさんで周期的に繰り返した構造（δｉδｉ構
造）で作る。その結果、不純物濃度は、約１０”ｃｍ−
”となる。また、厚さは０．１μｍである。ｎ−Ｇａ、
、、、Ｉ　ｎｏ、、、Ａｓ層１０４は、Ｓｉを１０”ａ
ａ−’　　ドープし、厚さＩｎｍである。4. Undoped Ga Sb is deposited on the semi-insulating InP substrate 101 using the MBE method. A So+si layer 11
1, p ten Ga S ba, *q A
S a, s1 layer 102, n-G a 11,
47 Ina, s3 As layer 104, p-chi GaSb, 4. As,,5. Grow Ml 06 sequentially. P+-G a S b6,4s A So ,
The xz layers 106 and 102 are undoped Ga Sb6,4sA So, 5 m thick Be δ-doped layers,
It is made with a structure (δiδi structure) that is periodically repeated between sxM. As a result, the impurity concentration is approximately 10"cm-
”. Also, the thickness is 0.1 μm. n-Ga,
,,I no,,,As layer 104 is made of Si with 10”a
a-' Doped, thickness Inm.

次いで、ＷＳｉ膜をスパッタ法により被着し、通常の電
子線リソグラフィ技術とＷＳｉのドライエツチング技術
を用いて、長さ０．１〜０．０７μｍに加工し、ゲート
電極１０７を形成する。Next, a WSi film is deposited by sputtering and processed to a length of 0.1 to 0.07 μm using ordinary electron beam lithography and WSi dry etching to form the gate electrode 107.

その後、ｐ’　　Ｇ　ａ　Ｓ　ｂｏ、４ｓ　Ａ　Ｓ　ｏ
、ｓｚ層１０２まで取り除いた穴に、膜厚０．１５μｍ
、濃度１０”ａｍ−”のＳｉドープのｎ　十Ｇ　ａ　ｏ
　、　４７　Ｉ　ｎ　ａ　、　ｇ　３　Ａ　８層１０８
を選択的に成長する。After that, p' G a S bo, 4s A S o
, a film thickness of 0.15 μm is placed in the hole removed up to the sz layer 102.
, Si doped with a concentration of 10"am-"
, 47 I n a , g 3 A 8 layers 108
grow selectively.

最後に、Ａ　ｕ　／　Ｎ　ｉ　／　Ａ　ｕ　Ｇ　ｅによ
るソース電極１０９、ドレイン電極１１０を形成する。Finally, a source electrode 109 and a drain electrode 110 are formed using A u /N i /A u Ge.

第６図（ｂ）は、第６図（ａ）の断面図のＡ−八′に沿
うエネルギーバンド構造図である。φは障壁の高さ、ｔ
は障壁の厚みであり、φ＝０．８ａＶ。FIG. 6(b) is an energy band structure diagram taken along line A-8' in the cross-sectional view of FIG. 6(a). φ is the height of the barrier, t
is the thickness of the barrier, φ=0.8aV.

ｔ＝１ｎｍである。ｐ層不純物濃度ｐ＝１０”ａｉ−’
ｍ／ｍ、’；：０．０８、Ｌｇ＝０．１．ｃｃｍ、Ｖｔ
ｈ＝１０’ａｎ／　ｓ、Ｖｓ＝１０’ａ＋＋／ｓとする
と１本実施例の膜厚ｔ＝１ｎｍは、条件式（８）をおよ
そ満足することができる。したがって、２士−Ｑ　ａ　
Ｓ　ｂ）、４９　Ａ　Ｓ　ａ　、ｓ１層１０２と１０６
は、電気的に接続される。t=1 nm. P layer impurity concentration p=10"ai-'
m/m,':0.08, Lg=0.1. ccm, Vt
When h=10'an/s and Vs=10'a++/s, the film thickness t=1 nm in this embodiment can approximately satisfy conditional expression (8). Therefore, 2nd-Q a
S b), 49 A S a , s1 layer 102 and 106
are electrically connected.

本実施例によれば、ゲート長０．０７〜０．１μｍの間
のしきい電圧の変動を１００ｍＶ以下に抑えることがで
き、また、トランス・コンダクタンスは、約１．８００
ｍ　Ｓ　／　ｍｍとなる。According to this example, the variation in threshold voltage between gate lengths of 0.07 to 0.1 μm can be suppressed to 100 mV or less, and the trans conductance is approximately 1.800 mV or less.
mS/mm.

〔発明の効果〕〔Effect of the invention〕

以上説明したように１本発明によれば、チャネル層をは
さむｐ　（ｎ）型半導体層とｐ　（ｎ）型半導体層、あ
るいは金属層とｐ　（ｎ）型半導体層が。As explained above, according to one aspect of the present invention, a p (n) type semiconductor layer and a p (n) type semiconductor layer, or a metal layer and a p (n) type semiconductor layer sandwiching a channel layer.

障壁をトンネルする電流により電気的に接続されるため
、従来技術におけるようなフローティングによる動作の
不安定性がなく、かつ、隣の素子の電圧に素子特性が影
響を受けることがない。また。Since electrical connection is achieved by a current tunneling through the barrier, there is no instability in operation due to floating as in the prior art, and element characteristics are not affected by the voltage of an adjacent element. Also.

チャンネル層の上下両側から電流を制御しているので、
トランス・コンダクタンスが増大する。また、電流は、
チャンネルの中央部を流れるので、漏れ電流を防止でき
、０．１μｍ以下のゲート長でも。Since the current is controlled from both the top and bottom of the channel layer,
Trans conductance increases. Also, the current is
Since it flows through the center of the channel, leakage current can be prevented, even with a gate length of 0.1 μm or less.

しきい電圧の変動やドレイン・コンダクタンスの増大を
抑制することができる。Fluctuations in threshold voltage and increases in drain conductance can be suppressed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図（ａ）は１本発明の半導体装置の第１の実施例の
概略断面図、第１図（ｂ）は、第１図（ａ）のＡ−Ａ’
に沿うエネルギーバンド構造図。 第１図（ｃ）は、第１図（ｂ）を模式化したエネルギー
バンド構造図、第２図（ａ）、（ｂ）は、それぞれ従来
の電界効果トランジスタの概略断面図、第３図（、）〜
（ｅ）は、本発明の第１の実施例の製造方法を示す概略
工程断面図、第３図（ｆ）は、第１図（ｅ）のＡ−Ａ’
に沿うエネルギーバンド構造図、第４図（ａ）は、本発
明の第２の実施例の概略断面図、第４図（ｂ）は、第４
図（ａ）のＡ−Ａ’　に沿うエネルギーバンド構造図、
第５図（ａ）は１本発明の第３の実施例の概略断面図、
第５図（ｂ）は、第５図（ａ）の八−Ａ′に沿うエネル
ギーバンド構造図、第５図（Ｑ）は、本発明の第４の実
施例の概略断面図、第５図（ｄ）は、第５図（ｃ）のＡ
−Ａ’に沿うエネルギーバンド構造図、第６図（ａ）は
、本発明の第５の実施例の概略断面図、第６図（ｂ）は
、第６図（ａ）のＡ−Ａ’　に沿うエネルギーバンド構
造図、第７図は、本発明の化合物半導体電界効果トラン
ジスタのドレイン電圧−ドレイン電流の特性を従来と比
較して示す図である。 ２１・・・半絶縁性ＧａＡｓ基板 ２２．２３−ｐす−ＧａＡｓ層 ２４−　ｎ　−Ｇ　ａ　Ａ　ｓ層 ２５、２６−・・ｎｆ−Ｇ　ａ　Ａ　ｓ層２７・・・ソ
ース電極　　　２８・・・ドレイン電極２９・・・ゲー
ト電極　　３０・・・正孔　　３１・・・電子代理人弁
理士　　中　村　純之助 第１図 （ａ） 巣 図 （Ｑ） 第 図 ３＋−５悸 （ａ） （ｄ） （ｂ） （ｅ） 第 図 （ａ） 第４図 （Ｃ） （ｄ） 第 ５図 （ａ） 第 ５図 （ａ） 第６図FIG. 1(a) is a schematic cross-sectional view of a first embodiment of the semiconductor device of the present invention, and FIG. 1(b) is a cross-sectional view taken along line AA' in FIG. 1(a).
Energy band structure diagram along. FIG. 1(c) is a schematic energy band structure diagram of FIG. 1(b), FIGS. 2(a) and (b) are schematic cross-sectional views of a conventional field effect transistor, and FIG. , ) ~
(e) is a schematic process sectional view showing the manufacturing method of the first embodiment of the present invention, and FIG. 3(f) is AA' in FIG. 1(e).
FIG. 4(a) is a schematic sectional view of the second embodiment of the present invention, and FIG. 4(b) is an energy band structure diagram along the fourth embodiment.
Energy band structure diagram along A-A' in figure (a),
FIG. 5(a) is a schematic sectional view of a third embodiment of the present invention;
FIG. 5(b) is an energy band structure diagram along line 8-A' in FIG. 5(a), and FIG. 5(Q) is a schematic cross-sectional view of the fourth embodiment of the present invention. (d) is A in Fig. 5(c).
FIG. 6(a) is a schematic cross-sectional view of the fifth embodiment of the present invention, and FIG. 6(b) is an energy band structure diagram along the line A-A' of FIG. 6(a). FIG. 7 is a diagram showing the drain voltage-drain current characteristics of the compound semiconductor field effect transistor of the present invention in comparison with the conventional one. 21...Semi-insulating GaAs substrate 22.23-p-GaAs layer 24-n-GaAs layer 25, 26-...nf-GaAs layer 27...source electrode 28... Drain electrode 29... Gate electrode 30... Hole 31... Electronic agent patent attorney Junnosuke Nakamura Figure 1 (a) Nest diagram (Q) Figure 3 +-5 Palpitation (a) (d) ( b) (e) Figure (a) Figure 4 (C) (d) Figure 5 (a) Figure 5 (a) Figure 6

Claims (1)

【特許請求の範囲】 １、半導体層からなる電流経路と、第１のキャリアが多
数存在し、上記電流経路を上下方向にはさんで配置され
た第１の層および第２の層からなる電流制御手段と、上
記電流経路の左右両側に設けられ、上記第１のキャリア
とは反対の電荷をもつ第２のキャリアを該電流経路に供
給するソース領域および該電流経路から第２のキャリア
を受け取るドレイン領域とを具備し、かつ、上記第１の
層と第２の層とが、その間に存在する第１のキャリアの
障壁を通して、トンネル電流により電気的に接続される
ことを特徴とする半導体装置。 ２、上記第１の層と第２の層が共に半導体からなること
を特徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記第１の層および第２の層の一方が半導体からな
り、他方が金属からなることを特徴とする特許請求の範
囲第１項記載の半導体装置。 ４、上記第１の層および第２の層の少なくとも一方が上
記電流経路を構成する半導体層とは異なる半導体材料か
らなることを特徴とする特許請求の範囲第２項記載の半
導体装置。 ５、半導体からなる上記第１の層あるいは第２の層が上
記電流経路を構成する半導体層とは異なる半導体材料か
らなることを特徴とする特許請求の範囲第３項記載の半
導体装置。 ６、上記第１の層および第２の層が共に上記電流経路を
構成する半導体層と同種の半導体材料からなることを特
徴とする特許請求の範囲第２項記載の半導体装置。 ７、半導体からなる上記第１の層あるいは第２の層が上
記電流経路を構成する半導体層と同種の半導体材料から
なることを特徴とする特許請求の範囲第３項記載の半導
体装置。 ８、上記第１の層および第２の層の少なくとも一方が縮
退した半導体からなることを特徴とする特許請求の範囲
第１項記載の半導体装置。 ９、上記電流経路を構成する半導体層が、δドーピング
されていることを特徴とする特許請求の範囲第１項記載
の半導体装置。 １０、上記電流経路の長さに対する、上記第１の層と第
２の層の間の距離の比がほぼ１／３０以下であることを
特徴とする特許請求の範囲第１項記載の半導体装置。 １１、特許請求の範囲第１項記載の半導体装置の製造方
法において、基板上に上記第１の層、上記電流経路を構
成する半導体層、および上記第２の層を順次形成する工
程と、上記第１の層および上記第２の層の少なくとも一
方並びに上記半導体層を、一部を残して除去する工程と
、この一部を残した部分の左右両側に、上記ソース領域
およびドレイン領域を設ける工程を具備することを特徴
とする半導体装置の製造方法。 １２、上記基板が半絶縁性半導体基板であることを特徴
とする特許請求の範囲第１１項記載の半導体装置の製造
方法。 １３、特許請求の範囲第１項記載の半導体装置を含んで
なることを特徴とする半導体集積回路。 １４、上記電流制御手段と上記電流経路とが複数組積層
され、これらの両側に、上記ソース領域およびドレイン
領域が該複数の電流経路に対して共通に上記第２のキャ
リアを供給する上記ソース領域および上記第２のキャリ
アを受け取る上記ドレイン領域が設けてあることを特徴
とする特許請求の範囲第１項記載の半導体装置。[Claims] 1. A current path consisting of a semiconductor layer, and a first layer and a second layer in which a large number of first carriers are present, and which are arranged to sandwich the current path in the vertical direction. a control means, a source region that is provided on both left and right sides of the current path and supplies second carriers having an opposite charge to the first carrier to the current path; and a source region that receives the second carriers from the current path. a drain region, and the first layer and the second layer are electrically connected by a tunnel current through a first carrier barrier existing therebetween. . 2. The semiconductor device according to claim 1, wherein both the first layer and the second layer are made of semiconductor. 3. The semiconductor device according to claim 1, wherein one of the first layer and the second layer is made of a semiconductor, and the other is made of a metal. 4. The semiconductor device according to claim 2, wherein at least one of the first layer and the second layer is made of a semiconductor material different from that of the semiconductor layer constituting the current path. 5. The semiconductor device according to claim 3, wherein the first layer or the second layer made of a semiconductor is made of a semiconductor material different from that of the semiconductor layer constituting the current path. 6. The semiconductor device according to claim 2, wherein the first layer and the second layer are both made of the same type of semiconductor material as the semiconductor layer constituting the current path. 7. The semiconductor device according to claim 3, wherein the first layer or the second layer made of a semiconductor is made of the same type of semiconductor material as the semiconductor layer constituting the current path. 8. The semiconductor device according to claim 1, wherein at least one of the first layer and the second layer is made of a degenerate semiconductor. 9. The semiconductor device according to claim 1, wherein the semiconductor layer constituting the current path is δ-doped. 10. The semiconductor device according to claim 1, wherein the ratio of the distance between the first layer and the second layer to the length of the current path is approximately 1/30 or less. . 11. The method for manufacturing a semiconductor device according to claim 1, including the step of sequentially forming the first layer, the semiconductor layer constituting the current path, and the second layer on the substrate; a step of removing at least one of the first layer and the second layer and the semiconductor layer, leaving a portion; and a step of providing the source region and the drain region on both left and right sides of the portion where the portion is left. A method of manufacturing a semiconductor device, comprising: 12. The method of manufacturing a semiconductor device according to claim 11, wherein the substrate is a semi-insulating semiconductor substrate. 13. A semiconductor integrated circuit comprising the semiconductor device according to claim 1. 14. A plurality of sets of the current control means and the current path are stacked, and the source region and the drain region supply the second carriers in common to the plurality of current paths on both sides thereof; 2. The semiconductor device according to claim 1, further comprising: and said drain region which receives said second carriers.