JPH0283642A - Memory control system - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 claims description 4
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- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
［概要］
本発明はメモリ制御方式に関し、
読出し専用メモリ（ＲＯＭ＞について各アドレスに対応
するデータ領域のビット幅を拡張することを目的とし、
固定ビット幅の複数個の読出し専用メモリ・チップを同
一パッケージ内に設け、これらの読出し専用メモリ・チ
ップに同一のアドレス信号を印加すると共に、チップ・
セレクト信号によってそれぞれの読出し専用メモリ・チ
ップよりのデータ出力シーケンスを制御することにより
、読出し専用メモリ・チップの増加分に相当するビット
幅の拡張を行なうように構成する。[Detailed Description of the Invention] [Summary] The present invention relates to a memory control method, and an object of the present invention is to expand the bit width of a data area corresponding to each address in a read-only memory (ROM), and to expand the bit width of a data area corresponding to each address in a read-only memory (ROM). Read-only memory chips are provided in the same package, the same address signals are applied to these read-only memory chips, and the chip
By controlling the data output sequence from each read-only memory chip using a select signal, the bit width is expanded by an amount corresponding to the increase in the number of read-only memory chips.
［産業上の利用分野］
本発明は、固定ビット幅の複数の読出し専用メモリ・チ
ップを同一のメモリ・パッケージ内に設けて、ビット幅
の長いデータの読出しを行なわせるメモリ制御方式に関
する。[Industrial Application Field] The present invention relates to a memory control method in which a plurality of read-only memory chips with a fixed bit width are provided in the same memory package to read data with a long bit width.
読出し専用メモリ（ＲＯＭ＞はマイクロプロセッサ等の
中央処理装＠ （ＣＰＵ）の出換え不要なプログラムや
データ等を永久的に記憶する等に使用される。A read-only memory (ROM) is used to permanently store programs and data that do not require replacement of a central processing unit (CPU) such as a microprocessor.
近年、ビット幅を拡張して処理能力の向上を図った中央
処理装置が開発され、それに対応するようにビット幅の
拡張した読出し専用メモリの開発が望まれている。In recent years, central processing units with expanded bit widths and improved processing capabilities have been developed, and there is a desire to develop read-only memories with expanded bit widths to accommodate this.
［従来の技術］
第４図はビット幅の拡張した中央処理装置に対応するた
めの続出し専用メモリの構成例を示す。[Prior Art] FIG. 4 shows an example of the configuration of a continuous read only memory for supporting a central processing unit with an expanded bit width.
同図はビット幅を２倍に拡張するために同一構造の２個
の読出し専用メモリ１，２を使用した場合を示してあり
、各続出し専用メモリ１，２は各アドレス毎に固定ビッ
ト幅の記憶領域を有する。The figure shows the case where two read-only memories 1 and 2 with the same structure are used to double the bit width, and each read-only memory 1 and 2 has a fixed bit width for each address. It has a storage area of .
各続出し専用メモリボ、２には中央処理装置からの共通
の２ｎビツト・アドレス信号△ＤＲＯ〜△ＤＲ２ｎ−１
とチップ・セレクト信号Ｃ８が印加され、読出し専用メ
モリ］は対応するメモリ・アドレス領域から下位ｎビッ
トのデータ［）ｏ−［）ｎ−１を出力し、同時に読出し
専用メモリ２は上位ｎビットのデータＤｎ〜Ｄ ２ｎ−
１を出力する。したがって、それぞれの読出し専用メモ
リ１．２はｎビットの固有ビット幅を有するが、２個を
同一のアドレス信号ＡＤＲｏ〜Ａ Ｄ Ｒ２ｎ−１で読
出し動作させることで、２ｎビツト幅に拡張することが
できる。Each successive memory board 2 receives a common 2n-bit address signal △DRO to △DR2n-1 from the central processing unit.
and chip select signal C8 are applied, the read-only memory 2 outputs the lower n bits of data [)o-[)n-1 from the corresponding memory address area, and at the same time, the read-only memory 2 outputs the upper n bits of data [)o-[)n-1. Data Dn~D 2n-
Outputs 1. Therefore, each read-only memory 1.2 has a unique bit width of n bits, but it can be expanded to a width of 2n bits by reading the two of them using the same address signals ADRo to ADR2n-1. can.
［発明が解決しようとする課題］
しかしながら、このような従来のメモリ１７１１２１方
式によれば、拡張ビット幅の分だけの読出し専用メモリ
を増設する必要がおるので、メモリ実装基板の大型化等
を招来し、中央処理装置の性能向上に応じた有効なメモ
リ容量の拡大を図るのに障害となっていた。[Problems to be Solved by the Invention] However, according to such a conventional memory 171121 system, it is necessary to add a read-only memory corresponding to the extended bit width, which leads to an increase in the size of the memory mounting board. However, this has been an obstacle to expanding the effective memory capacity in response to improvements in the performance of the central processing unit.
本発明はこのような課題に鑑みて成されたものであり、
ビット幅を拡張し且つ続出し専用メ［りの実装個数を減
らすことのできるメモリ制御方式を提供することを目的
とする。The present invention has been made in view of such problems,
It is an object of the present invention to provide a memory control method that can expand the bit width and reduce the number of sequential read only memory devices.
〔課題を解決するための手段］ 第１図は本発明の原理説明図である。[Means to solve the problem] FIG. 1 is a diagram explaining the principle of the present invention.
まず本発明は、複数の読出し専用メモリ・チップ３，４
を同一のパッケージ５内に設けた単体の読出し専用メモ
リを形成し、アドレス信号ＡＤＲＯ〜Ａ Ｄ Ｒ２ｎ−
１及びチップ・セレクト信号Ｃ８を印加することにより
、拡張されたビット幅のデータ出力を行なわせるメモリ
制御方式を対象とする。First, the present invention provides a plurality of read-only memory chips 3, 4.
are provided in the same package 5 to form a single read-only memory, and address signals ADRO to ADR2n-
The present invention is directed to a memory control system that outputs data with an expanded bit width by applying 1 and a chip select signal C8.
このようなメモリ制御方式に対し本発明にあっては、同
一のアドレス信号ＡＤＲＯ〜△Ｄ Ｒ２ｎ−１がメモリ
・チップ３，４のアドレス入力接点に印加されるように
パッケージ５のアドレス入力端子に接続し、メモリ・チ
ップ３，４の出力接点をデータ・セレクト回路６に接続
する。データ・セレクト回路６は第１のメモリ・チップ
３よりの出力データをパッケージ５の出力端子に直接出
力するか若しくは第２のメモリ・チップ４よりの出力デ
ータをデータ・ラッチ回路７を介して出力端子へ出力す
るかのデータ転送切り換えをチップ・セレクト信号Ｃ８
に基づいて行なう、データ・ラッチ回路７はラッチ・ク
ロック信号発生回路８て形成されたラッチ・クロック信
号ＬＨに同期してラッチ動作を行なうように構成されて
いる。In contrast to such a memory control system, in the present invention, the address input terminals of the package 5 are connected so that the same address signals ADRO to ΔD R2n-1 are applied to the address input contacts of the memory chips 3 and 4. and connect the output contacts of the memory chips 3 and 4 to the data select circuit 6. The data select circuit 6 outputs the output data from the first memory chip 3 directly to the output terminal of the package 5, or outputs the output data from the second memory chip 4 via the data latch circuit 7. Chip select signal C8 is used to select whether to output data to the terminal or not.
Data latch circuit 7 is configured to perform a latch operation in synchronization with latch clock signal LH generated by latch clock signal generation circuit 8.
［作用］
このような構成を備えた本発明のメモリ制御方式にあっ
ては、アドレス信ＱＡＤＲＯ〜ＡＤＲ２ｎ１をアドレス
入力端子に供給すると、第１のメモリ・チップ３からｎ
ビットに相当するデータｌ）。[Operation] In the memory control system of the present invention having such a configuration, when address signals QADRO to ADR2n1 are supplied to the address input terminals, the first memory chip 3 to n
Data corresponding to bits l).
〜［）ｎ−１が出力され、更に第２のメモリ・チップ４
からはｎビットに相当するデータ［）ｎ〜Ｄ２ｎ−１が
データ・ラッチ回路７にラッチされた後にデータ出力端
子に出力される。したがって、固定ビット幅の複数のメ
モリ・チップ３，４を内蔵して形成した単体の読出し専
用メモリに通常のメモリを使用するのと同様のアドレス
指定を行なうことで拡張されたビット幅のデータ出力が
可能となる。~[)n-1 is output, and further the second memory chip 4
From there, data [)n to D2n-1 corresponding to n bits are latched by the data latch circuit 7 and then output to the data output terminal. Therefore, a single read-only memory formed by incorporating a plurality of memory chips 3 and 4 with a fixed bit width is addressed in the same way as when using a normal memory, thereby outputting data with an expanded bit width. becomes possible.
［実施例］
第２図は本発明の一実施例を示した実施例植成図である
。[Example] FIG. 2 is a planting diagram showing an example of the present invention.
第２図において、２点鎖線９の領域内が本発明によって
構成された単体の読出し専用メモリをポす。同一パッケ
ージ内に２個の読出し専用メモリ・チップ１０．１１が
設けられ、パッケージに設けられている２ｎ個のアドレ
ス入力端子にこれらのメモリ・チップ１０．１１のアド
レス入力接点が並列に接続している。第１の読出し専用
メモリ１０のｎ個のデータ出力接点はｎ個の特定のＡＮ
Ｄ回路Ｑｏ−Ｑｎ−１の一方の入力接点に接続し、ＡＮ
Ｄ回路（３ｏ−Ｑｎ−１の他方の入力接点はインバータ
回路１２の出力接点に共通接続している。In FIG. 2, an area indicated by a two-dot chain line 9 indicates a single read-only memory constructed according to the present invention. Two read-only memory chips 10.11 are provided in the same package, and the address input contacts of these memory chips 10.11 are connected in parallel to 2n address input terminals provided in the package. There is. The n data output contacts of the first read-only memory 10 are connected to n specific ANs.
Connect to one input contact of D circuit Qo-Qn-1, and AN
The other input contact of the D circuit (3o-Qn-1) is commonly connected to the output contact of the inverter circuit 12.
そして、ＡＮＤ回路Ｑｏ−Ｑｎ−１のそれぞれの出力接
点はパッケージに形成されている下位ｎビットのデータ
出力を行なうためのｎ個のデータ出力端子に接続してい
る。Each output contact of the AND circuits Qo-Qn-1 is connected to n data output terminals formed on the package for outputting data of the lower n bits.
一方、第２の読出し専用メモリ１１のｎ個のデータ出力
接点はｎ個の所定のＡＮＤ回路ＧｎりＧ２ｎ−１の一方
の入力接点に接続し、ＡＮＤ回路ＧｎりＧ２ｎ−１の他
方の入力接点は遅延素子１３の出力接点に共通接続して
いる。そして、ＡＮＤ回路ＧｎりＧ２ｎ−１のそれぞれ
の出力接点はデータ・ラッチ回路１５のｎ個の入力接点
に接続し、データ・ラッチ回路１５のｎ個の出力接点が
パッケージに形成されている上位ｎビットのデータ出力
を行なうためのｎ個のデータ出力端子に接続している。On the other hand, the n data output contacts of the second read-only memory 11 are connected to one input contact of n predetermined AND circuits Gn-G2n-1, and the other input contacts of the AND circuit Gn-G2n-1. are commonly connected to the output contacts of the delay element 13. Each output contact of the AND circuit G2n-1 is connected to the n input contacts of the data latch circuit 15, and the n output contacts of the data latch circuit 15 are connected to the upper n It is connected to n data output terminals for outputting bit data.
インバータ回路１２の入力接点はパッケージのチップセ
レクト入力端子に接続しチップ・セレクト信号Ｃ８が供
給されるようになっている。An input contact of the inverter circuit 12 is connected to a chip select input terminal of the package and is supplied with a chip select signal C8.
遅延素子１３．１４は相互に直列接続し、チップセレク
ト入力端子よりのチップ・セレクト信号Ｃ８を所定の遅
延時間Δτだけ遅延させた信号Ｃ３Ｄを発生する。Delay elements 13 and 14 are connected in series and generate a signal C3D obtained by delaying the chip select signal C8 from the chip select input terminal by a predetermined delay time Δτ.
１６はインバータ回路、１７はＡＮＤ回路でおり、ＡＮ
Ｄ回路１７は遅延素子１３の出力信号Ｃ３Ｄとインバー
タ回路１６によって反転されたチップ・セレクト信号Ｏ
８が印加され、論理積演算結果によるラッチ・クロック
信号ＬＨをデータ・ラッチ回路１５のタイミング信号と
して出力する。16 is an inverter circuit, 17 is an AND circuit, and
The D circuit 17 receives the output signal C3D of the delay element 13 and the chip select signal O inverted by the inverter circuit 16.
8 is applied, and the latch clock signal LH based on the AND operation result is output as the timing signal of the data latch circuit 15.
次に、かかる構成の読出し専用メモリの作動を第３図と
共に説明する。Next, the operation of the read-only memory having such a configuration will be explained with reference to FIG.
同図に示すようなタイミングで、中央処理装置から所定
アドレスを示すアドレス信号ＡＤＲＯ〜Ａ Ｄ Ｒ２ｎ
−１及びチップ・セレクト信号Ｃ８が印加されると、チ
ップ・セレクト信号Ｃ８がＬ ＩＩレベルに反転してい
る期間に読出し専用メモリ１０゜１１からそれぞれｎビ
ット幅のデータ［）ｏ −［）ｎ−１と［）ｎ〜［）２
ｎ−１が出力される。At the timing shown in the figure, address signals ADRO to ADR2n indicating a predetermined address are sent from the central processing unit.
-1 and chip select signal C8 are applied, n-bit wide data [)o - [)n are respectively output from the read-only memory 10°11 during the period when the chip select signal C8 is inverted to the LII level. -1 and [)n~[)2
n-1 is output.
即ち、ある１サイクル期間について述べれば、アドレス
信＠Ａ Ｄ Ｒｏ 〜Ａ Ｄ Ｒ２ｎ−１が時刻ｔｏｈ
ｔら印加され、時刻ｔ１で確定するのに合わせてチップ
・セレクト信号Ｃ８が“Ｌ ＩＴレベルに反転すると、
第２図中のインバータ回路１２の出力信号Ｏ８が“′ト
ドルーベルに反転し、第１の読出し専用メモリ１０の出
力データ［）０〜［）ｎ−１がＡＮＤ回路Ｑｏ〜Ｇｎ−
１を介して下位ｎビットの出力端子に出力される。また
、遅延素子１３．１４によって所定の遅延時間Δτだけ
遅れた信号Ｃ３Ｄが１１ ＨＩＴレベルとなる時点ｔ２
において、第２の読出し専用メモリ１１から出力された
出力データＤｎ −［）２ｎ−１がＡＮＤ回路Ｇｎ −
Ｇ２ｎ−１ヲ介シテテータ・ラッチ回路１５へ転送され
、更に、ＡＮＤ回路１７が信＠ ＣＳ Ｄと信号Ｏ８と
の論理積によって発生したラッチ・クロック信号ＬＨが
“Ｈ１ルベルになる時点ｔ２に同期して、データ・ラッ
チ回路１５が出力データ［）ｎ〜Ｄ ２ｎ−１をラッチ
し、同時に上位ｎビットの出力端子に出力する。即ち、
ＡＮＤ回路ＧＯ〜Ｇ２ｎ−１と遅延素子１３．１４及び
インバータ回路１２が第１図のデータ・セレクト回路６
に相当し、ＡＮＤ回路１７がラッチ・クロック回路８に
相当し、第１．第２の読出し専用メモリから出力する出
力データＤＯ〜Ｄ ｎ−１とＤｎ−［）２ｎ−１の出力
シーケンスを制御する。そして、チップ・セレクト信号
Ｃ８が時刻ｔ３において“′Ｈ′ルベルに反転すると読
出しの１サイクルが完了する。That is, if we talk about one cycle period, the address signal @A D Ro ~ A D R2n-1 is at the time toh.
t is applied, and when the chip select signal C8 is inverted to the "LIT level" as it is determined at time t1,
The output signal O8 of the inverter circuit 12 in FIG.
1 to the output terminal of the lower n bits. Further, at the time t2 when the signal C3D delayed by a predetermined delay time Δτ by the delay elements 13 and 14 reaches the 11 HIT level.
, the output data Dn-[)2n-1 output from the second read-only memory 11 is connected to the AND circuit Gn-
G2n-1 is transferred to the citator latch circuit 15, and the AND circuit 17 synchronizes with the time t2 when the latch clock signal LH generated by the logical product of the signal @CSD and the signal O8 becomes "H1 level". Then, the data latch circuit 15 latches the output data [)n~D2n-1 and simultaneously outputs it to the output terminal of the upper n bits. That is,
The AND circuit GO~G2n-1, the delay elements 13 and 14, and the inverter circuit 12 form the data select circuit 6 in FIG.
, the AND circuit 17 corresponds to the latch clock circuit 8, and the first . The output sequence of output data DO to Dn-1 and Dn-[)2n-1 output from the second read-only memory is controlled. Then, when the chip select signal C8 is inverted to the "'H" level at time t3, one cycle of reading is completed.
このように、複数個の読出し専用メモリ・チップを同一
パッケージ内に設けた単体の読出し専用メモリを形成し
、これらの読出し専用メモリ・チップに同一のアドレス
信号を印加すると共に、チップ・セレクト信号によって
それぞれの読出し専用メモリ・チップよりのデータ出力
シーケンスを制御することにより、読出し専用メモリ・
チップの増加分に相当するビット幅の拡張を行なうこと
ができる。この結果、従来のような多数の読出し専用メ
モリを増設することなくデータ幅の拡張を達成すること
ができる。In this way, multiple read-only memory chips are provided in the same package to form a single read-only memory, and the same address signal is applied to these read-only memory chips, and the chip select signal is applied to the read-only memory chips. By controlling the data output sequence from each read-only memory chip,
It is possible to expand the bit width corresponding to the increase in chips. As a result, the data width can be expanded without adding a large number of read-only memories as in the prior art.
尚、この実施例において、ＡＮＤ回路Ｇｏ〜Ｇ２ｎ−１
及びデータ・ラッチ回路１５は出力電力容量の大ぎなも
のにすることか好ましい。In this embodiment, the AND circuit Go~G2n-1
It is also preferable that the data latch circuit 15 has a large output power capacity.
「発明の効果コ
以上説明したように本発明によれば、複数の固定ビット
幅のメモリ・チップを内蔵した単体の読出し専用メモリ
を形成して、該単体の読出し専用メモリにアドレス信号
とチップ・セレクト信号を印加するだけで、メモリ・チ
ップの数に比例して拡張したビット幅を得ることができ
、従来のような多数の読出し専用メモリを増設しなくて
済む。Effects of the Invention As described above, according to the present invention, a single read-only memory incorporating a plurality of fixed bit width memory chips is formed, and the single read-only memory is provided with address signals and chips. By simply applying a select signal, it is possible to obtain a bit width that is expanded in proportion to the number of memory chips, eliminating the need to add a large number of read-only memories as in the prior art.
第１図は本発明の原理構成図；
第２図は本発明の実施例構成図；
第３図は第２図に示す実施例の作動を説明するためのタ
イミングチャート；
第４図は従来例を示す構成図でおる。
図中、
３．１０：第１の読出し専用メモリ
４．１１：第２の読出し専用メモ１ノ
５．９：パッケージ
６：データ・セレクト回路
７．１５：データ・ラッチ回路
８：ラッチ・クロック回路
１２：インハータ回路
１３．１４：遅延素子
１７ ：ＡＮＤ回路Figure 1 is a diagram showing the principle of the present invention; Figure 2 is a diagram showing the configuration of an embodiment of the present invention; Figure 3 is a timing chart for explaining the operation of the embodiment shown in Figure 2; Figure 4 is a conventional example. This is a configuration diagram showing the following. In the figure, 3.10: First read-only memory 4.11: Second read-only memory 1/5.9: Package 6: Data select circuit 7.15: Data latch circuit 8: Latch clock circuit 12: Inharter circuit 13.14: Delay element 17: AND circuit
Claims (2)
プ（３、４）を同一パッケージ（５）内に設け、それぞ
れの読出し専用メモリ・チップに同一のアドレス信号（
ＡＤＲ０−ＡＤＲ２ｎ−１）及びチップ・セレクト信号
（ＣＳ）を印加することにより読出し専用メモリ・チッ
プ数に比例した拡張ビット幅のデータ（Ｄ０〜Ｄ２ｎ−
１）を出力させることを特徴とするメモリ制御方式。(1) A plurality of read-only memory chips (3, 4) with a fixed bit width are provided in the same package (5), and the same address signal (
By applying ADR0-ADR2n-1) and chip select signal (CS), extended bit width data (D0 to D2n-
1) A memory control method characterized by outputting.
同一パッケージ内に２個設け、一方の読出し専用メモリ
・チップ（１１）の出力データ（Ｄｎ〜Ｄ２ｎ−１）を
チップ・セレクト信号（ＣＳ）に同期して保持するラッ
チ回路（１５）を介して出力し、他方の読出し専用メモ
リ・チップ（１０）の出力データ（Ｄ０〜Ｄｎ−１）を
チップ・セレクト信号（ＣＳ）に同期して出力すること
を特徴とする特許請求の範囲第１項記載のメモリ制御方
式。(2) Two read-only memory chips (10, 11) are provided in the same package, and the output data (Dn to D2n-1) of one read-only memory chip (11) is sent to the chip select signal (CS). ), and output data (D0 to Dn-1) from the other read-only memory chip (10) in synchronization with the chip select signal (CS). 2. The memory control system according to claim 1, wherein the memory control system outputs an output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600388A JPH0283642A (en) | 1988-09-20 | 1988-09-20 | Memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600388A JPH0283642A (en) | 1988-09-20 | 1988-09-20 | Memory control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283642A true JPH0283642A (en) | 1990-03-23 |
Family
ID=16994357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23600388A Pending JPH0283642A (en) | 1988-09-20 | 1988-09-20 | Memory control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283642A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009523399A (en) * | 2006-01-13 | 2009-06-18 | 宇太光▲電▼科技股▲分▼有限公司 | Portable device combined electricity supply system |
-
1988
- 1988-09-20 JP JP23600388A patent/JPH0283642A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009523399A (en) * | 2006-01-13 | 2009-06-18 | 宇太光▲電▼科技股▲分▼有限公司 | Portable device combined electricity supply system |
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