JPH0282833A - Network synchronization clock selection circuit - Google Patents
Network synchronization clock selection circuitInfo
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- JPH0282833A JPH0282833A JP63235356A JP23535688A JPH0282833A JP H0282833 A JPH0282833 A JP H0282833A JP 63235356 A JP63235356 A JP 63235356A JP 23535688 A JP23535688 A JP 23535688A JP H0282833 A JPH0282833 A JP H0282833A
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
複数の伝送路と接続されている交換機等のシステムクロ
ックを発生する網同期クロック選択回路に関し、
上位局が複数存在する時に予め定めた最上位局の網同期
クロックを選択できるようにすることを目的とし、
複数の網同期クロックを共通に入力し、互いに異なる網
同期クロックを選択する第１及び第２のセレクタと、該
第１及び第２のセレクタの各出力に基づいて少なくとも
クロックの非同期状態を示すクロック異常信号をそれぞ
れが発生する第１及び第２のクロック引込監視回路であ
って該第１のクロック引込監視回路が該第１のセレクタ
から出力される網同期クロックを引き込んで出力するも
のと、該第２のセレクタの選択出力を定期的にシフトさ
せ、この間に該第１及び第２のクロック引込監視回路の
出力から該クロック異常信号が発生されない時の最上位
局の網同期クロックが該第１のセレクタから出力される
ように該第１のセレクタを制御する制御回路とで構成す
る。[Detailed Description of the Invention] [Summary] Regarding a network synchronization clock selection circuit that generates a system clock for an exchange or the like connected to a plurality of transmission lines, when a plurality of higher-level stations exist, the network synchronization clock of the predetermined highest-level station is The purpose of the present invention is to enable the selection of synchronized clocks, and includes first and second selectors that input a plurality of network synchronized clocks in common and select different network synchronized clocks; first and second clock acquisition monitoring circuits each generating a clock abnormality signal indicating at least an asynchronous state of the clock based on each output, the first clock acquisition monitoring circuit being output from the first selector; The one that pulls in and outputs a network synchronized clock, and the selection output of the second selector are periodically shifted, and during this period, the clock abnormal signal is not generated from the output of the first and second clock pull-in monitoring circuits. and a control circuit that controls the first selector so that the network synchronization clock of the highest station at the time is output from the first selector.
〔産業上の利用分野］
本発明は、網同期クロック選択回路に関し、特に複数の
伝送路と接続されている交換機等のシステムクロックを
発生する網同期クロンク選沢回路に関するものである。[Industrial Application Field] The present invention relates to a network synchronized clock selection circuit, and more particularly to a network synchronized clock selection circuit that generates a system clock for an exchange or the like connected to a plurality of transmission lines.
近年、マルチメディア（データ端末、ＦＡＸ、ＰＢＸ、
ＬＡＮ、映像端末等）を複数のディジタル網に接続して
通信を行う通信システムでは、定の周波数のクロックで
システム全体が動作する網同期システムが採用されてお
り、この場合に、クロックの異常状態はシステム全体に
多大の悪影響を与えることから、クロックの異常状態に
常に対処できる態勢を整えておく必要がある。In recent years, multimedia (data terminals, FAX, PBX,
In communication systems that connect multiple digital networks (LAN, video terminals, etc.) for communication, a network synchronization system is adopted in which the entire system operates using a clock with a fixed frequency. Since this can have a significant negative impact on the entire system, it is necessary to always be prepared to deal with abnormal clock conditions.
従来から行われている網同期は、第６図に示すように、
上位局の例えばＢ局へ下位局Ａが従属同期するという単
純なものであり、この場合には、第７図に示すように、
上位の８局１）に接続されているＡ局伝送装置（中継器
）１２から網同期クロックを抽出し、網同期装置１３で
引込を行ってシステムクロックとしてＡ局の交換機」４
へ与えることによって行っている。The conventional network synchronization is as shown in Figure 6.
This is a simple case in which the lower station A synchronizes with the upper station, for example, station B. In this case, as shown in FIG.
The network synchronization clock is extracted from the A station transmission device (repeater) 12 connected to the upper eight stations 1), and the network synchronization device 13 extracts the network synchronization clock and uses it as the system clock at the A station exchange.
This is done by giving to
しかしながら、現在では、第８図に示すように、上位局
が１つであるとは限らない複雑なシステム構成となって
おり、更にＡ局の上位局といってもＢ局とＤ局は同じ優
先順位となっている。However, as shown in Figure 8, currently, the system has a complicated system configuration in which there is not necessarily just one higher-ranking station, and even though the higher-ranking stations of station A are called stations B and D, they are the same. It is a priority.
また、一対処の場合、１つの伝送路に障害が発生し、ク
ロックが断状態になっている場合、交換機の内部クロッ
クが自走することによって伝送路の復旧を待てばよかっ
たが、第８図のように複数の伝送路が存在すると、１つ
の伝送路に対して同期をとるのではなく、Ａ局の場合で
あれば最も上位の局Ｃに対して同期をとり、この上位局
Ｃとの間の伝送路が障害状態にある場合には、次に順位
の高い局Ｂ、Ｃに対して同期をとらなければならない。In addition, in one case, if a failure occurs in one transmission line and the clock is cut off, it would be sufficient to wait for the transmission line to be restored by allowing the internal clock of the exchange to run on its own, but as shown in Figure 8. If there are multiple transmission paths such as, instead of synchronizing with one transmission path, in the case of station A, it synchronizes with the highest station C, and synchronizes with the highest station C. If the transmission path between them is in a faulty state, synchronization must be established with the next highest ranking stations B and C.
そして、障害状態にあった上位局間の伝送路が復旧した
時には、その最も上位の局と同期をとらなければならな
いという問題点があった従って、本発明は、上位局が複
数存在する時に予め定めた最上位局の網同期クロックを
選択できる網同期クロック選択回路を実現することを目
的とする。When the transmission path between the higher-ranking stations that was in the failed state is restored, there is a problem in that it is necessary to synchronize with the highest-ranking station. The object of the present invention is to realize a network synchronization clock selection circuit that can select the network synchronization clock of a determined highest level station.
上記の目的を達成するため、本発明に係る網同期クロン
ク選択回路では、第１図に原理的に示すように、複数の
網同期クロックを共通に入力し、互いに異なる網同期ク
ロックを選択する第１及び第２のセレクタ１．２と、該
第１及び第２のセレクタ１．２の各出力に基づいて少な
くともクロックの非同期状態を示すクロック異常信号を
それぞれが発生する第１及び第２のクロック引込監視回
路３．４であって該第１のクロック引込監視回路３が該
第１のセレクタｌから出力される網同期クロックを引き
込んで出力するものと、該第２のセレクタ２の選択出力
を定期的にシフトさせ、この間に該第１及び第２のクロ
ック引込監視回路３．４の出力から該クロック異常信号
が発生されない時の最上位局の網同期クロックが該第１
のセレクタ１から出力されるように該第１のセレクタ１
．２を制御する制御回路５とを備えている。In order to achieve the above object, the network synchronization clock selection circuit according to the present invention inputs a plurality of network synchronization clocks in common and selects different network synchronization clocks, as shown in principle in FIG. first and second selectors 1.2, and first and second clocks each generating a clock abnormality signal indicating at least an asynchronous state of the clocks based on each output of the first and second selectors 1.2; A pull-in monitoring circuit 3.4, in which the first clock pull-in monitor circuit 3 pulls in and outputs the network synchronized clock output from the first selector 1, and a pull-in monitor circuit 3.4 that pulls in and outputs the network synchronized clock output from the first selector 1, and a pull-in monitor circuit 3. The network synchronization clock of the highest station is shifted periodically, and the network synchronization clock of the highest station when the clock abnormality signal is not generated from the output of the first and second clock pull-in monitoring circuits 3.4 during this period is the first one.
the first selector 1 so as to be output from the selector 1 of
．． and a control circuit 5 for controlling 2.
第１図において、第１及び第２のセレクタ１．２には複
数の網同期クロックが共通に入力されており、然も互い
に異なる網同期クロックが選択されるようになっており
、また、第２のセレクタ２の選択出力は制御回路５によ
って定期的にシフトされるようになっている。In FIG. 1, a plurality of network synchronization clocks are commonly input to the first and second selectors 1.2, and different network synchronization clocks are selected from each other. The selected output of the selector 2 is periodically shifted by the control circuit 5.
これらのセレクタ１，２の出力はそれぞれ第１及び第２
のクロック引込監視回路３．４に送られて同期引込を（
テうとともに少なくともクロックの非同期状態を示すク
ロック異常信号をそれぞれが発生する。The outputs of these selectors 1 and 2 are the first and second selectors, respectively.
It is sent to the clock pull-in monitoring circuit 3.4 to perform synchronous pull-in (
Each of them generates a clock abnormality signal indicating at least an asynchronous state of the clocks.
制御回路５はクロック引込監視回路３．４の各出力を受
け、セレクタ１で選択した網同期クロックに異常がなく
且つ最上位局の網同期クロックであれば制御回路５はセ
レクタｌの選択出力を固定し、これによりクロック引込
監視回路３からは最上位の網同期クロックが同期引込さ
れて出力されるが、セレクタｌで選択された網同期クロ
ックが非同期状態になると、セレクタ２で定期的に選択
された網同期クロックの内で非同期状態にない網同期ク
ロックの内の最も上位局の網同期クロックがセレクタ１
から出力されるようにセレクタｌの選択制御を行う。The control circuit 5 receives each output of the clock pull-in monitoring circuit 3.4, and if there is no abnormality in the network synchronization clock selected by the selector 1 and the network synchronization clock of the highest station, the control circuit 5 receives the selected output of the selector l. As a result, the highest network synchronous clock is synchronously pulled in and output from the clock pull-in monitoring circuit 3, but when the network synchronous clock selected by selector 1 becomes asynchronous, selector 2 periodically selects the clock synchronous clock. The network synchronized clock of the highest station among the network synchronized clocks that are not in an asynchronous state is selected by selector 1.
The selection control of the selector l is performed so that the output is output from the selector l.
また、セレクタｌで選択された網同期クロックが最上位
局のものでない時、セレクタ２で選択されたより上位局
の網同期クロックが非同期状態でなく正常状態に復旧し
たことをクロック引込監視回路４の出力から制御回路５
が検出した時、その上位局の網同期クロックがセレクタ
ｌから選択されるように、制御回路５はセレクタ１をシ
フト制御し、これによりクロック引込監視回路３からは
、正常な網同期クロックの内の最上位局の網同期クロッ
クが同期引込されて出力されることになる。In addition, when the network synchronized clock selected by selector l is not that of the highest level station, the clock pull-in monitoring circuit 4 indicates that the network synchronized clock of the higher level station selected by selector 2 is not in an asynchronous state but has recovered to a normal state. Control circuit 5 from output
When the network synchronization clock of the upper station is detected, the control circuit 5 shifts the selector 1 so that the network synchronization clock of the upper station is selected from the selector l, and as a result, the clock acquisition monitoring circuit 3 selects the network synchronization clock of the normal network synchronization clock. The network synchronization clock of the highest level station will be synchronized and output.
第２図は、第１図に示した本発明の網同期クロック選択
回路が通用される網同期系統全体を示した図で、上位局
Ｃ，，Ｂ、ＤにそれぞれＡ局の伝送装置２１〜２３が接
続され、各伝送装置２１〜２３から網同期クロックＣ，
Ｂ、Ｄが抽出されて本発明の網同期クロック選択回路２
４に送られ、このクロック選択回路２４で正常な網同期
クロックの内の最上位局の網同期クロックが選択されて
網同期装置２５に送られ、システムクロックとしてＡ局
の交換機２６に与えられる。FIG. 2 is a diagram showing the entire network synchronization system in which the network synchronization clock selection circuit of the present invention shown in FIG. 23 are connected, and each transmission device 21 to 23 receives a network synchronized clock C,
B and D are extracted and the network synchronized clock selection circuit 2 of the present invention
The clock selection circuit 24 selects the network synchronization clock of the highest station among the normal network synchronization clocks, sends it to the network synchronization device 25, and provides it to the exchange 26 of the A office as the system clock.
第３図は、第１図に示した本発明の網同期クロック選択
回路の一実施例を示した回路図で、この実施例では、第
１及び第２のクロック引込監視回路３．４はそれぞれ、
セレクタ１．２の選択出力を同期引込するＰＬＯ（位相
同期発振器）３１．４Ｉと、セレクタ１．２の出力とＰ
ＬＯ３１，４１の出力との周波数比較を行って非同期状
態を検出する周波数比較回路３２．４２と、セレクタｌ
、２の出力からクロック断状態を検出するクロック断検
出回路３３．４３と、周波数比較回路３２４２の出力と
クロック断検出回路３３．４３の出力とのＯＲゲート３
４．４４とで構成されている。FIG. 3 is a circuit diagram showing an embodiment of the network synchronized clock selection circuit of the present invention shown in FIG. ,
PLO (phase locked oscillator) 31.4I that synchronizes the selected output of selector 1.2, and output of selector 1.2 and PLO.
Frequency comparison circuits 32 and 42 detect an asynchronous state by comparing frequencies with the outputs of LO31 and LO41, and a selector l
, 2, and an OR gate 3 of the output of the frequency comparison circuit 3242 and the output of the clock loss detection circuit 33.43.
4.44.
尚、クロック引込監視回路３のＰＬＯ３１からは同期引
込された網同期クロックがバンファ５０を経由して出力
される。Incidentally, the PLO 31 of the clock pull-in monitoring circuit 3 outputs the synchronized network synchronous clock via the bumper 50.
次に上記実施例の動作を第２図の網同期系統を用いて説
明する。但し、第２図の網同期系統は第８図に示すよう
に、Ｃ−＋Ｂ、Ｄ−Ａの優先順位にあるものと仮定する
。従って、セレクタｌ、２は３→Ｉセレクタである。Next, the operation of the above embodiment will be explained using the network synchronization system shown in FIG. However, it is assumed that the network synchronization system in FIG. 2 has priority levels of C-+B and DA, as shown in FIG. Therefore, selectors l and 2 are 3→I selectors.
まず、制御回路５は絶えず各網同期クロックＣ１Ｂ、Ｄ
の状態を監視するためにセレクタ２を定期的にシフトし
ている。First, the control circuit 5 constantly outputs each network synchronization clock C1B, D.
The selector 2 is shifted periodically to monitor the state of the controller.
今、セレクタ１が最上位局の０局の網同期クロックを選
択しているとすると、制御回路５はこの状態を維持する
ためにセレクタ１で選択される網同期クロックをＰＬＯ
３１で同期引き込みして出力する。Assuming that the selector 1 is now selecting the network synchronization clock of the topmost station 0, the control circuit 5 changes the network synchronization clock selected by the selector 1 to PLO in order to maintain this state.
31 to synchronously pull in and output.
その後、最上位局Ｃの網同期クロックが非同期状態にな
ったこと又はクロック断状態になったことを周波数比較
回路３２又はクロック断検出回路３３で検出すると、Ｏ
Ｒゲート３４からクロック異常信号が出力されて制御回
路５に与えられる。Thereafter, when the frequency comparator circuit 32 or the clock disconnection detection circuit 33 detects that the network synchronized clock of the highest level station C has become asynchronous or has become a clock disconnection state, O
A clock abnormality signal is output from the R gate 34 and given to the control circuit 5.
すると、制御回路５では、定期的に監視した網同期クロ
ックＢ、Ｄがセレクタ２、周波数比較回路４２、クロッ
ク断検出回路４３及びＯＲゲート４４を介してクロック
異常信号を発生しないことを検出したときには、クロッ
クＢ、Ｄは優先順位が同じであるから予めどちらを選択
するかを決めておき、例えばクロックＢを選択するので
あればセレクタ１から網同期クロックＢが出力されＰＬ
０３１で同期引込が行われるように選択制御する。Then, when the control circuit 5 detects that the regularly monitored network synchronized clocks B and D do not generate a clock abnormal signal via the selector 2, the frequency comparison circuit 42, the clock disconnection detection circuit 43, and the OR gate 44, , clocks B and D have the same priority, so decide in advance which one to select.For example, if clock B is selected, network synchronized clock B is output from selector 1 and PL
At 031, selection control is performed so that synchronous pull-in is performed.
そして、その後、網同期クロックＣが正常状態に復帰し
たことをＯＲゲート４４の出力から制御回路５が検出し
たときには、制御回路５によってセレクタ１は網同期ク
ロックＣが選択されるように制御され、ＰＬＯ３１を介
して出力される。Thereafter, when the control circuit 5 detects from the output of the OR gate 44 that the network synchronized clock C has returned to the normal state, the selector 1 is controlled by the control circuit 5 so that the network synchronized clock C is selected. It is output via PLO31.
このようにして、正常な網同期クロックの内の最上位局
の網同期クロックが選択され、同期引込が行われて網同
期装置２５に与えられるようになっている。In this way, the network synchronization clock of the highest station among the normal network synchronization clocks is selected, synchronized, and provided to the network synchronization device 25.
第４図は、周波数比較回路３２．４２の一実施例を示し
た回路図で、セレクタ１２からの出力クロックをデータ
入力とし、ＰＬＯ３Ｌ ４１からの同期引込されたクロ
ックをクロック信号とするＤ−ＦＦ６１と、このＦＦ６
１の出力パルスを一定時間中カウントして非同期情報を
出力するカウンタ６２とを含んでおり、第５図のタイム
チャートに示すように、セレクタｌ、２から正常な周波
数のクロックが出力された時にはＦＦ６１の出力は“Ｈ
”レベルに固定されるが、セレクタ１．２から周波数の
乱れたクロックが出力されると、ＰＬＯ３１，４１から
の同期クロックでたたくと′Ｌ”レベルが発生する。従
って、一定時間内にこれをカウントしカウンタ６２のカ
ウント閾イ直を越えたときには非同期状態と判定するが
、一定時間内にその閾値を越えないときには正常状態と
判定するものである。FIG. 4 is a circuit diagram showing an embodiment of the frequency comparison circuit 32.42, in which a D-FF 61 uses the output clock from the selector 12 as the data input and uses the clock synchronously pulled in from the PLO 3L 41 as the clock signal. And this FF6
It includes a counter 62 that counts the output pulses of 1 for a certain period of time and outputs asynchronous information, and as shown in the time chart of FIG. The output of FF61 is “H”
Although it is fixed at the "L" level, when a clock with a disordered frequency is output from the selector 1.2, when it is struck by the synchronized clock from the PLOs 31 and 41, the 'L' level is generated. Therefore, when this count is counted within a certain period of time and exceeds the count threshold of the counter 62, it is determined to be an asynchronous state, but when the threshold value is not exceeded within a certain period of time, it is determined to be a normal state.
クロック断検出回路３３．４３は、一定時間以上ａＬ″
レベルの入力が続いたときにクロック断を検出するもの
である。The clock disconnection detection circuit 33.43 detects aL'' for a certain period of time or more.
This detects clock interruption when level input continues.
尚、上記の実施例における制御回路５は、ＯＲゲート３
４．４４の出力がクロック異常信号を示していない時、
その網同期クロックを記憶しておき、別に記憶した優先
順位に従ってクロック異常の無い網同期クロックをセレ
クタ１から出力させるように制御する回路構成は当業者
に容易に考えられることである。Note that the control circuit 5 in the above embodiment includes the OR gate 3
4. When the output of 44 does not indicate a clock abnormal signal,
Those skilled in the art can easily conceive of a circuit configuration that stores the network synchronized clock and controls the selector 1 to output a network synchronized clock with no clock abnormality according to a separately stored priority order.
また、非同期状態とクロック断状態の両者を扱ったが、
クロック断のときは必ず非同期状態となるので、周波数
比較回路３２からの非同期情報自体をクロック異常信号
としても構わない。クロック断情報を加えれば、より確
かなりロック異常検出ができる。Also, although we dealt with both the asynchronous state and the clock-off state,
Since an asynchronous state occurs whenever the clock is cut off, the asynchronous information from the frequency comparison circuit 32 itself may be used as the clock abnormality signal. If clock disconnection information is added, lock abnormality detection can be performed more reliably.
という効果がある。There is an effect.
このように、本発明の網同期クロンク選択回路によれば
、複数の網同期クロックの中から互いに異なる網同期ク
ロックを２つのセレクタにより選択し、これらのセレク
タの各出力に基づいて少なくともクロックの非同期状態
を示すクロック異常を検出し、一方のセレクタの選択出
力を定期的にシフトさせる間にクロック異常信号が発生
されない時の最上位局の網同期クロックが他方のセレク
タから出力されるように両セレクタを制御回路によって
制御するように構成したので、多数の伝送路からの網同
期クロックの引込ができることとなり、交換機の自走状
態を最小限に抑えることができ、データ通信等のエラー
の発生を抑制することができる。As described above, according to the network synchronization clock selection circuit of the present invention, different network synchronization clocks are selected from a plurality of network synchronization clocks by two selectors, and at least the clocks are desynchronized based on the outputs of these selectors. Both selectors are configured so that the network synchronization clock of the top station is output from the other selector when no clock abnormality signal is generated while detecting a clock abnormality indicating the status and periodically shifting the selection output of one selector. Since it is configured to be controlled by a control circuit, it is possible to pull in network synchronized clocks from multiple transmission lines, minimizing the free-running state of the exchange, and suppressing the occurrence of errors in data communication, etc. can do.
また、上位局との伝送路が復旧した時には、より上位局
への網同期を行うことができるため、自局より下位局へ
の網同期率を高めることができるIn addition, when the transmission path with the higher-level station is restored, network synchronization with the higher-level station can be performed, increasing the network synchronization rate with lower-level stations than with the own station.
第１図は本発明に係る網同期クロック選択回路を原理的
に示すブロック図、
第２図は本発明に係る網同期クロック選択回路が適用さ
れる網同期系統の全体構成図、第３図は本発明に係る網
同期クロック選択回路の一実施例を示す回路図、
第４図は本発明に用いる周波数比較回路の一実施例を示
した回路図、
第５図は周波数比較回路の動作タイムチャート図、
第６図は従来の網構成図、
第７図は従来の網同期クロック選択回路の構成を示す図
、
第８図は本発明が適用される網構成図、である。
第１図において、
１．２・・・セレクタ、
３．４・・・クロック引込監視回路、
５・・・制御回路。
図中、
同一符号は同−又は相当部分を示す。
代
理
人FIG. 1 is a block diagram showing the principle of a network synchronization clock selection circuit according to the present invention, FIG. 2 is an overall configuration diagram of a network synchronization system to which the network synchronization clock selection circuit according to the present invention is applied, and FIG. A circuit diagram showing an embodiment of the network synchronized clock selection circuit according to the present invention. Fig. 4 is a circuit diagram showing an embodiment of the frequency comparison circuit used in the invention. Fig. 5 is an operation time chart of the frequency comparison circuit. 6 is a diagram showing a conventional network configuration, FIG. 7 is a diagram showing the configuration of a conventional network synchronization clock selection circuit, and FIG. 8 is a diagram showing a network configuration to which the present invention is applied. In FIG. 1, 1.2...Selector, 3.4...Clock pull-in monitoring circuit, 5...Control circuit. In the figures, the same reference numerals indicate the same or equivalent parts. agent
Claims (1)
同期クロックを選択する第１及び第２のセレクタ（１）
（２）と、 該第１及び第２のセレクタ（１）（２）の各出力に基づ
いて少なくともクロックの非同期状態を示すクロック異
常信号をそれぞれが発生する第１及び第２のクロック引
込監視回路（３）（４）であって該第１のクロック引込
監視回路（３）が該第１のセレクタ（１）から出力され
る網同期クロックを引き込んで出力するものと、 該第２のセレクタ（２）の選択出力を定期的にシフトさ
せ、この間に該第１及び第２のクロック引込監視回路（
３）（４）の出力から該クロック異常信号が発生されな
い時の最上位局の網同期クロックが該第１のセレクタ（
１）から出力されるように該第１のセレクタ（１）（２
）を制御する制御回路（５）と、を備えたことを特徴と
する網同期クロック選択回路。[Claims] First and second selectors (1) that commonly input a plurality of network synchronization clocks and select mutually different network synchronization clocks.
(2), and first and second clock pull-in monitoring circuits each generating a clock abnormality signal indicating at least an asynchronous state of the clocks based on each output of the first and second selectors (1) and (2). (3) In (4), the first clock pull-in monitoring circuit (3) pulls in and outputs the network synchronization clock output from the first selector (1), and the second selector ( 2) is periodically shifted, and during this period, the first and second clock pull-in monitoring circuits (
3) The network synchronization clock of the highest level station when the clock abnormal signal is not generated from the output of (4) is the first selector (
1) so that the first selector (1) (2
) A control circuit (5) for controlling a network synchronization clock selection circuit.
Priority Applications (1)
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|---|---|---|---|
| JP63235356A JPH07118695B2 (en) | 1988-09-20 | 1988-09-20 | Network synchronous clock selection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235356A JPH07118695B2 (en) | 1988-09-20 | 1988-09-20 | Network synchronous clock selection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282833A true JPH0282833A (en) | 1990-03-23 |
| JPH07118695B2 JPH07118695B2 (en) | 1995-12-18 |
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ID=16984875
Family Applications (1)
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|---|---|---|---|
| JP63235356A Expired - Fee Related JPH07118695B2 (en) | 1988-09-20 | 1988-09-20 | Network synchronous clock selection circuit |
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|---|---|
| JP (1) | JPH07118695B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153910A (en) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | System clock supplier, and frequency shift deciding method of reference oscillator |
-
1988
- 1988-09-20 JP JP63235356A patent/JPH07118695B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153910A (en) * | 2006-12-18 | 2008-07-03 | Fujitsu Ltd | System clock supplier, and frequency shift deciding method of reference oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118695B2 (en) | 1995-12-18 |
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