JPH0281269A - Serialization controlling system for instruction execution - Google Patents

Abstract

PURPOSE:To raise the possibility of parallel execution of a vector instruction and a scalar instruction by a returning a signal, which indicates transmission of an instruction WAIT to a scalar unit, without waiting for transmission of the instruction WAIT when recognizing transmission of all preceding instructions POST at the time of input of the instruction WAIT. CONSTITUTION:When all preceding instructions POST are already transmitted at the time of inputting of the instruction WAIT to a fetch stage 15, WAIT- ACK is immediately returned to a scalar unit SU. Consequently, since the timing when the scalar unit SU received WAIT-ACK is accelerated, interlock of a succeeding main storage reference scalar instruction is released in the early stage. Thus, the vector instruction and the scalar instruction can be executed in parallel in a vector unit UV.

Description

【発明の詳細な説明】 〔概要〕 スカラユニットとスカラユニットから送られるベクトル
命令を処理するベクトルユニットとを備えた科学技術用
計夏機などの情報処理システムにおける命令実行のシリ
アライズ制御方式に関し。DETAILED DESCRIPTION OF THE INVENTION [Summary] This invention relates to a serialization control method for instruction execution in an information processing system such as a science and technology computer equipped with a scalar unit and a vector unit that processes vector instructions sent from the scalar unit.

ＰＯＳＴ命令／ＷＡＩＴ命令を用いたベクトル命令から
スカラ命令へのシリアライズにおいて。In serializing vector instructions to scalar instructions using POST/WAIT instructions.

スカラユニットにおいてインタロックされているスカラ
命令の実行開始を早めてベクトル命令とスカラ命令の並
列実行の可能性を高めることを目的とし。The purpose is to accelerate the start of execution of interlocked scalar instructions in the scalar unit and increase the possibility of parallel execution of vector instructions and scalar instructions.

ベクトルユニットのベクトル命令管理部内に。In the vector instruction management section of the vector unit.

入口のステージでＷＡＩＴ命令を検出する手段と。means for detecting a WAIT command at an entry stage;

各ステージで有効なＰＯＳＴ命令を検出する手段とを設
け、ＷＡＩＴ命令が入力された時点で先行するすべての
ＰＯＳＴ命令が発信したことを認識したなら、ＷＡＩＴ
命令の発信を待たずにスカラユニットにＷＡＩＴ命令が
発信したことを示す信号を返すように構成した。A means for detecting a valid POST command is provided at each stage, and if it is recognized that all preceding POST commands have been issued at the time the WAIT command is input, the WAIT
The configuration is such that a signal indicating that a WAIT command has been issued is returned to the SCARA unit without waiting for the command to be issued.

〔産業上の利用分野〕[Industrial application field]

本発明は、スカラユニットとスカラユニットから送られ
るベクトル命令を処理するベクトルユニットとを備えた
科学技術用計算機などの情報処理システムにおける命令
実行のシリアライズ制御方式に関する。The present invention relates to a serialization control method for instruction execution in an information processing system such as a scientific computer that includes a scalar unit and a vector unit that processes vector instructions sent from the scalar unit.

このような科学技術用計算機システムでは、スカラ命令
とベクトル命令、あるいはベクトル命令とベクトル命令
間で命令の先行制御や並列実行が行われることがあるた
め、主記憶参照順序が保証されないことがある。従って
主記憶参照順序を保証するためにはベクトルオペレーシ
ョンのシリアライズを行う必要がある。In such scientific and technological computer systems, instruction advance control or parallel execution may be performed between scalar instructions and vector instructions, or between vector instructions, so the main memory reference order may not be guaranteed. Therefore, in order to guarantee the main memory reference order, it is necessary to serialize vector operations.

ベクトルオペレーションのシリアライズとは。What is vector operation serialization?

それ以前に実行中である命令が生じる主記憶オペランド
アクセスをそれよりも後に実行すべき命令の主記憶オペ
ランドアクセスが生じる前に終了させることである。The objective is to terminate main memory operand access caused by an instruction currently being executed before the main memory operand access caused by an instruction to be executed later.

このベクトルオペレーションのシリアライズは。Serialization of this vector operation.

ベクトル命令同士及びベクトル命令とスカラ命令の主記
憶オペランドアクセス間において意味をもち、スカシ命
令間ではもともと順序関係が保証されているため意味を
もたない。It has meaning between vector instructions and between main memory operand accesses between vector instructions and scalar instructions, but it has no meaning between squash instructions because the order relationship is originally guaranteed.

近年の科学技術用計算機システムにおける高速化要求に
応えるため１本発明はベクトルオペレーションのシリア
ライズに伴うオーバヘッドの削減を図ることを意図して
いる。In order to meet the recent demand for increased speed in scientific and technical computer systems, the present invention is intended to reduce the overhead associated with serialization of vector operations.

〔従来の技術〕[Conventional technology]

第７図に１本発明が適用される従来の科学技術用計算機
システムの構成例を示す。FIG. 7 shows an example of the configuration of a conventional scientific and technical computer system to which the present invention is applied.

第７図において、１はスカラユニッ）ＳＵ　　２はベク
トルユニットＶＵ、３はベクトル実行部■ＸＵ、４およ
び５は乗算・加算パイプラインＭＡ。In FIG. 7, 1 is a scalar unit SU, 2 is a vector unit VU, 3 is a vector execution unit XU, and 4 and 5 are multiplication/addition pipelines MA.

６は除算パイプラインＤｉＶ、７はベクトルレジスタＶ
Ｒ，８および９はロード・ストアパイプラインＬＯＡＤ
／５ＴＯＲＥ、１０は主記憶装置Ｍｓｕ、ｔｔはベクト
ル制御部ＶＣＵ　　１２はベクトル命令管理部Ｖｌ、１
３はベクトル記憶管理部ＶＳ、１４は記憶制御部ＭＣＵ
である。6 is the division pipeline DiV, 7 is the vector register V
R, 8 and 9 are load/store pipelines LOAD
/5TORE, 10 is the main storage Msu, tt is the vector control unit VCU, 12 is the vector instruction management unit Vl, 1
3 is a vector storage management unit VS, 14 is a storage control unit MCU
It is.

スカラユニットＳＵはプログラム中の命令を順次フェッ
チし、スカラ命令は自身で実行し、ベクトル命令はベク
トルユニットＶＵへ送って実行させる。The scalar unit SU sequentially fetches instructions in the program, executes the scalar instructions itself, and sends vector instructions to the vector unit VU for execution.

ベクトルデータ）ＶＵのベクトル制御部ＶＣＵにおいて
、ベクトル命令管理部ＶｌはスカラユニットＳｔＪから
送られたベクトル命令を受は取り。Vector data) In the vector control unit VCU of the VU, the vector command management unit Vl receives and receives vector commands sent from the scalar unit StJ.

実行を管理する。ベクトルＬＯＡＤ命令、ベクトル５Ｔ
ＯＲＥ命令の場合は、ベクトル記憶管理部ＶＳが起動さ
れ、記憶制御部ＭＣＵを介して主記憶装置ＭＳＵへのア
クセスが行われる。Manage execution. Vector LOAD command, vector 5T
In the case of the ORE instruction, the vector storage management unit VS is activated and access to the main storage unit MSU is performed via the storage control unit MCU.

主記憶装置ＭＳＵからベクトルレジスタＶＲへのベクト
ルデータのＬＯＡＤ、およびベクトルレジスタＶＲから
主記憶装置ＭＳＵへのベクトルデータの５ＴＯＲＥ処理
では、ＬＯＡＤ／５ＴＯＲＥパイプラインを用いて行わ
れる。LOAD of vector data from main storage device MSU to vector register VR and 5TORE processing of vector data from vector register VR to main storage device MSU are performed using a LOAD/5TORE pipeline.

一方、スカラユニットＳＵがら主記憶装置ＭＳＵへのア
クセスは、ベクトルユニット■υ内の記憶制御部ＭＣＵ
を介して行われる。On the other hand, access to the main storage device MSU from the scalar unit SU is performed by the storage control unit MCU in the vector unit ■υ.
It is done through.

スカラユニットＳＵとベクトルユニットＶＵとは、可能
な限り並列に動作することがシステムの処理性能を高め
るうえで望ましい、しがし１プログラム中のベクトル命
令あるいはスカラ命令が。It is desirable for the scalar unit SU and vector unit VU to operate in parallel as much as possible in order to improve the processing performance of the system.

先行するベクトル命令あるいはスカラ命令の実行結果の
データをオペランドとして使用する場合。When using the data resulting from the execution of a preceding vector or scalar instruction as an operand.

それらの命令間での実行順序を保証することが必要とな
る。この制御が、ベクトルオペレーションのシリアライ
ス制御である。It is necessary to guarantee the order of execution among these instructions. This control is vector operation serial rice control.

従来の多くのシステムでは、ベクトルオペレーションの
シリアライズ制御を、ＰＯＳＴＯ３上びＷＡＩＴ命令を
利用して行っている。この方法は。In many conventional systems, vector operation serialization control is performed using the POSTO3 and WAIT instructions. This method is.

ＰＯＳＴＯ３上り前に実行されるべき命令の主記憶オペ
ランドの参照が、ＷＡＩＴ命令より後で実行されるべき
命令の主記憶オペランドの参照よりも早く行われるよう
に制御するものである。このため、ＰＯＳＴＯ３上ＷＡ
ＩＴ命令にはさまれた命令の主記憶オペランドは、ベク
トルオペレーシッンのシリアライズの対象から除外され
る。This control is performed so that the reference to the main memory operand of an instruction to be executed before the rising of POSTO3 is performed earlier than the reference to the main memory operand of an instruction to be executed after the WAIT instruction. For this reason, WA on POSTO3
Main memory operands of instructions sandwiched between IT instructions are excluded from serialization of vector operations.

従来ベクトル命令とスカシ命令の各組み合わせでのシリ
アライズの保証は次のように行われている。Conventionally, serialization is guaranteed for each combination of vector instructions and scan instructions as follows.

（１）ベクトル命令→ベクトル命令間のシリアライズ ＰＯＳＴ命令に先行するベクトルＬＯＡＤ命令の保証 一プライオリティがとれるまで。(1) Serialization between vector instructions and vector instructions Guarantee of vector LOAD instruction preceding POST instruction Until I can get one priority.

・ＰＯＳＴ命令に先行するベクトル５ＴＯＲＥ命令の保
証 一プライオリティがとれるまで。- Guarantee of vector 5 TORE instruction preceding POST instruction - until priority is taken.

（２）スカラ命令→ベクトル命令間のシリアライズ・Ｐ
ＯＳＴ命令に先行するスカシＬＯＡＤ命令の保証 −もともと保証されている。(2) Serialization/P between scalar instructions and vector instructions
Guarantees for the LOAD instruction that precedes the OST instruction - originally guaranteed.

・ＰＯＳＴ命令に先行するスカシ５ＴＯＰＥ命令の保証 一プライオリティがとれるまで （ＳＵ−３ＴＯＲＥ−ＰＥＮＤ　ＩＮＧ）。・Guarantee of Squash5TOPE command preceding POST command Until you get a priority (SU-3TORE-PENDING).

（３）ベクトル命令→スカラ命令間のシリアライズ・Ｐ
ＯＳＴ命令に先行するベクトルＬＯＡＤ命令の保証 一プライオリティがとれるまで。(3) Serialization/P between vector instructions and scalar instructions
Guaranteed vector LOAD instruction precedes OST instruction until priority is taken.

・ＰＯＳＴ命令に先行するベクトル５ＴＯＲＥ命令の保
証 一スカラユニットＳＵへのバッファ・ インバリデーションが全てスカシユ ニットＳＵに反映されるまで。- Guaranteed vector 5 TORE instruction preceding the POST instruction - until all buffer invalidations to the scalar unit SU are reflected in the scalar unit SU.

次に上記（３）の具体例を、第８図および第９図を用い
て説明する。Next, a specific example of the above (3) will be explained using FIGS. 8 and 9.

第８図は、ＰＯＳＴ命令とＷＡＩＴ命令とを用いてシリ
アライズ制御を行う命令シーケンスの例を示したもので
、ＶＳＴはベクトル５ＴＯＲＥ命令、ＬＤはスカシのＬ
ＯＡＤ命令を表す。Figure 8 shows an example of an instruction sequence that performs serialization control using the POST instruction and WAIT instruction, where VST is the vector 5 TORE instruction, and LD is the vector 5 TORE instruction.
Represents an OAD instruction.

第８図において、ＰＯＳＴの前にある■のＶＳＴが実行
完了するまでは、ＷＡＩＴの後にある■のＬＤは実行さ
れず、これらＶＳＴとＬＤとの間の主記憶参照順序は保
証される。しかし、　ＰＯＳＴとＷＡＩＴの間にある■
ないし■のＶＳＴについては、シリアライズ制御は行わ
れず、主記憶の参照順序は保証されない。In FIG. 8, until the VST (■) before POST completes execution, the LD (■) after WAIT is not executed, and the main memory reference order between these VSTs and LDs is guaranteed. However, between POST and WAIT ■
Serialization control is not performed for the VSTs marked 1 to 2, and the reference order of the main memory is not guaranteed.

第９図は、第８図に示されている命令シーケンス（従来
のシリアライズ制御方式による）の処理フローを例示し
たものである。FIG. 9 illustrates a processing flow of the instruction sequence shown in FIG. 8 (based on the conventional serialization control method).

この例では第７図のベクトルユニットＶＵにおいて、ベ
クトル命令管理部Ｖｉにより、第８図中の■ないし■の
ベクトル命令ＶＳＴは、２本のパイプラインを用いて第
９図に示すように順次２命令ずつ並列実行される。In this example, in the vector unit VU of FIG. 7, the vector instructions VST shown in FIG. Instructions are executed in parallel.

■のＶＳＴが実行完了するまで、ベクトル命令管理部Ｖ
ｌは、ＰＯＳＴ命令に先行する命令が未完了であること
を示す信号ＰＯＳＴ−ＰＥＮＤ　ＩＮＧを出力し、■の
ＶＳＴの実行が完了すると。The vector instruction management unit V
1 outputs a signal POST-PEND ING indicating that the instruction preceding the POST instruction has not been completed, and when the execution of VST in ① is completed.

ＰＯＳＴ　　ＰＥＮＤ　Ｉ　ＮＣ；をＯＦＦにする。Turn off POST PEND I NC.

ベクトル命令管理部Ｖｉは、続いて■のＶＳＴまでの各
ベクトル命令が発信した後、ＷＡＩＴ命令を発信し、ス
カシユニットＳＵに対してＷＡＩＴ命令の発信を示すイ
ンタロツタ解除可能信号ＷＡＩＩＡＣＫを返す。After the vector commands up to VST (2) are transmitted, the vector command management unit Vi transmits a WAIT command, and returns an interlock release enable signal WAIIACK indicating the transmission of the WAIT command to the scanning unit SU.

スカシユニットＳＵは、ベクトルユニットＶＵからのＷ
ＡＩＴ−ＡＣＫを検出すると、ＰＯＳＴＰＥＮＤＩＮＧ
がＯＦＦであることを確認して続く■のＬＯＡＤ命令Ｌ
命令光Ｄする。The search unit SU is the W from the vector unit VU.
When AIT-ACK is detected, POSTPENDING
Confirm that is OFF, and then proceed with ■LOAD command L
Command light D.

（発明が解決しようとする課題〕 従来のシリアライズ制御方式では、ベクトル命令からス
カシ命令へのシリアライズに着目すると。(Problems to be Solved by the Invention) In the conventional serialization control method, we focus on serialization from vector instructions to squash instructions.

スカシユニットＳＵでは、ベクトルユニットＶＵからの
ＰＯＳＴ命令に先行するベクトル５ＴＯＲＥ命令が未完
了であることを示すＰＯＳＴ　　ＰＥＮＤｒＮＧ信号が
ＯＦＦになっても、さらにベクトルユニットｖＵからＷ
ＡＩＴ命令によるインタロック解除可能信号ＷＡＩＴ　
　ＡＣＫが送られてくるまでは、後続命令を発信するこ
とができなかった。In the search unit SU, even if the POST PENDrNG signal indicating that the vector 5 TORE instruction preceding the POST instruction from the vector unit VU is not completed, the W
Interlock release enable signal WAIT by AIT command
No subsequent commands could be sent until the ACK was sent.

このため、ＰＯＳＴ命令とＷＡＩＴ命令との間にシリア
ライズとは関係のない命令を挿入してシリアライズにか
かるオーバヘッドの軽減を図ろうとしても、結局ＷＡＩ
Ｔ命令が発信されるまではＰＯＳＴ命令に後続する主記
憶アクセス命令のスタートが待たされるため、有効なも
のとはならなかった。Therefore, even if you try to reduce the overhead of serialization by inserting an instruction unrelated to serialization between the POST instruction and the WAIT instruction, the WAIT
Since the start of the main memory access command following the POST command has to wait until the T command is issued, it is not effective.

本発明は、ＰＯＳＴ命令／ＷＡＩＴ命令を用いたベクト
ル命令からスカラ命令へのシリアライズにおいて、スカ
ラユニットＳＵにおいてインタロックされているスカラ
命令の実行開始を早めてベクトル命令とスカラ命令の並
列実行の可能性を高めることを目的とする。The present invention enables the possibility of parallel execution of vector instructions and scalar instructions by accelerating the start of execution of interlocked scalar instructions in the scalar unit SU when serializing vector instructions to scalar instructions using POST/WAIT instructions. The purpose is to increase

〔！１８を解決するための手段〕 本発明は、ベクトルユニットＶＵからスカラユニットＳ
Ｕへ返されるインタロック解除可能信号ＷＡＩＴ　　Ａ
ＣＫを、ベクトルユニットＶＵにおけるＷＡＩＴ命令発
信時にではなく、ベクトルユニットＶＵがスカラユニッ
トＳＵからＷＡＩＴ命令を受は取ったときとし、ただし
その時点で先行するＰＯＳＴ命令が全て発信済であるこ
とを条件に、ＷＡＩＴ　　ＡＣＫをスカラユニットＳＵ
に早期に戻せるようにしたものである。[! Means for Solving Problem 18] The present invention provides a means for solving problem 18 from the vector unit VU to the scalar unit S.
Interlock release enable signal WAIT A returned to U
CK is not set when the vector unit VU issues the WAIT command, but when the vector unit VU receives the WAIT command from the scalar unit SU, provided that all the preceding POST commands have been sent at that point. , wait ACK to scalar unit SU
This allows for an early return to.

このため、ベクトルユニットＶＵ内のベクトル命令管理
部に、入口でＷＡＩＴ命令を検出する手段と、命令未発
信でベクトル命令管理部内に滞留している全てのベクト
ル命令を対象に、有効なＰＯＳＴ命令を迅速に検出する
手段が設けられる。For this reason, the vector instruction management section in the vector unit VU has a means for detecting the WAIT instruction at the entrance, and a valid POST instruction for all vector instructions that have not yet been issued and remain in the vector instruction management section. Means for rapid detection is provided.

第１図は第７図の従来例システムを改良したものとして
示してあり１両図に共通な要素には同一参照番号が用い
られている。第１図中、１はスカラユニットＳＵ、２は
ベクトルユニットＶＵ、３はベクトル実行部ＶＸＵ、１
０は主記憶装置ＭＳＵ、１２はベクトル命令管理部Ｖｉ
、１４は記憶制御部ＭＣＵ、１５ないし１７はベクトル
命令管理部Ｖｉ内でベクトル命令を発信制御するための
フェッチ、プリデコード、スタートの各ステージ。FIG. 1 is shown as an improved version of the prior art system of FIG. 7, and the same reference numerals are used for elements common to both figures. In FIG. 1, 1 is a scalar unit SU, 2 is a vector unit VU, 3 is a vector execution unit VXU, 1
0 is the main storage unit MSU, 12 is the vector instruction management unit Vi
, 14 is a storage control unit MCU, and 15 to 17 are fetch, predecode, and start stages for controlling transmission of vector instructions within the vector instruction management unit Vi.

１Ｂないし２０はＰＯＳＴフラグＰＦであって各ステー
ジのベクトル命令が有効なＰＯＳＴ命令であるときＯＮ
が設定され他の場合はＯＦＦにされているもの、２１は
フェッチステージ１５へ入力されたベクトル命令がＷＡ
ＩＴ命令であるとき“１”を出力するＷＡＩＴ命令検出
手段、２２は各ステージのＰＯＳＴフラグ１８ないし２
０が全てＯＦＦのとき１″を出力するＰＯＳＴ命令検出
手段であって、各ステージのいずれにも有効なＰＯＳＴ
命令が存在しないことを検出するもの、２３はＡＮＤ回
路であってＷＡＩＴ命令検出手段２１およびＰＯＳＴ命
令検出手段２２がともに１１”を出力したとき、ＷＡＩ
Ｔ命令に先行する全てのＰＯＳＴ命令が発信済であるこ
とを示すインタロック解除可能を示す信号ＷＡＩＴ　　
ＡＣＫをスカラユニットＳＵへ出力するものである。1B to 20 are POST flags PF, which are ON when the vector instruction at each stage is a valid POST instruction.
is set and otherwise turned OFF, and 21 indicates that the vector instruction input to the fetch stage 15 is WA
WAIT instruction detection means that outputs "1" when it is an IT instruction; 22 is a POST flag 18 to 2 of each stage;
A POST command detection means that outputs 1'' when all 0's are OFF, and is effective for any POST stage.
23 is an AND circuit that detects the absence of an instruction, and when both the WAIT instruction detection means 21 and the POST instruction detection means 22 output 11'', the WAI
A signal WAIT indicating that all POST commands preceding the T command have been issued and indicating that the interlock can be released.
It outputs ACK to the scalar unit SU.

〔作用〕[Effect]

第１図に示されている本発明の原理的構成による動作を
説明する。The operation of the basic configuration of the present invention shown in FIG. 1 will be explained.

スカラユニットＳＵは、プログラム中の順次の命令をフ
ェッチし、スカラ命令を実行するとともに、ベクトル命
令はベクトル実行部）ＶＵへ送出し処理を依鯨する。The scalar unit SU fetches sequential instructions in the program, executes the scalar instructions, and sends vector instructions to the vector execution unit (VU) for processing.

ＰＯＳＴ命令およびＷＡＩＴ命令を用いたシリアライズ
は、スカラユニットＳＵとベクトルユニッ）ＶＵの双方
で制御される。ＰＯＳＴ命令とＷＡＩＴ命令は、スカラ
ユニットＳＵで熾別された後、ベクトルユニット■Ｕへ
送出される。Serialization using the POST and WAIT instructions is controlled by both the scalar unit SU and vector unit VU. After the POST command and the WAIT command are separated by the scalar unit SU, they are sent to the vector unit ■U.

ここでスカラユニットＳＵは、ベクトルユニッ）ＶＵか
らＷＡＩＴ命令の発信を通知されると以後・の主記憶参
照スカラ命令にインタロックをかけ、そしてベクトルユ
ニットＶＵからインタロック解除可能信号ＷＡＩＴ　　
ＡＣＫが返されるのを待つ。Here, when the scalar unit SU is notified of the transmission of the WAIT command from the vector unit VU, it interlocks the subsequent main memory reference scalar commands, and then receives an interlock release enable signal WAIT from the vector unit VU.
Wait for ACK to be returned.

ベクトルユニットＶＵのベクトル命令管理部ｖ目よ、ス
カラユニットＳＵから送られたベクトル命令やＰＯＳＴ
命令、ＷＡＩＴ命令などをフェッチステージ１５で受は
取り、命令の発信制御にしたがって、順次プリデコード
ステージ１６．スタートステージ１７へ転送する。ここ
でＰＯＳＴ命令がフェッチステージ１５に入力されたと
きには、そのステージのＰＯＳＴフラグＰＦをＯＮに設
定する。以後ＰＦの値は命令とともに順次のステージへ
転送される。Vector command management unit V of vector unit VU, vector commands and POST sent from scalar unit SU
Instructions, WAIT instructions, etc. are received at the fetch stage 15, and are sequentially sent to the pre-decode stage 16 according to the command transmission control. Transfer to start stage 17. Here, when a POST command is input to the fetch stage 15, the POST flag PF of that stage is set to ON. Thereafter, the value of PF is transferred to successive stages along with the instruction.

フェッチステージ１５に接続されているＷＡＩＴ命令検
出手段２１は、フェッチステージ１５にＷＡＩＴ命令が
入力されたことを検出すると、ＡＮＤ回路２３の一方の
入力に“ｌ”を出力する。When the WAIT instruction detecting means 21 connected to the fetch stage 15 detects that a WAIT instruction is input to the fetch stage 15, it outputs "1" to one input of the AND circuit 23.

またＰＯＳＴ命令検出手段２２は、各ステージの全ての
ＰＯＳＴフラグＰＦがＯＦＦであるときＡＮＤ回路２３
の他方の入力に“１”を出力する。Further, the POST command detection means 22 detects the AND circuit 23 when all the POST flags PF of each stage are OFF.
Outputs “1” to the other input.

ＡＮＤ回路２３は、２つの入力が１”であるとき出力が
“ｌ”となり、スカラユニットＳＵにインタロツタ解除
可能信号ＷＡＩＴ−ＡＣＫを通知する。またＰＯＳＴフ
ラグが１つでもＯＮであれば、ＷＡＩＴ命令がスタート
ステージ１７から発信される時点でＷＡＩＴ　　ＡＣＫ
を通知する。The AND circuit 23 outputs "L" when the two inputs are "1", and notifies the scalar unit SU of the interlock release enable signal WAIT-ACK.Also, if even one POST flag is ON, the WAIT command is issued. WAIT ACK is sent from start stage 17.
Notify.

つまり、ステージ１５にＷＡ　Ｉ　Ｔ命令が入力された
段階で先行するＰＯＳＴ命令が全て発信済となっていれ
ば直ちにＷＡＩＴ　　ＡＣＫがスカラユニットＳＵに返
される。しかし先行するＰＯＳＴ命令に未発信（ＰＦ−
ＯＮ）のものがあった場合には、従来方式と同様にＷＡ
ＩＴ命令も発信された時点で、ＷＡＩＴ　　ＡＣＫがス
カラユニットＳＵに返される。That is, if all the preceding POST commands have been transmitted when the WAIT command is input to stage 15, the WAIT ACK is immediately returned to the scalar unit SU. However, the preceding POST command was not sent (PF-
ON), the WA
Once the IT command has also been issued, a WAIT ACK is returned to the scalar unit SU.

このように、従来はベクトル命令管理部ＶｔがＷＡＩＴ
命令を発信した時点でＷＡＩＴ　　ＡＣＫをスカラユニ
ットＳＵに返していたのにくらべると１本発明ではスカ
ラユニッ）ＳＵがＷＡＩＴ−ＡＣＫを受は取るタイミン
グが早まるので、スカラユニットＳＵにおける後続の主
記憶参照スカラ命令のインクロックを早期に解除して、
ベクトルユニット■Ｕにおけるベクトル命令と並列実行
化させることが可能となる。In this way, conventionally, the vector instruction management unit Vt
Compared to the case where a WAIT ACK is returned to the scalar unit SU at the time the command is issued, in the present invention, the timing at which the scalar unit (SU) receives the WAIT-ACK is earlier, so the subsequent main memory reference scalar in the scalar unit SU Release the instruction ink lock early,
It becomes possible to execute the vector instruction in parallel with the vector instruction in the vector unit ■U.

第２図は、第８図の命令シーケンスを本発明方式で実行
した場合の処理フローを示す、第９図の従来方式による
処理フローとくらべると判るように、ＷＡＩＴ　　ＡＣ
Ｋの生成とスカラユニットＳＵにおける命令ＬＤの実行
のタイミングは大幅に早期化される。FIG. 2 shows the processing flow when the instruction sequence shown in FIG. 8 is executed by the method of the present invention.
The timing of generation of K and execution of instruction LD in scalar unit SU is significantly accelerated.

〔実施例〕〔Example〕

第３図は本発明の１実施例システムの要部構成図である
。FIG. 3 is a diagram showing the main parts of a system according to an embodiment of the present invention.

第３図において、１はスカラユニットＳＵ、２はベクト
ルユニットＶＵ、１２はベクトル命令管理部Ｖｉ、１４
は記憶制御部ＭＣＵであり、第１図に示されている構成
と同じである。In FIG. 3, 1 is a scalar unit SU, 2 is a vector unit VU, 12 is a vector instruction management unit Vi, 14
is a storage control unit MCU, which has the same configuration as shown in FIG.

そしてスカラユニットＳＵ内のＢｕｆｆｅｒは、主記憶
アクセスデータのバッファであり、ＷＡＩＴＢ　ｕｓｙ
およびＷ　Ａ　Ｉ　Ｔ　＋　Ｐ　ｅｎｄｉｎｇはそれぞ
れラッチである。また記憶制御部ＭＣＵ１４内のＢｉＡ
Ｓは、ベクトル５ＴＯＲＥ命令が更新した主記憶アドレ
スをパンファインバリデーションのために保持しておく
スタックであり、このアドレスは後にＳＵのＢｕｆｆｅ
ｒに反映され、該当するアドレスのデータが無効化され
る。Buffer in the scalar unit SU is a buffer for main memory access data, and WAITB usy
and W A I T + P ending are each latches. In addition, BiA in the storage control unit MCU14
S is a stack that holds the main memory address updated by the vector 5TORE instruction for bread fine validation, and this address is later stored in the SU Buffe.
r, and the data at the corresponding address is invalidated.

次に第３図のブロック間に矢線で示される信号■ないし
■について説明する。Next, the signals (1) to (2) indicated by arrows between the blocks in FIG. 3 will be explained.

■ニジリアライズ起動信号（Ｖｉ−４ＭＣＵ）−Ｐ　Ｏ
Ｓ　Ｔ命令に先行するすべての５ＴＯＲＥ命令が、すべ
てＢｉＡＳに入ったことが保証できるタイミングで、ｖ
ｉからＭＣＵに送る。■Niji Realize Start Signal (Vi-4MCU) - P O
At the timing when it is guaranteed that all 5TORE instructions preceding the ST instruction have entered BiAS,
Send from i to MCU.

■：ＢｉＡＳ　　ＡＣＫ信号（ＭＣＵ→Ｖｉ）−シリア
ライズ起動信号によりシリアライズを起動されてから、
ＢＩＡＳが空になるまでＯＮとなる。■: BiAS ACK signal (MCU→Vi) - After serialization is started by the serialization start signal,
It remains ON until BIAS is empty.

■：　Ｐ　ＯＳ　Ｔ　　Ｐｅｎｄｉｎｇ信号（Ｖｌ−，
５Ｕ）−ＰＯＳＴ命令の発信でＯＮとなる。ＰＯＳＴ命
令に先行するすべての５ＴＯＲＥ命令にょるＢＩＡＳが
空になり、がっＰＯＳＴ命令に先行するすべての５ＴＯ
ＲＥ命令のプライオリティがとれるとＯＦＦになる。■: POST Pending signal (Vl-,
5U) - Turns ON when a POST command is issued. The BIAS for all 5TORE instructions preceding the POST instruction is empty, and the BIAS for all 5TORE instructions preceding the POST instruction is empty.
It turns OFF when the priority of the RE command is taken.

■ニジリアライズ終了信号（ＭＣＵ→５Ｕ）−ＢＩＡＳ
が空になったところで、ＭＣＵからＳＵに送る。ＳＵで
は、この信号により、バッファインバリデーションＢｉ
（バッファ無効化）を行う、またその期間、ＣＰＵＡＣ
ＫをＩＮＨＩＢＩＴする（図示省略）。■Niji Realization End Signal (MCU→5U) - BIAS
When it becomes empty, it is sent from the MCU to the SU. In SU, this signal causes buffer invalidation Bi
(buffer invalidation), and during that period, CPUAC
INHIBIT K (not shown).

■：ＷＡＩＴ　　ＡＣＫ信号（Ｖｌ−＋５Ｕ）−ＷＡＩ
Ｔ命令の発信でＯＮとなる。ＳＵでは。■: WAIT ACK signal (Vl-+5U) - WAI
It turns ON when the T command is issued. At SU.

この信号の後ＰＯＳＴ　　Ｐｅｎｄｉｎｇ信号がＯＦＦ
になるまで、命令をインタロックとする。After this signal, POST Pending signal turns OFF
The instructions are interlocked until .

第４図にベクトル命令管理部Ｖｉの１実施例構成を示す
。FIG. 4 shows the configuration of one embodiment of the vector instruction management section Vi.

第４図において、２４はフェッチステージＶＦＳＲ，２
５はプリデコードステージＶＰＳＲ。In FIG. 4, 24 is a fetch stage VFSR, 2
5 is a pre-decode stage VPSR.

２６はスタートステージＶＱＳＲ，２７および２８は先
行ステージが詰まっているとき命令を一時保持するキュ
ースタック、２９はアクセスパイプラインを制御する命
令実行管理ステージ、３０はＷＡＩＴ命令を検出するデ
コーダ、３１は各ステージおよびキュースタックのＰＯ
ＳＴフラグ（ＰＦで表されている）が全てＯＦＦである
とき′１”を出力するＮＯＲ回路、３２はデコーダ３０
からのＷＡＩＴ命令検出信号とＮＯＲ回路３１からの全
ＰＯＳＴフラグがＯＦＦであることを示す信号との一致
をとりＷＡＩＴ　　ＡＣＫ信号を出力するＡＮＤ回路で
ある。26 is a start stage VQSR, 27 and 28 are queue stacks that temporarily hold instructions when the preceding stage is jammed, 29 is an instruction execution management stage that controls the access pipeline, 30 is a decoder that detects a WAIT instruction, and 31 is each Stage and cue stack POs
A NOR circuit that outputs '1' when all ST flags (represented by PF) are OFF, 32 is a decoder 30
This is an AND circuit that matches the WAIT command detection signal from the NOR circuit 31 with a signal indicating that all POST flags are OFF and outputs a WAIT ACK signal.

次に第５図および第６図を用いて、シリアライズ制御ｎ
の具体例を説明する。Next, using FIGS. 5 and 6, serialization control n
A specific example will be explained.

第５図および第６図の各々において、中央に示す一点鎖
線を境にして１上段はスカラユニットＳＵの制御シーケ
ンス、下段はベクトルユニットｖＵの制御シーケンスを
表している。In each of FIGS. 5 and 6, the upper row represents the control sequence of the scalar unit SU, and the lower row represents the control sequence of the vector unit vU, with the dashed line shown in the center as the boundary.

第５図において、ＳＵ内のパイプラインでは。In FIG. 5, the pipeline within the SU.

ＷＡＩＴ命令が４フローを使用して処理される。A WAIT instruction is processed using 4 flows.

ＷＡＩＴ命令に続いて主記憶参照スカラ命令が処理され
る。Following the WAIT instruction, a main memory reference scalar instruction is processed.

なおフロー中のり、Ａ、Ｔ、Ｂ、Ｅ、Ｗはパイプライン
のサイクル（あるいはステージ）を表し。Note that the letters A, T, B, E, and W in the flow represent pipeline cycles (or stages).

Ｄはデコード、Ａはオペランドアドレスの生成。D is decoding, A is generating operand address.

Ｔはアドレス変換、Ｂはオペランドのバッファアクセス
、Ｅは演算、Ｗは結果の書き込みである。T is address translation, B is operand buffer access, E is operation, and W is writing of results.

ＳＵでは、ＷＡＩＴ命令の第４フロー中のＡリリース信
号ＡｒｅｌのタイミングでＷＡＩＴ　　ＢｕｓｙをＯＮ
にセットし、ＶＵから（７）ＷＡＩＴ　　ＡＣＫにより
リセットする。In SU, WAIT Busy is turned on at the timing of the A release signal Arel during the fourth flow of the WAIT command.
and reset by (7) WAIT ACK from VU.

ＶＵからＷＡＩＴ−ＡＣＫが出力されたとき同時にＰ　
ＯＳ　Ｔ　　Ｐ　ｅｎｄｉｎｇも出力されていれば、第
６図に示すようにＳＵ内のＷ　Ａ　Ｉ　Ｔ　　Ｐ　ｅｎ
ｄｉｎｇをＯＮにセットする。このＷ　Ａ　Ｉ　Ｔ　　
Ｐ　ｅｎｄｉｎｇは。When WAIT-ACK is output from VU, P
If OS T P ending is also output, W A I T P en in SU is output as shown in Figure 6.
Set ding to ON. This W A I T
The ending is.

ＶＵからのＰ　ＯＳ　Ｔ　　ＰｅｎｄｉｎｇがＯＦＦに
なったときリセットする。Reset when POST Pending from VU turns OFF.

ＳＵの主記憶参照スカラ命令は、ＷＡＩＴ−Ｂ　ｕｓｙ
あるいはＷ　Ａ　Ｉ　Ｔ　　Ｐ　ｅｎｄｉｎｇがＯＮの
とき第１フローのＡステートでインタロックされる。The main memory reference scalar instruction of SU is WAIT-B usy
Alternatively, when W A I T P ending is ON, the A state of the first flow is interlocked.

そしてＶｔＪからＷＡＩＴ　　ＡＣＫが送られ、ＰＯＳ
Ｔ　　Ｐ　ｅｎｄｉｎｇがＯＦＦとなればインタロ・ン
クを解除できる。Then, WAIT ACK is sent from VtJ and POS
If T P ending turns OFF, the interlock can be canceled.

ＶＵでは、ＷＡＩＴ命令に先行するＰＯＳＴ命令による
Ｐ　ＯＳ　Ｔ　　ＰｅｎｄｉｎｇがＳＬＩに反映される
タイミングになってから、ＳＵにＷＡＩＩＡＣＫを送る
。ＶＵ内（Ｆ）ＶＦＳＲ，ＶＰＳＲ，ＶＱＳＲは、第４
図中に示されている該当ステージのタイミングを示して
いる。The VU sends WAIIACK to the SU after the POST Pending by the POST command that precedes the WAIT command is reflected in the SLI. VU (F) VFSR, VPSR, VQSR are the 4th
It shows the timing of the corresponding stage shown in the figure.

（発明の効果） 本発明によれば、スカラユニットＳＵは、ＷＡＩＴ命令
による後続の主記憶参照スカラ命令のインタロックを、
ベクトルユニットＶＵにおけるＷＡＩＴ命令の発信を待
たずに解除可能となるため。(Effects of the Invention) According to the present invention, the scalar unit SU interlocks the subsequent main memory reference scalar instruction by the WAIT instruction.
This is because it can be canceled without waiting for the WAIT command to be issued in the vector unit VU.

その後続スカラ命令の実行を早めることができシステム
の並列処理性能を向上させることができThe execution of subsequent scalar instructions can be accelerated and the parallel processing performance of the system can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理的構成図、第２図は本発明のシリ
アライズ制御方式の処理フロー図、第３図は本発明の１
実施例システムの構成図、第４図は第３図中のベクトル
命令管理部の実施例構成図第５図および第６図は本発明
実施例によるシリアライズ制御′Ｂの処理フロー図、第
７図は従来の科学技術用計算機システムの構成図、第８
図はＰｏ５Ｔ／ＷＡ　Ｉ　Ｔを用いてシリアライズを行
った命令シーケンス例の説明図、第９図は従来のシリア
ライズ制御方式の処理フロー図である。 第１図中。 １ニスカラユニツトＳＵ ２：ベクトルユニットＶＵ １０：主記憶装置ＭＳＵ １２：ベクトル命令管理部Ｖ１ １４：記憶制御部ＭＣＵ １５：フェッチステージ １６：プリデコードステージ １７：スタートステージ １８〜２０：Ｐｏ５ＴフラグＰＦ ２１：ＷＡＩＴ命令検出手段 ２２　：　ＰＯＳＴ命令検出手段 ２３：ＡＮＤ回路FIG. 1 is a basic configuration diagram of the present invention, FIG. 2 is a processing flow diagram of the serialization control method of the present invention, and FIG.
FIG. 4 is a block diagram of an embodiment of the system; FIG. 4 is a block diagram of an embodiment of the vector instruction management section in FIG. 3; FIGS. is a configuration diagram of a conventional scientific and technological computer system, No. 8
The figure is an explanatory diagram of an example of an instruction sequence serialized using Po5T/WAIT, and FIG. 9 is a processing flow diagram of a conventional serialization control method. In Figure 1. 1 Niscalar unit SU 2: Vector unit VU 10: Main storage unit MSU 12: Vector instruction management unit V1 14: Storage control unit MCU 15: Fetch stage 16: Pre-decode stage 17: Start stage 18-20: Po5T flag PF 21 : WAIT command detection means 22 : POST command detection means 23 : AND circuit

Claims (1)

【特許請求の範囲】 スカラ命令を処理する１つないし複数のスカラユニット
（１）と、これらのスカラユニット（１）から送られる
ベクトル命令を処理するベクトルユニット（２）と、主
記憶装置（１０）とを備え、ＰＯＳＴ命令とＷＡＩＴ命
令によりシリアライズ制御を行う情報処理システムにお
いて、 ベクトルユニット（２）のベクトル命令管理部（１２）
内に、入口のステージ（１５）でＷＡＩＴ命令を検出す
る手段（２１）と、各ステージ（１５〜１７）で有効な
ＰＯＳＴ命令を検出する（１８〜２０）手段とを設け、
ＷＡＩＴ命令が入力された時点で先行するすべてのＰＯ
ＳＴ命令が発信したことを認識したなら、ＷＡＩＴ命令
の発信を待たずにスカラユニットにＷＡＩＴ命令が発信
したことを示す信号を返すことを特徴とする命令実行の
シリアライズ制御方式。[Claims] One or more scalar units (1) that process scalar instructions, a vector unit (2) that processes vector instructions sent from these scalar units (1), and a main memory (10). ), in an information processing system that performs serialization control using POST and WAIT instructions, a vector instruction management section (12) of a vector unit (2).
means (21) for detecting a WAIT command at the entrance stage (15) and means (18-20) for detecting a valid POST command at each stage (15-17);
All preceding POs at the time the WAIT instruction was entered
A serialization control method for instruction execution, characterized in that when it is recognized that an ST command has been issued, a signal indicating that a WAIT command has been issued is returned to a scalar unit without waiting for the WAIT command to be issued.