JPH0279463A - Semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置に関し、特にメモリセルに積
層型キャパシタを備えた半導体記憶装置の配線構造の改
良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and more particularly to an improvement in the wiring structure of a semiconductor memory device having a stacked capacitor in a memory cell.
［従来の技術］
ダイナミック型半導体記憶装置（以下ＤＲＡＭと称す）
においては、１個のトランスファゲート用トランジスタ
と１個のキャパシタによってメモリセルを構成するもの
が主流を占めている。このタイプのものは、メモリセル
を構成する構成要素が少ないため高集積化に適している
。そして、さらに高集積化を押し進めた結果として、キ
ャパシタを三次元的に積層したいわゆるスタックドキャ
パシタを有するＤＲＡＭが考案された。このスタックド
タイプのＤＲＡＭのメモリセルの構造にっいて第４図お
よび第５図を用いて説明する。[Prior art] Dynamic semiconductor memory device (hereinafter referred to as DRAM)
In the mainstream, a memory cell is constituted by one transfer gate transistor and one capacitor. This type of memory cell is suitable for high integration because the number of components constituting the memory cell is small. As a result of further progress toward higher integration, a DRAM having a so-called stacked capacitor in which capacitors are stacked three-dimensionally was devised. The structure of the memory cell of this stacked type DRAM will be explained with reference to FIGS. 4 and 5.
第４図は、メモリセルの平面図を示しており、第５図は
、第４図中の切断線ｖ−■に沿った方向からの断面構造
図を示している。FIG. 4 shows a plan view of the memory cell, and FIG. 5 shows a cross-sectional structural view taken along the cutting line v--■ in FIG. 4.
これらの図を参照して、ＤＲＡＭのメモリセルアレイは
行方向に複数のワード線１ａ、ｌｂ、ＩＣ１１ｄが形成
され、さらに列方向に複数のビット線２ ａ ｓ ２
ｂが形成されている。ビット線２ａ。Referring to these figures, a DRAM memory cell array has a plurality of word lines 1a, lb, and IC11d formed in the row direction, and a plurality of bit lines 2a, s2, and 2a in the column direction.
b is formed. Bit line 2a.
２ｂは互いに隣り合うビット線同士で１対のビット線対
を構成している。このビット線対はセンスアンプに接続
されている。ワード線とビット線の交差部近傍には各々
１個のトランスファゲート用トランジスタ３とキャパシ
タ４とが形成されている。トランスファゲート用トラン
ジスタ３は半導体基板５の表面上にゲート酸化膜６を介
して形成されたゲート電極（ワード線ＩＣの一部で構成
される）ｌｃを含んでいる。ゲート電極ＩＣの周辺は絶
縁膜７に覆われている。さらに、半導体基板５の表面領
域にはゲート電極ＩＣに自己整合する関係で不純物領域
８ａ、８ｂが形成されている。Reference numeral 2b constitutes a bit line pair consisting of adjacent bit lines. This bit line pair is connected to a sense amplifier. One transfer gate transistor 3 and one capacitor 4 are formed near the intersection of the word line and the bit line. Transfer gate transistor 3 includes a gate electrode (consisting of a part of word line IC) lc formed on the surface of semiconductor substrate 5 with gate oxide film 6 interposed therebetween. The periphery of the gate electrode IC is covered with an insulating film 7. Furthermore, impurity regions 8a and 8b are formed in the surface region of the semiconductor substrate 5 in a self-aligned relationship with the gate electrode IC.
不純物領域８ａ、８ｂはトランジスタのソース・ドレイ
ン領域となる。不純物領域８ｂの表面上にはキャパシタ
４の下部電極９が形成されている。Impurity regions 8a and 8b become source/drain regions of the transistor. Lower electrode 9 of capacitor 4 is formed on the surface of impurity region 8b.
下部電極９は絶縁膜７．７ａを介してゲート電極１ｃの
上部からフィールド酸化膜１８の上部を通過するワード
線１ｂの上面にまで延在している。Lower electrode 9 extends from the top of gate electrode 1c to the top surface of word line 1b passing through the top of field oxide film 18 via insulating film 7.7a.
下部電極９の表面上にはシリコン窒化膜と酸化膜の２層
構造からなる誘電体膜１０が形成されている。さらにそ
の上面にはキャパシタ４の上部ｒｌｉ１１が形成されて
いる。この下部電極９、誘電体膜１０および上部電極１
１とによってキャパシタ４を構成している。そして、こ
のキャパシタ４の上面にはシリコン酸化膜などからなる
層間絶縁膜１２が形成されている。層間絶縁膜１２の表
面上にはアルミニウム（Ａ ｕ）からなるビット線２ｂ
がスパッタ法によって堆積されている。ビット線２ｂは
トランスファゲート用トランジスタ３の一方の不純物領
域８ａにコンタクトホール１３を介して接続されている
。A dielectric film 10 having a two-layer structure of a silicon nitride film and an oxide film is formed on the surface of the lower electrode 9. Furthermore, the upper part rli11 of the capacitor 4 is formed on the upper surface thereof. This lower electrode 9, dielectric film 10 and upper electrode 1
1 constitutes a capacitor 4. An interlayer insulating film 12 made of a silicon oxide film or the like is formed on the upper surface of this capacitor 4. A bit line 2b made of aluminum (Au) is formed on the surface of the interlayer insulating film 12.
is deposited by sputtering. Bit line 2b is connected to one impurity region 8a of transfer gate transistor 3 via contact hole 13.
［発明が解決しようとする課題］
このように、スタックドタイプのＤＲＡＭはキャパシタ
４が三次元的に積み上げられた構造を有しているため、
たとえばプレーナタイプのＤＲＡＭなどに比べて素子の
積層方向の厚みが大きく形成されている。たとえば、ビ
ット線２ｂなどでは基板表面からおよそ３０００〜６０
００人の領域に形成されている。したがって、このビッ
ト線２ｂのように半導体基板表面から離れた比較的高い
位置に形成される配線層は起伏の激しい段差領域に形成
される。このために、配線層のバターニングが困難にな
るという問題があった。これについて第６図を用いて説
明する。第６図は、層間絶縁膜１２の表面上に形成され
るビット線２ｂのパターニング工程を模式的に示した断
面模式図であり、ビット線２ｂの長平方向が紙面垂直方
向と一致する断面が示されている。層間絶縁膜１２中に
はコンタクトホール１３が形成されている。そして、こ
の表面上にスパッタ法によりアルミニウム層２ｂが堆積
されている。そして、その表面上にはレジスト１４が塗
布されている。さらにレジスト１４の上部には空間を介
して半導体基板と位置合わせされたパターン形成用マス
ク１５が設定されている。パターンマスク１５には露光
光線の遮光領域１７が形成されている。この遮光領域１
７に覆われたレジスト領域１４ｂおよびアルミニウム層
２ｂが所望のビット線２ｂを構成する領域となる。[Problems to be Solved by the Invention] As described above, since the stacked type DRAM has a structure in which the capacitors 4 are stacked three-dimensionally,
For example, the thickness of the elements in the stacking direction is larger than that of a planar type DRAM. For example, for bit line 2b, etc., the distance is approximately 3000 to 600 mm from the substrate surface.
It is formed in the area of 00 people. Therefore, a wiring layer formed at a relatively high position away from the surface of the semiconductor substrate, such as bit line 2b, is formed in a step region with severe ups and downs. For this reason, there was a problem in that patterning of the wiring layer was difficult. This will be explained using FIG. 6. FIG. 6 is a schematic cross-sectional view schematically showing the patterning process of the bit line 2b formed on the surface of the interlayer insulating film 12, and shows a cross section in which the long direction of the bit line 2b coincides with the direction perpendicular to the plane of the paper. has been done. A contact hole 13 is formed in the interlayer insulating film 12 . Then, an aluminum layer 2b is deposited on this surface by sputtering. A resist 14 is coated on the surface thereof. Furthermore, a pattern forming mask 15 is set above the resist 14 and is aligned with the semiconductor substrate with a space therebetween. A light-shielding region 17 for exposure light is formed in the pattern mask 15 . This light shielding area 1
The resist region 14b and the aluminum layer 2b covered by the resist region 7 become a region constituting the desired bit line 2b.
露光装置から照射された露光光線１６はパターンマスク
１５を透過してレジスト１４に到達する。Exposure light 16 emitted from the exposure device passes through pattern mask 15 and reaches resist 14 .
そして、この露光光線によってレジスト１４の所定領域
１４ａが露光される。ところが、アルミニウム層２ｂは
露光光線１６の反射率が高くレジスト１４の中を透過し
てきた露光光線を反射してしまう。さらに、上層に形成
されたビ・ント線２ｂは下層のキャパシタ４やトランジ
スタ３などの形状の影響を受けて段差起伏が激しい。こ
れによって、露光光線１６の一部は乱反射してレジスト
１４の非露光領域１４ｂの内部にまで浸入してこの部分
を露光してしまう。これによって、レジスト１４に形成
されたパターンは所定のパターン幅より狭い形状に形成
される。したがって、このようなしシストパターンをマ
スクとしてエツチングされたビット線２ｂはその線幅が
細くなったり、極端な場合は断線したりする場合が生じ
る。第７図は、線幅が所定幅より狭く形成されたビット
線２ｂの平面図を模式的に示した図である。このように
、所定の幅より狭く形成されたビット線２ｂではエレク
トロマイグレーションによって断線したり、あるいは配
線抵抗が増大するといった問題を生じた。Then, a predetermined region 14a of the resist 14 is exposed to this exposure light beam. However, the aluminum layer 2b has a high reflectance of the exposure light beam 16 and reflects the exposure light beam that has passed through the resist 14. Further, the bint line 2b formed in the upper layer has severe steps and undulations due to the influence of the shapes of the capacitor 4, transistor 3, etc. in the lower layer. As a result, a part of the exposure light beam 16 is diffusely reflected and penetrates into the non-exposed area 14b of the resist 14, thereby exposing this area. As a result, the pattern formed on the resist 14 is formed in a shape narrower than the predetermined pattern width. Therefore, the bit line 2b etched using such a cyst pattern as a mask may have a thin line width or, in extreme cases, may be disconnected. FIG. 7 is a diagram schematically showing a plan view of a bit line 2b whose line width is narrower than a predetermined width. As described above, the bit line 2b formed narrower than a predetermined width has problems such as breakage due to electromigration or increased wiring resistance.
したがって、本発明は上記のような問題点を解消するた
めになされたもので、スタックドキャパシタを備えた半
導体記憶装置においてビット線などを含む多層配線層の
信頼性を高めることができる配線構造をＨする半導体記
憶装置を提供することを目的とする。Therefore, the present invention has been made to solve the above-mentioned problems, and provides a wiring structure that can improve the reliability of multilayer wiring layers including bit lines in semiconductor memory devices equipped with stacked capacitors. An object of the present invention is to provide a semiconductor memory device that performs H.
［課題を解決するための手段］
本発明による半導体記憶、装置は、第１導電型の半導体
領域上の素子分離用の分離酸化膜に囲まれた表面上に第
１絶縁膜を介して形成された第１配線層を構成する第１
導電層と、この第１導電層をその両側から挾み込むよう
な位置関係で半導体領域中に形成された第２導電型不純
物領域とを含む絶縁ゲート型電界効果素子と、第１導電
層の上部から分離酸化膜の上部にまで延びて位置し、そ
の一部が第２導電型不純物領域の一方に接続して形成さ
れた第２導電層と、この層上に形成された誘電体膜と、
さらにその上面に形成された第３導電層とを含む半導体
容ｆｆｌ素子と、半導体容量素子の上部に第１層間絶縁
膜を介して第１配線層に直交する方向に延びて形成され
た第２配線層とを含む半導体記憶装置であって、第２配
線層は、高融点金属、高融点金属ンリサイド、ポリサイ
ドのうちいずれか１つの材料からなることを特徴として
いる。[Means for Solving the Problems] A semiconductor memory and a device according to the present invention are formed on a surface surrounded by an isolation oxide film for element isolation on a semiconductor region of a first conductivity type, with a first insulating film interposed therebetween. The first layer constituting the first wiring layer
An insulated gate field effect element including a conductive layer and a second conductivity type impurity region formed in a semiconductor region in a positional relationship sandwiching the first conductive layer from both sides; a second conductive layer extending from the top to the top of the isolation oxide film and having a portion connected to one of the second conductivity type impurity regions; and a dielectric film formed on this layer. ,
Furthermore, a semiconductor capacitive ffl element including a third conductive layer formed on the upper surface thereof, and a second conductive layer formed on the upper part of the semiconductor capacitive element extending in a direction perpendicular to the first wiring layer via the first interlayer insulating film. The second wiring layer is characterized in that the second wiring layer is made of any one of a refractory metal, a refractory metal oxide, and a polycide.
［作用］
本発明における配線層に用いられる材料は、フォトリソ
グラフィ工程に用いられる露光光線に対する反射率が、
たとえば従来−船釣に用いられたアルミニウムなどに比
べて低い。このために、配線のパターニング用のフォト
リソグラフィ工程において、レジスト中を透過してきた
露光光線が反射して散乱するのを抑制する。これによっ
て、レジストの露光パターンの露光精度を向上すること
ができる。したがって、寸法精度の高いレジストパター
ンをマスクとしてバターニングされるビット線などの多
層配線層の配線形状を安定化することができる。[Function] The material used for the wiring layer in the present invention has a reflectance for the exposure light used in the photolithography process.
For example, it is lower than the aluminum traditionally used for boat fishing. For this reason, in the photolithography process for patterning wiring, exposure light beams that have passed through the resist are prevented from being reflected and scattered. Thereby, the exposure precision of the exposure pattern of the resist can be improved. Therefore, the wiring shape of a multilayer wiring layer such as a bit line that is patterned using a highly dimensionally accurate resist pattern as a mask can be stabilized.
［実施例］ 以下、本発明の一実施例について図を用いて説明する。[Example] An embodiment of the present invention will be described below with reference to the drawings.
本発明の一実施例によるＤＲＡＭのメモリセルアレイの
構造を第１図および第２図に示している。The structure of a DRAM memory cell array according to an embodiment of the present invention is shown in FIGS. 1 and 2.
第２図は、メモリセルアレイの平面構造図を示し、第１
図は、第２図中の切断線１−１に沿った方向からの断面
（１■造図を示している。これらの図を参照して、メモ
リセルアレイは行方向に延びた複数のワード線１ａ、ｌ
ｂ、ｌｃ、ｌｄと、これに直交する列方向に延びた複数
のビット線２ ａ ％ ２ ｂとを有している。さらに
、ワード線１ａ〜１ｄの上部には、これらと重なり合う
位置関係で第２のワード線（以下補助ワード線と称す）
２０ａ、２０ ｂ ｓ ２０ Ｃ％ ２０ ｄが形成さ
れている。ワード線１ａ〜１ｄとビット線２ａ、２ｂの
交差部近傍には各々メモリセルが形成されている。個々
のメモリセルは１個のトランスファゲート用トランジス
タ３と１個のキャパシタ４とを含む。トランスファゲー
ト用トランジスタ３はｐ型半導体基板５の表面上にゲー
ト酸化膜６を介してゲート電極を備えている。このゲー
ト電極はワード線１ａ〜１ｄの一部を構成している。さ
らに、このゲート電極の周囲は絶縁膜７に覆われている
。また、ｐ型半導体基板５の表面領域にはゲート電極に
自己整合する位置関係で不純物領域８ ａ ％ ８ ｂ
が形成されている。この不純物領域８ ａ ｓ ８ ｂ
はソース・ドレイン領域となり、その不純物領域のチャ
ネル側端面に低濃度の不純物層が形成されたいわゆるＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造を有している。キャパシタ４は下部電極９と誘電体
膜１０および上部電極１１の積層構造からなる。下部電
極９は不純物が導入されたポリシリコンからなり、トラ
ンスファゲート用トランジスタ３のゲート電極１ｂ（Ｉ
Ｃ）の上部から、フィールド酸化膜１８の上部を通るワ
ード線１ａ（１ｄ）の上部にまで絶縁膜７を介して延在
している。また、下部電極９の一部は不純物領域８ｂに
接続されている。誘電体膜１０は下部電極９の上部に形
成されており、シリコン窒化膜とその表面に形成された
酸化膜との２層構造からなる。さらに、上部電極１１は
不純物が導入されたポリシリコンからなる。このような
いわゆるスタックドタイプのキャパシタ４はトランスフ
ァゲート用トランジスタ３のゲート電極上やフィールド
酸化膜１８上にまで乗り上げるように形成することによ
って基板表面の平面的な占有面積を減少し高集積化を図
るものである。したがって、プレーナタイプのキャパシ
タに比べて基板表面上の厚みが厚く形成されている。こ
のキャパシタ４などの上面はシリコン酸化膜やＢＰＳＧ
（ボロンリンシリケートガラス）膜などからなる第１
層間絶縁膜１２で覆われる。この第１層間絶縁膜１２の
上面にビット線２ｂが配線される。ビット線２ｂは第１
層間絶縁膜１２中に形成されたコンタクトホール１３を
介してトランスファゲート用トランジスタ３の不純物領
域８ａに接続される。ビット線２ｂは、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル
（Ｔａ）などの高融点金属飼料、またはこれらの高融点
金属材料のシリサイドあるいはポリシリコンとこれらの
高融点金属材料との積層構造のポリサイドなどが用いら
れる。FIG. 2 shows a planar structural diagram of the memory cell array, and the first
The figure shows a cross section (1) diagram taken along the cutting line 1-1 in FIG. 1a,l
The bit lines 2b, lc, and ld, and a plurality of bit lines 2a%2b extending in the column direction orthogonal thereto. Further, above the word lines 1a to 1d, a second word line (hereinafter referred to as an auxiliary word line) is provided in a positional relationship overlapping with these word lines.
20a, 20b s 20C% 20d are formed. Memory cells are formed near the intersections of word lines 1a to 1d and bit lines 2a and 2b, respectively. Each memory cell includes one transfer gate transistor 3 and one capacitor 4. Transfer gate transistor 3 has a gate electrode on the surface of p-type semiconductor substrate 5 with gate oxide film 6 interposed therebetween. This gate electrode constitutes a part of word lines 1a to 1d. Furthermore, the periphery of this gate electrode is covered with an insulating film 7. Further, in the surface region of the p-type semiconductor substrate 5, impurity regions 8 a % 8 b are formed in a positional relationship that is self-aligned with the gate electrode.
is formed. This impurity region 8 a s 8 b
becomes the source/drain region, and a low concentration impurity layer is formed on the end face of the impurity region on the channel side.
DD (Lightly Doped Drain)
It has a structure. The capacitor 4 has a laminated structure of a lower electrode 9, a dielectric film 10, and an upper electrode 11. The lower electrode 9 is made of polysilicon doped with impurities, and is similar to the gate electrode 1b (I) of the transfer gate transistor 3.
The word line 1a (1d) extends from the top of the field oxide film 18 to the top of the word line 1a (1d) via the insulating film 7. Further, a portion of lower electrode 9 is connected to impurity region 8b. The dielectric film 10 is formed on the lower electrode 9 and has a two-layer structure of a silicon nitride film and an oxide film formed on the surface thereof. Furthermore, the upper electrode 11 is made of polysilicon into which impurities are introduced. Such a so-called stacked type capacitor 4 is formed so as to ride on the gate electrode of the transfer gate transistor 3 or on the field oxide film 18, thereby reducing the planar area occupied on the substrate surface and achieving high integration. This is what we aim to do. Therefore, the thickness on the substrate surface is thicker than that of a planar type capacitor. The upper surface of this capacitor 4 etc. is made of silicon oxide film or BPSG.
(Boron phosphorus silicate glass) film etc.
It is covered with an interlayer insulating film 12. A bit line 2b is wired on the upper surface of this first interlayer insulating film 12. Bit line 2b is the first
It is connected to the impurity region 8a of the transfer gate transistor 3 via a contact hole 13 formed in the interlayer insulating film 12. The bit line 2b is made of molybdenum (M
o) High melting point metal feed such as tungsten (W), titanium (Ti), tantalum (Ta), silicide of these high melting point metal materials, or polycide of a laminated structure of polysilicon and these high melting point metal materials, etc. is used.
ここで、本発明の特徴点である上記のようなピッｉ・線
材料の特性について説明する。これらのビット線材料は
従来のアルミニウムに比べてフォトリングラフィ工程で
用いられる露光光線に対する反射率が相対的に低い。た
とえば、波長が４３５ｎ ＩＩ＋の露光光線に対して、
アルミニウムでは反射率が８５％であるのに対して、た
とえばタングステンやモリブデンなどではその反射率が
４０〜５０９６程度である。また、これらの高融点金属
材料などを用いた配線層の表面粗さはアルミニウムの配
線層に比べて滑らかである。このような特性を利用して
、第６図に示したフォトリソグラフィ工程においては、
露光光線の乱反射を防止しレジストの露光精度を向上す
ることができる。このレジストパターンの露光精度の向
上によって、さらに配線層のパターン精度を向上させる
ことが可能となる。したがって、これらの高融点金属材
料を用いた配線層では製造プロセス上での配線の細りゃ
断線などを防止することが可能となり、配線層の信頼性
を向上することができる。また、さらには、従来のアル
ミニウムの配線層に比べて線幅を小さく形成することが
可能となる。これによって構造の微細化を促進し高集積
化を達成し得る。さらに、ビット線２ｂにおいて配線の
線幅を細く形成できることはビット線容量をより小さく
することになる。ビット線容量の低下は記憶データ読出
時のセンスアンプに対する出力信号を増大させセンスア
ンプの感度を向上させる。Here, the characteristics of the above-mentioned Pi-I wire material, which is a feature of the present invention, will be explained. These bit line materials have a relatively low reflectance to the exposure light used in the photolithography process compared to conventional aluminum. For example, for an exposure light beam with a wavelength of 435n II+,
Aluminum has a reflectance of 85%, while tungsten, molybdenum, etc. have a reflectance of about 40 to 5096. Further, the surface roughness of wiring layers made of these high-melting point metal materials is smoother than that of wiring layers made of aluminum. Utilizing these characteristics, in the photolithography process shown in Figure 6,
Diffuse reflection of exposure light can be prevented and exposure accuracy of resist can be improved. By improving the exposure precision of this resist pattern, it becomes possible to further improve the pattern precision of the wiring layer. Therefore, in a wiring layer using these high melting point metal materials, it is possible to prevent the wiring from thinning or breaking during the manufacturing process, and the reliability of the wiring layer can be improved. Furthermore, it is possible to form a line with a smaller width than a conventional aluminum wiring layer. This promotes miniaturization of the structure and achieves high integration. Furthermore, the fact that the line width of the bit line 2b can be made narrower means that the bit line capacitance can be further reduced. The reduction in bit line capacitance increases the output signal to the sense amplifier when reading stored data and improves the sensitivity of the sense amplifier.
なお、上記のような配線材料は各々以下のような方法に
よって形成される。まず、高融点金属材料の場合はスパ
ッタ法によって層間絶縁膜１２上に堆積される。また高
畿点金属シリサイドの場合は層間絶縁膜１２上にＣＶＤ
（Ｃｈｅｍｉ ｃａ １Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法によりポリシリコンを堆積しさらにその表
面にスパッタ法によってｉＮ Ｒ点金属を堆積させる。Note that the above wiring materials are formed by the following methods. First, in the case of a high melting point metal material, it is deposited on the interlayer insulating film 12 by sputtering. In addition, in the case of high point metal silicide, CVD is applied on the interlayer insulating film 12.
(Chemi ca 1 Vapor Deposit
Polysilicon is deposited by the cation method, and then an iNR point metal is deposited on the surface by the sputtering method.
その後、熱処理を施して高畿点金属をシリサイド化して
形成する。また、ポリサイドの場合には、層間絶縁膜１
２上にＣＶＤ法を用いてポリシリコンを堆積し、さらに
その表面上に高融点金属をスパッタ法あるいはＣＶＤ法
を用いて堆積させて積層構造を形成する。Thereafter, heat treatment is performed to form a high point metal into a silicide. In addition, in the case of polycide, the interlayer insulating film 1
Polysilicon is deposited on the surface of the polysilicon layer 2 using the CVD method, and a high melting point metal is further deposited on the surface thereof using the sputtering method or the CVD method to form a laminated structure.
このようにして形成されたビット線２ｂの表面上には第
２層間絶縁膜２１が形成されている。さらに、その表面
上には補助ワード線２０ａ、２０ｂ、２０ｃ、２０ｄが
形成されている。この補助ワード線２０ａ〜２０ｄは下
層のワード線１ａ〜１ｄと同方向に重なり合う位置関係
で形成されており、その長手方向の数箇所の領域でワー
ド線１ａ〜１ｄとコンタクトがとられている。そして、
このコンタクト部を介してワード線１８〜１ｄに即座に
電圧を印加することによってワード線の立上がりを早め
る働きをなすものである。したがって、補助ワード線２
０ａ〜２０ｄは低抵抗の導電性の優れた材料が要求され
る。このため、アルミニウムなどで構成されている。A second interlayer insulating film 21 is formed on the surface of the bit line 2b thus formed. Furthermore, auxiliary word lines 20a, 20b, 20c, and 20d are formed on the surface thereof. The auxiliary word lines 20a to 20d are formed in a positional relationship overlapping in the same direction as the word lines 1a to 1d in the lower layer, and are in contact with the word lines 1a to 1d at several regions in the longitudinal direction. and,
By immediately applying a voltage to the word lines 18 to 1d through this contact portion, the word lines rise quickly. Therefore, auxiliary word line 2
For 0a to 20d, a material with low resistance and excellent conductivity is required. For this reason, it is made of aluminum or the like.
上記したように、たとえばビット線２ｂを高融点金属材
料などで形成した場合には、さらに次のような効果も得
られる。これについて第３図を用−いて説明する。一般
にＤＲＡＭのメモリセルは高集積化の進展に伴って素子
（を造が微細化される傾向にある。したがって、ビット
線２ｂと半導体基板５表面に形成された不純物領域８ａ
とのコンタクトホール１３の開口面積も縮小化される傾
向にある。このために、この縮小化されたコンタクトホ
ール１３内に配線材料を堆積することが困難となるため
に第１層間絶縁膜１２中に形成されるコンタクトホール
１３の上部を拡げるような恰好で形成する方法が用いら
れる。これは、第１層間絶縁膜１２に対して、その表面
領域をウェットエツチングなどの等方性エツチングを用
いることによって大きく拡がった開口部１３ａを形成す
る。その後、反応性イオンエツチングなどの異方性エツ
チングを用いて所定の開口幅を持つコンタクトホール部
１３ｂを形成する。このようにすると、不純物領域８ａ
とのコンタクト血清を縮小化した状態でビット線２ｂを
容易に堆積することができる。As described above, for example, when the bit line 2b is formed of a high melting point metal material, the following effects can also be obtained. This will be explained using FIG. 3. In general, DRAM memory cells tend to have smaller elements with the progress of higher integration.
There is also a tendency for the opening area of the contact hole 13 to be reduced. For this reason, since it becomes difficult to deposit wiring material in the reduced contact hole 13, the upper part of the contact hole 13 formed in the first interlayer insulating film 12 is formed in such a manner as to be expanded. method is used. This is done by forming a large opening 13a in the first interlayer insulating film 12 by using isotropic etching such as wet etching on the surface area of the first interlayer insulating film 12. Thereafter, a contact hole portion 13b having a predetermined opening width is formed using anisotropic etching such as reactive ion etching. In this way, impurity region 8a
The bit line 2b can be easily deposited in a state where the contact serum is reduced in size.
その後、ビット線２ｂの表面上に第２層間絶縁膜２１が
堆積される。第２の層間絶縁膜２１の表面は開口面積の
大きいコンタクトホール１３ａの形状の影響を受けてそ
の表面に凹凸が形成される。Thereafter, a second interlayer insulating film 21 is deposited on the surface of the bit line 2b. The surface of the second interlayer insulating film 21 is affected by the shape of the contact hole 13a having a large opening area, and unevenness is formed on the surface.
そして、この表面を平坦化するためにこの第２の層間絶
縁膜２１を構成するＢＰＳＧ膜を８５０〜９５０℃の高
温でリフローすることによって平坦化することができる
。このような高温によるリフロー工程は従来のアルミニ
ウムで構成されたビット線の場合ではビット線が溶融す
るなどの問題によって十分行なうことができなかった。Then, in order to flatten this surface, the BPSG film constituting the second interlayer insulating film 21 is reflowed at a high temperature of 850 to 950° C., so that the surface can be flattened. Such a high-temperature reflow process could not be carried out satisfactorily in the case of conventional bit lines made of aluminum due to problems such as melting of the bit lines.
したがって、従来の第２層間絶縁膜の表面は激しい凹凸
形状が形成されていた。これに対して、本発明によれば
第２層間絶縁膜の表面を平坦化することができ、これに
よってその上面に形成される補助ワード線の形成を容易
に精度良く行なわせることが可能となった。Therefore, the surface of the conventional second interlayer insulating film has a severely uneven shape. On the other hand, according to the present invention, the surface of the second interlayer insulating film can be flattened, which makes it possible to easily form the auxiliary word line on the upper surface with high precision. Ta.
このように、本発明においてはＤＲＡＭのメモリセルア
レイのビット線を高融点金属材料などを用いることによ
り以下のような効果が得られる。As described above, in the present invention, the following effects can be obtained by using a high melting point metal material for the bit line of the DRAM memory cell array.
（ａ） ビット線の製造上の信頼性が向上し、さらに
配線寸法精度が向上する。(a) The manufacturing reliability of bit lines is improved, and the wiring dimensional accuracy is further improved.
（ｂ） ビット線容二が低減されることにより記憶情
報の出力信号を増大する。(b) Increase the output signal of stored information by reducing the bit radiation capacity.
（ｃ） ビット線上に形成される層間絶縁膜の表面平
坦化工程を十分に行なわせることができる。(c) The surface planarization process of the interlayer insulating film formed on the bit line can be sufficiently performed.
なお、上記実施例においてはＤＲＡＭメモリセルアレイ
のビット線に対して高融点金属材料などを用いる場合に
ついて説明したが、これに限定されることなく、たとえ
ばさらに上層に形成される補助ワード線に高融点金属材
料などを用いて形成しても構わない。In the above embodiment, the case where a high melting point metal material is used for the bit line of the DRAM memory cell array has been described, but the invention is not limited to this, and for example, a high melting point metal material is used for the auxiliary word line formed in an upper layer. It may be formed using a metal material or the like.
さらに、上記実施例においてはスタックドタイプのＤＲ
ＡＭのメモリセルの多層配線を用いて説明したが、これ
に限定されることなく、他のデバイスの多層配線にも広
く適用できることは言うまでもない。Furthermore, in the above embodiment, a stacked type DR
Although the description has been made using multilayer interconnections of AM memory cells, it goes without saying that the present invention is not limited to this and can be widely applied to multilayer interconnections of other devices.
［発明の効果］
以上のように、本発明によればいわゆる積層型キャパシ
タを備えた半導体記憶装置の比較的上層部に形成される
配線層の材料として高融点金属材料などの低反射率材料
を用いて構成したので、配線層のバターニング精度が向
上し配線層の信頼性が向上し、高信頼性かつ高集積化さ
れた半導体記憶装置を得ることができる。[Effects of the Invention] As described above, according to the present invention, a low reflectance material such as a high melting point metal material is used as a material for a wiring layer formed in a relatively upper layer of a semiconductor memory device equipped with a so-called multilayer capacitor. Since the configuration is made using the above-described method, the patterning accuracy of the wiring layer is improved, the reliability of the wiring layer is improved, and a highly reliable and highly integrated semiconductor memory device can be obtained.
第１図は、本発明の一実施例によるＤＲＡＭのメモリセ
ルの断面構造図である。
第２図は、第１図に示した断面構造を有するＤＲＡＭの
メモリセルの平面構造図である。第３図は、第１図に示
したビット線２ｂ近傍の構造の製造工程を説明するため
の断面模式図である。
第４図は、従来のＤＲＡＭのメモリセルの平面構造図で
ある。第５図は、第４図中に示された切断線ｖ−Ｖに沿
った方向からの断面構造図である。
第６図は、従来のＤＲＡＭのビット線の製造工程を示す
断面図である。第７図は、第６図に示す製造工程によっ
て製造されたビット線の平面形状を模式的に示した平面
図である。
図において、ｌａ、ｌｂ、１．ｃ、ｌｄはワード線（ゲ
ート電極） 、２ａｓ ２ｂはビット線、３はトランス
ファゲート用トランジスタ、４はキヤパシタ、２０ａ、
２０ｂ、２０ｃ、２０ｄは補助ワード線を示している。
なお、図中同一符号は同一または相当部分を示す。FIG. 1 is a cross-sectional structural diagram of a DRAM memory cell according to an embodiment of the present invention. FIG. 2 is a plan view of a DRAM memory cell having the cross-sectional structure shown in FIG. 1. FIG. 3 is a schematic cross-sectional view for explaining the manufacturing process of the structure near the bit line 2b shown in FIG. 1. FIG. 4 is a plan view of a conventional DRAM memory cell. FIG. 5 is a cross-sectional structural diagram taken along the cutting line v-V shown in FIG. 4. FIG. 6 is a cross-sectional view showing the manufacturing process of a conventional DRAM bit line. FIG. 7 is a plan view schematically showing the planar shape of the bit line manufactured by the manufacturing process shown in FIG. 6. In the figure, la, lb, 1. c, ld are word lines (gate electrodes), 2as, 2b are bit lines, 3 is a transfer gate transistor, 4 is a capacitor, 20a,
20b, 20c, and 20d indicate auxiliary word lines. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
に囲まれた表面上に、第１絶縁膜を介して形成された第
１配線層を構成する第１導電層と、前記第１導電層をそ
の両側から挾み込むような位置関係で前記半導体領域中
に形成された第２導電型不純物領域とを含む絶縁ゲート
型電界効果素子と、 前記第１導電層の上部から前記分離酸化膜の上部にまで
延びて位置し、その一部が前記第２導電型不純物領域の
一方側に接続して形成された第２導電層と、前記第２導
電層上に形成された誘電体膜と、前記誘電体膜上に形成
された第３導電層とを含む半導体容量素子と、 前記半導体容量素子の上部に第１層間絶縁膜を介して前
記第１配線層に直交する方向に延びて形成された第２配
線層とを含む半導体記憶装置において、 前記第２配線層は、高融点金属、高融点金属シリサイド
、ポリサイドのうちいずれか１つの材料からなることを
特徴とする、半導体記憶装置。[Claims] A first conductive layer constituting a first wiring layer formed on a surface surrounded by an isolation oxide film for element isolation on a semiconductor region of a first conductive type, with a first insulating film interposed therebetween. and a second conductivity type impurity region formed in the semiconductor region in such a positional relationship as to sandwich the first conductive layer from both sides thereof; and the first conductive layer. a second conductive layer extending from the top of the isolation oxide film to the top of the isolation oxide film, a part of which is connected to one side of the second conductivity type impurity region; a semiconductor capacitive element including a dielectric film formed and a third conductive layer formed on the dielectric film; A semiconductor memory device including a second wiring layer formed extending in orthogonal directions, wherein the second wiring layer is made of any one of a refractory metal, a refractory metal silicide, and a polycide. A semiconductor storage device.
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