JPH0277121A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に係り、特に半導体基
板に形成された拡散層に対するメタル配線の形成方法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a metal wiring for a diffusion layer formed on a semiconductor substrate.
（従来の技術）
第５図に従来のＭＯ３型半導体装置の断面図を示す。こ
の図において、１はＰ型シリコン基板であり、表面上は
、選択的に形成された厚いフィールド酸化膜２によりア
クティブ領域とフィールド領域に分けられる。そして、
アクティブ領域には、ゲート酸化膜３．ゲート電極４．
ソース・ドレイン拡散層５が形成されてＭＯ３型トラン
ジスタが形成されている。さらに、全表面はＢＰＳＧま
たはＰ、ＳＧの中間絶縁膜６で覆われており、この中間
絶縁膜６にはコンタクトホール７が開けられ、そのコン
タクトホール７を通してソース・ドレイン拡散層５には
ＡＩ−Ｓｉ系合金からなるメタル配線８が接続される。(Prior Art) FIG. 5 shows a cross-sectional view of a conventional MO3 type semiconductor device. In this figure, reference numeral 1 denotes a P-type silicon substrate, whose surface is divided into an active region and a field region by a thick field oxide film 2 selectively formed. and,
In the active region, a gate oxide film 3. Gate electrode 4.
A source/drain diffusion layer 5 is formed to form an MO3 type transistor. Furthermore, the entire surface is covered with an intermediate insulating film 6 of BPSG or P,SG, and a contact hole 7 is opened in this intermediate insulating film 6, and the source/drain diffusion layer 5 is connected to the AI- A metal wiring 8 made of a Si-based alloy is connected.
ここで、ソース・ドレイン拡散層５のメタル配線８にＡ
ｌ−Ｓｉ系合金を用いる理由は、該メタル配線８にＳｉ
をその後の熱処理温度での固溶限以上に含ませることに
より、熱処理中での拡散Ｎ５からのＳｉの吸い上げを抑
制し、拡散層５の破壊を防止するためである。Here, A is applied to the metal wiring 8 of the source/drain diffusion layer 5.
The reason for using the l-Si alloy is that the metal wiring 8 is made of Si.
This is to suppress the uptake of Si from the diffused N5 during the heat treatment and prevent the diffusion layer 5 from being destroyed by including Si in an amount equal to or higher than the solid solubility limit at the subsequent heat treatment temperature.
上記メタル配線８は、詳細には、前記コンタクトボール
７開花後、ＡＩ−Ｓｉ系合金膜を基板上の全面に堆積さ
せ、そのＡｌ−Ｓｉ系合金膜をホトリソ・エツチング法
でパターニングすることにより形成される。その後、メ
タル配線８と拡散層５とのオーミックコンタクトをとる
ための熱処理すなわちシンター工程が行われる。Specifically, the metal wiring 8 is formed by depositing an AI-Si alloy film on the entire surface of the substrate after the contact ball 7 blooms, and patterning the Al-Si alloy film by photolithography and etching. be done. Thereafter, a heat treatment, ie, a sintering step, is performed to establish ohmic contact between the metal wiring 8 and the diffusion layer 5.
（発明が解決しようとする課題）
しかるに、そのシンター工程時、およびそれに先立つＡ
ｌ−Ｓｉ系合金膜の堆積時、ならびにメタル配線形成後
のパッシベーション工程時および組立て工程時、いずれ
も熱が加わると、前述のように拡散層５のメタル配線８
にＡＩ−Ｓｉ系合金を用いて固溶限以上のＳｉが含まれ
ζいると、特開昭６に２１６３２２号公報などにも開示
されるように配線中のＳｉが第５図に符号９を付して示
すように拡散層とのコンタクト部に析出し、コンタクト
抵抗の増大・不良を招く問題点があった。この問題点は
コンタクトサイズが小さくなるにつれて著しく、デバイ
スの信頼性を大きく劣化させる。(Problem to be solved by the invention) However, during the sintering process and prior to that, A
When heat is applied during the deposition of the l-Si alloy film, the passivation process after forming the metal wiring, and the assembly process, the metal wiring 8 of the diffusion layer 5 is heated as described above.
When an AI-Si based alloy is used and Si is contained in an amount exceeding the solid solubility limit, the Si in the wiring becomes 9 as shown in FIG. As shown in the accompanying drawings, there is a problem in that it precipitates at the contact portion with the diffusion layer, leading to an increase in contact resistance and defects. This problem becomes more pronounced as the contact size becomes smaller, and the reliability of the device is greatly degraded.
そこで、プロセスの低温化、Ａｌ−Ｓｉ系合金のＳｉ含
有晋の低減などが考えられるが、デバイスの微細化に伴
うコンタクトサイズの微細化が進むにつれＣ１これらの
対策だけでは問題解決が困難となっている。Therefore, methods such as lowering the process temperature and reducing the Si content of Al-Si alloys can be considered, but as the contact size becomes smaller due to the miniaturization of devices, it becomes difficult to solve the problem with only these measures. ing.
この発明は、以上述べたメタル配線（Ａ４−Ｓｉ系合金
）と拡散層とのコンタクト部におけるＳｔの析出を軽減
し、コンタクト抵抗の小さい信頼性の高い半導体装置を
得ることのできる半導体装置の製造方法を提供すること
を目的とする。The present invention is directed to manufacturing a semiconductor device that can reduce the precipitation of St in the contact area between the metal wiring (A4-Si alloy) and the diffusion layer as described above, and obtain a highly reliable semiconductor device with low contact resistance. The purpose is to provide a method.
（課題を解決するための手段）
この発明では、半導体基板に拡散層と、フィールド領域
上でポリシリコンパターンを形成した後、全面に絶縁膜
を形成し、その絶縁膜に前記拡散層上とポリシリコンパ
ターン上でコンタクトホールを開けた後、該コンタクト
ホールを通して拡散層とポリシリコンパターンの両方に
接続されるようにしてＡｌ−Ｓｉ系合金膜を基板上の全
面に堆積させる。また、そのＡｔ−Ｓｉ系合金膜をパタ
ーニングすることにより前記拡散層に接続されるメタル
配線を形成するが、このメタル配線は前記ポリシリコン
パターン部分からは除去した形で形成するが、またはポ
リシリコンパターン部分にも残して該ポリシリコンパタ
ーンと前記拡散層の両方に接続された形で形成する。(Means for Solving the Problems) In the present invention, after forming a diffusion layer on a semiconductor substrate and a polysilicon pattern on a field region, an insulating film is formed on the entire surface, and the insulating film is coated on the diffusion layer and a polysilicon pattern. After a contact hole is opened on the silicon pattern, an Al--Si alloy film is deposited over the entire surface of the substrate so as to be connected to both the diffusion layer and the polysilicon pattern through the contact hole. Further, by patterning the At-Si alloy film, a metal wiring connected to the diffusion layer is formed, but this metal wiring is formed by removing it from the polysilicon pattern portion, or It is also formed in the patterned portion so as to be connected to both the polysilicon pattern and the diffusion layer.
（作 用）
ＡＩ−Ｓｉ系合金膜の堆積時、該合金中のＳｉが、コン
タクトホールにおける拡散層とのコンタクト部に析出す
るが、フィールド領域上にポリシリコンパターンを形成
して、該ポリシリコンパターンにもコンタクトホールを
通してＡｌ−Ｓｉ系合金膜が接続されるようにしておく
と、前記合金中のＳｒは、拡散層とのコンタクト部とポ
リシリコンパターンとのコンタクト部に分割されて析出
するようになり、したがって、拡散層とのコンタクト部
におけるＳｉ析出は軽減され、低抵抗コンタクトとなる
。(Function) When an AI-Si alloy film is deposited, Si in the alloy precipitates in the contact hole with the diffusion layer, but a polysilicon pattern is formed on the field region and the polysilicon If the Al-Si alloy film is also connected to the pattern through a contact hole, the Sr in the alloy will separate and precipitate into the contact area with the diffusion layer and the contact area with the polysilicon pattern. Therefore, Si precipitation at the contact portion with the diffusion layer is reduced, resulting in a low resistance contact.
また、前記Ｓｔの析出は、前記Ａｌ−Ｓｉ系合金膜をパ
ターニングしてメタル配線を形成した後のシンター工程
時、パッシベーション工程時および組立て工程時の各々
においても生じるが、メタル配線をポリシリコンパター
ン部分にも残して該ポリシリヨンパターンと拡散層の両
方に接続されるように形成しておけば、これらの時に生
じるＳｉ析出も拡散層とのコンタクト部とポリシリコン
パターンとのコンタクト部に分割されるようになり、拡
散層とのコンタクト部におけるＳｉ析出は軽減され、低
抵抗コンタクトとなる。The precipitation of St also occurs during the sintering process, the passivation process, and the assembly process after patterning the Al-Si alloy film to form the metal wiring. If Si is formed so that it is connected to both the polysilicon pattern and the diffusion layer, the Si precipitation that occurs at this time will be divided into the contact area with the diffusion layer and the contact area with the polysilicon pattern. As a result, Si precipitation at the contact portion with the diffusion layer is reduced, resulting in a low resistance contact.
（実施例）
以下この発明の実施例を図面を参照して説明する。まず
第１の実施例について第１図を参照して説明する。(Example) Examples of the present invention will be described below with reference to the drawings. First, a first embodiment will be described with reference to FIG.
最初に第１図（ａ）に示すように、Ｐ型シリコン（１０
０）基＋ｉｉ、ｌｌ（比抵抗３〜４Ω・ｃｓ）の表面を
通常のＬＯＣＯ５法で選択的に酸化して選択的に５００
ｎｍ〜８００ｒ＋＋ｓの厚いフィールド酸化膜１２を形
成することにより、基板ｌｌ上をアクティブ領域１３と
フィールド領域１４に分ける。First, as shown in FIG. 1(a), P-type silicon (10
0) Selectively oxidize the surface of groups +ii, ll (specific resistance 3 to 4 Ω・cs) using the usual LOCO5 method to selectively 500
By forming a thick field oxide film 12 of nm to 800r++s, the substrate 11 is divided into an active region 13 and a field region 14.
次に、アクティブ領域１３の基板１１表面に第１図（ｂ
ｌに示すようにゲート酸化膜１５をＩｏｎｓ〜３Ｏｎ＋
ｇ厚に熱酸化により形成した後、このゲート酸化膜１５
とフィールド酸化膜１２上の全面にＣＶＤ法によりポリ
シリコン層１６を１１００ｎ〜３００ｎａ＋厚に堆積さ
せる。Next, on the surface of the substrate 11 in the active region 13, as shown in FIG.
As shown in FIG. 1, the gate oxide film 15 is
This gate oxide film 15 is formed by thermal oxidation to a thickness of
Then, a polysilicon layer 16 is deposited on the entire surface of the field oxide film 12 to a thickness of 1100n to 300nm by CVD.
その後、ポリシリコン層１６に導電性をもたせるため８
５ｏ°〜９００℃でリンを１〜５Ｘ１０”（２）゛コ程
度拡散させた後、ホトリソ・エツチングでポリシリコン
層１６をパターニングすることにより、残存ポリシリコ
ン層１６からなるゲート電極１７を第１図ｔｅｌに示す
ようにアクティブ領域１３の基板１１表面に形成し、か
つポリシリコンパターン１８をフィールド領域１４（フ
ィールド酸化膜１２上）に形成する。この時、ポリシリ
コンパターン１８は、後述するソース・ドレインの拡散
層およびそのメタル配線に対応してアクティブ領域１３
の両側で一対形成される。その後、ゲート酸化膜１５も
ゲート電極１７下以外の不要部分をエツチング除去する
。Thereafter, in order to make the polysilicon layer 16 conductive, 8
After diffusing 1 to 5×10” (2) phosphorus at 5° to 900° C., the polysilicon layer 16 is patterned by photolithography and etching to form the gate electrode 17 made of the remaining polysilicon layer 16. As shown in Figure 1, a polysilicon pattern 18 is formed on the surface of the substrate 11 in the active region 13, and a polysilicon pattern 18 is formed on the field region 14 (on the field oxide film 12). An active region 13 is formed corresponding to the drain diffusion layer and its metal wiring.
A pair is formed on both sides of the Thereafter, unnecessary portions of the gate oxide film 15 other than those under the gate electrode 17 are removed by etching.
その後、ゲート電極１７をマスクとしてＡｓ゛ を４０
ｋｅＶ 、 ５ ＸＩＯｌＳｃｍ−”程度で基板１１
のアクティブ領域１３にイオン注入し、活性化アニール
を９００℃で６０分程度施すことにより、第１図ｆｄｌ
に示すようにソース・ドレイン拡散層１９をアクティブ
領域１３のａ＋ｒｉ、ｚ内に形成する。After that, using the gate electrode 17 as a mask, As
keV, about 5 XIOlScm-'', the substrate 11
By implanting ions into the active region 13 of FIG. 1 and performing activation annealing at 900° C. for about 60 minutes,
As shown in FIG. 2, a source/drain diffusion layer 19 is formed in the active region 13 at a+ri,z.
その後、ＢＰＳＧ膜５００ｎｍとＣＶＤ Ｓｉｎｇ膜３
００ｎ１１１からなる中間絶縁膜２０を第１図（Ｑ）に
示すように基板ｌｌ上の全面に形成し、この中間絶縁膜
２０にはホトリソ・エツチングにより前記ソース・ドレ
イン拡散層１９およびポリシリコンパターン１８上でそ
れぞれコンタクトホール２１を形成する。After that, BPSG film 500nm and CVD Sing film 3
An intermediate insulating film 20 consisting of 00n111 is formed on the entire surface of the substrate 11 as shown in FIG. Contact holes 21 are respectively formed on the top.
その後、中間絶縁膜２０上の全面（基板上の全面）に第
１図（ｆｌに示ずように＾１−Ｓｉ系合金膜（例えばＡ
Ｚ−１％Ｓｉ膜） ２２を基Ｆｉ温度約３００℃で約１
１０００ｎ厚に堆積させる。この時、Ａｌ−Ｓｉ系合金
膜２２はコンタクトホール２１部分においては該コンタ
クトホール２１を埋め、ソース・ドレイン拡散層１９お
よびポリシリコンパターン１８に接続される。また、こ
の時、ＡＺ−Ｓｉ系合金膜２２中のＳｉがソース・ドレ
イン拡散層１９とのコンタクト部に析出するのであるが
、この実施例ではフィールド領域１４上のポリシリコン
パターン１８にもＡｌ−Ｓｉ系合金膜２２が接続されて
おり、このポリシリコンパターン１８とのコンタクト部
とソース・ドレイン拡散層１９とのコンタクト部に分割
されてＳｉが析出するので、ソース・ドレイン拡散層１
９とのコンタクト部におけるＳｉの析出が軽減される。Thereafter, as shown in FIG. 1 (fl), a ^1-Si alloy film (for example, A
Z-1%Si film) 22-based Fi temperature of about 1 at about 300℃
Deposit to a thickness of 1000n. At this time, the Al--Si alloy film 22 fills the contact hole 21 and is connected to the source/drain diffusion layer 19 and the polysilicon pattern 18. Also, at this time, Si in the AZ-Si alloy film 22 is precipitated in the contact area with the source/drain diffusion layer 19, but in this embodiment, Al- The Si-based alloy film 22 is connected to the polysilicon pattern 18 and the contact area with the source/drain diffusion layer 19 is separated and Si is precipitated, so that the source/drain diffusion layer 1
Precipitation of Si at the contact portion with 9 is reduced.
したがって、低抵抗コンタクトを実現できる。Therefore, a low resistance contact can be realized.
しかる後、Ａｌ−Ｓｉ系合金膜２２をホトリソ・エツチ
ングによってパターニングすることにより、第１図（ｇ
ｌに示すように、前記コンタクトホール１２を通してソ
ース・ドレイン拡散層１９に接続されるメタル配線２２
ａを形成する。この時、メタル配線２２ ａ （ＡＺ
−Ｓｉ系合金膜２２）は、第２図の平面図でも明瞭であ
るように、ポリシリコンパターン１８部分からは除去す
る。したがって、メタル配置２２ａは、ソース・トレイ
ン拡散層１９にのみ接続されて形成される。Thereafter, the Al--Si alloy film 22 is patterned by photolithography and etching, as shown in FIG.
As shown in FIG. 1, a metal wiring 22 is connected to the source/drain diffusion layer 19 through the contact hole 12.
form a. At this time, the metal wiring 22 a (AZ
The -Si alloy film 22) is removed from the polysilicon pattern 18, as is clear from the plan view of FIG. Therefore, metal arrangement 22a is formed connected only to source train diffusion layer 19.
しかる後、メタル配′４ｆＡ２２ａとソース・ドレイン
拡散層１９とのオーミックコンタクトをとるための熱処
理すなわちシンター工程を実施した後、第１図（ｈ）に
示すように全表面にバッシベーション膜２３を形成する
。ここで、パッシベーション膜２３は、ＳｉＮ約１１０
０ｎとＰＳＧ約１１００ｎの２層構造からなる。Thereafter, a heat treatment, ie, a sintering step, is performed to establish ohmic contact between the metal wiring 4fA 22a and the source/drain diffusion layer 19, and then a passivation film 23 is formed on the entire surface as shown in FIG. 1(h). do. Here, the passivation film 23 is made of SiN of about 110
It has a two-layer structure of 0n and PSG approximately 1100n.
ソース・ドレイン拡散層１９のコンタクト部におけるＳ
ｉの析出は、メタル配ｖＡ２２ａ形成後の前記シンター
工程およびパノシヘーション工程時、ならびに組立て工
程においても生じる。これらの時のＳｉの析出も軽減さ
せて、より低抵抗コンタクトを実現する方法が第３図（
工程断面図）および第４図（平面図）のこの発明の第２
の実施例である。この第２の実施例は、メタル配ｌ１１
（Ａｊ−Ｓｉ系合金膜）のパターニング形状のみが第１
の実施例と異なる。したがって、このパターニング形状
の違いのみを以下詳述することとして、その他の一連の
工程の説明については、第３図および第４図中に第１図
および第２図と同一符号を付してその説明を省略する。S in the contact part of the source/drain diffusion layer 19
Precipitation of i also occurs during the sintering process and pannosification process after forming the metal interconnect A22a, as well as during the assembly process. Figure 3 (
2 of this invention in FIG. 4 (process sectional view) and FIG.
This is an example. This second embodiment is based on metal wiring l11.
Only the patterning shape of (Aj-Si alloy film) is the first
This is different from the embodiment. Therefore, only the difference in patterning shape will be described in detail below, and the explanation of the other series of steps will be explained using the same reference numerals as in FIGS. 1 and 2 in FIGS. 3 and 4. The explanation will be omitted.
第３図仔）にて形成されたＡｌ−Ｓｉ系合金膜２２をホ
トリソ・エツチング法でパターニングして第３図（ｇｌ
に示すようにメタル配線２２ｂを形成するわけであるが
、ここではＡｌ−Ｓｉ系合金膜２２を第３図（ｇｌおよ
び第４図に示すようにソース・ドレイン拡散層１９部分
およびポリシリコンパターン１８部分に連続した形で残
すことにより、メタル配線２２ｂをソース・ドレイン拡
散層１９およびポリシリコンパターン１８の両方に接続
した形で形成する。The Al-Si alloy film 22 formed in Figure 3 is patterned by photolithography and etching.
The metal wiring 22b is formed as shown in FIG. By leaving the metal wiring 22b continuous in the portion, the metal wiring 22b is formed connected to both the source/drain diffusion layer 19 and the polysilicon pattern 18.
このようにすれば、メタル配線２２ｂ形成後のシンター
工程、バッシヘーション工程および組立て工程時におい
て５も、Ｓｉの析出は、ソース・ドレイン拡散層１９と
のコンタクト部とポリシリコンパターン１８とのコンタ
クト部に分割して生しることとなり、したがって、これ
らの時におけるソース・ドレイン拡散層１９のコンタク
ト部におけるＳｔの析出も軽減されるようになる。By doing this, during the sintering process, bashing process, and assembly process after forming the metal wiring 22b, the precipitation of Si can be prevented between the contact area with the source/drain diffusion layer 19 and the contact area with the polysilicon pattern 18. Therefore, the precipitation of St in the contact portion of the source/drain diffusion layer 19 at these times is also reduced.
なお、以上の実施例においてポリシリコンパターン１８
の面積を拡大させて、該ポリシリコンパターン１８とＡ
ｊ−Ｓｉ系合金膜２２．メタル配線２２ａ、２２ｂとの
コンタクト面積を増大させれば、無制限的にソース・ド
レイン拡散層１９のコンタクト部におけるＳｔの析出を
軽減することができる。Note that in the above embodiment, the polysilicon pattern 18
By enlarging the area of polysilicon pattern 18 and A
j-Si alloy film 22. By increasing the contact area with the metal wirings 22a and 22b, precipitation of St in the contact portions of the source/drain diffusion layer 19 can be reduced without limit.
また、上記実施例は、ＭＯＳ型トランジスタのソース・
ドレインのメタル配線にこの発明を適用した場合である
が、他の素子の同様の拡散層のメタル配線に対しても同
様にこの発明を適用して、拡散層のコンタクト部におけ
るＳｉの析出を軽減できる。Further, in the above embodiment, the source of the MOS transistor
Although this invention is applied to the metal wiring of the drain, the invention can also be applied to the metal wiring of similar diffusion layers of other elements to reduce the precipitation of Si in the contact portion of the diffusion layer. can.
（発明の効果）
以上詳述したように、この発明によれば、フィールド領
域上に形成したポリシリコンパターンにも接続して＾１
−３ｔ系合金膜を堆積させるようにしたので、該Ａ／−
Ｓｉ系合金膜堆積時における拡散層とのコンタクト部に
おけるＳｉの析出を軽減でき、低抵抗コンタクトを実現
し得、信幀性の高い半導体装置を得ることができる。ま
た、このＡｌ−Ｓｔ系合金膜をパターニングして得られ
るメタル配線も拡散層とともに前記ポリシリコンパター
ンに接続して形成すれば、メタル配線形成後のシンター
工程、バ、７シヘーシタンエ程および組立て工程におけ
る同様のＳｉの析出を軽減でき、より低抵抗コンタクト
を実現でき、より信頬性の高い半導体装置を得ることが
できる。また、フィールド領域上のポリシリコンパター
ンは、例えば向Ｏ３型トランジスタのゲート電極形成工
程を利用して同時に形成可能であり、したかつ、フィー
ルド領域上にＳｉ析出軽減用のポリシリコンパターンを
形成するようにし°ζも、工程は従来と変わらず、複雑
になることはない。(Effects of the Invention) As detailed above, according to the present invention, the polysilicon pattern formed on the field region is also connected to
- Since the 3t alloy film was deposited, the A/-
Precipitation of Si at the contact portion with the diffusion layer during deposition of the Si-based alloy film can be reduced, a low resistance contact can be realized, and a highly reliable semiconductor device can be obtained. Moreover, if the metal wiring obtained by patterning this Al-St alloy film is also formed by connecting to the polysilicon pattern together with the diffusion layer, it is possible to form the metal wiring in the sintering process, step 7, and assembly process after forming the metal wiring. Similar precipitation of Si can be reduced, a lower resistance contact can be realized, and a semiconductor device with higher reliability can be obtained. Furthermore, the polysilicon pattern on the field region can be formed simultaneously using, for example, the process of forming the gate electrode of an O3 type transistor, and the polysilicon pattern for reducing Si precipitation can be formed on the field region. The process for Nishi°ζ is the same as before and is not complicated.
第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す工程断面図、第２図は上記第１の実権例により
製造された装置の平面図、第３図はこの発明の第２の実
施例を示す工程断面図、第４図は上記第２の実施例によ
る装置の平面図、第５図は従来のＭＯ３型半導体装置の
断面図である。
１１・・・Ｐ型シリコン（１，００＞ Ｍ＋ｆｆｌ、１
３・・・アクティブ領域、１４・・・フィールド領域、
１８・・・ポリシリコンパターン、１９・・・ソース・
ドレイン拡散Ｎ、２０・・・中間絶縁膜、２１・・・コ
ンタクトホール、２２・−ＡＩ−５ｔ系合金膜、２２ａ
、２２ｂ−・・メタル配線。
不売Ｅ１月幣１突げｌの製造１木ヱ前１図第１図
半梵明第１大売例のｖ１工社町光ｌ
第１図
半量ｋＢ月第１大γ呪イデ限よるヤ【ｌの平圓Ｒ］第２
図
杢光日月Ｍ２芙１−例の）妻よ１工茄（昨ｌル乙第３図
本！！日月第２寅方−例の製蓼ｉエネｉ町圓口第３図
本売Ｂ月第２芙γ呵利の穎１朱」鵬゛面記４芝来の装置
Ｉ）７Ｐ逼酎薗旧
第５図FIG. 1 is a process sectional view showing a first embodiment of the method for manufacturing a semiconductor device of the present invention, FIG. 2 is a plan view of a device manufactured by the first practical example, and FIG. 4 is a plan view of a device according to the second embodiment, and FIG. 5 is a sectional view of a conventional MO3 type semiconductor device. 11...P-type silicon (1,00>M+ffl, 1
3... Active area, 14... Field area,
18... Polysilicon pattern, 19... Source
Drain diffusion N, 20... Intermediate insulating film, 21... Contact hole, 22--AI-5t alloy film, 22a
, 22b--metal wiring. Unsold E1 Production of monthly banknotes 1 L l's Hien R] 2nd
Picture 杢光日月M2芙1-例の）wife 1 工茊（Last year l る Ｇａｎｄ 3rd book!!Sun and moon 2nd Torakata-Example's production i Ene I Town Enguchi 3rd book sale B Month 2nd Fuyanguri no Yu 1 Zhu" Peng Menji 4 Shibai's Device I) 7P 逼饎薇 Old Figure 5
Claims (2)
に分離した後、フィールド領域上にはポリシリコンパタ
ーンを、アクティブ領域の基板内には拡散層を形成する
工程と、 その後、基板上の全面を絶縁膜で覆った後、この絶縁膜
に前記拡散層およびポリシリコンパターン上でコンタク
トホールを形成する工程と、そのコンタクトホールを通
して前記拡散層とポリシリコンパターンの両方に接続さ
れるようにして基板上の全面にＡｌ−Ｓｉ系合金膜を堆
積させる工程と、 そのＡｌ−Ｓｉ系合金膜をパターニングすることにより
、前記ポリシリコンパターン部分からは除去した形で前
記拡散層に接続されるメタル配線を形成する工程とを具
備してなる半導体装置の製造方法。(1) After separating the semiconductor substrate into an active region and a field region, a process of forming a polysilicon pattern on the field region and a diffusion layer in the substrate of the active region, and then insulating the entire surface of the substrate. After covering with a film, a contact hole is formed in this insulating film on the diffusion layer and the polysilicon pattern, and a contact hole is formed on the substrate so that the contact hole is connected to both the diffusion layer and the polysilicon pattern through the contact hole. By depositing an Al-Si alloy film on the entire surface and patterning the Al-Si alloy film, a metal wiring connected to the diffusion layer is formed while being removed from the polysilicon pattern portion. A method for manufacturing a semiconductor device, comprising the steps of:
に分離した後、フィールド領域上にはポリシリコンパタ
ーンを、アクティブ領域の基板内には拡散層を形成する
工程と、 その後、基板上の全面を絶縁膜で覆った後、この絶縁膜
に前記拡散層およびポリシリコンパターン上でコンタク
トホールを形成する工程と、そのコンタクトホールを通
して前記拡散層とポリシリコンパターンの両方に接続さ
れるようにして基板上の全面にＡｌ−Ｓｉ系合金膜を堆
積させる工程と、 そのＡｌ−Ｓｉ系合金膜をパターニングすることにより
、前記ポリシリコンパターンにも接続された形で前記拡
散層に接続されるメタル配線を形成する工程とを具備し
てなる半導体装置の製造方法。(2) After separating the semiconductor substrate into an active region and a field region, a process of forming a polysilicon pattern on the field region and a diffusion layer in the substrate of the active region, and then insulating the entire surface of the substrate. After covering with a film, a contact hole is formed in this insulating film on the diffusion layer and the polysilicon pattern, and a contact hole is formed on the substrate so that the contact hole is connected to both the diffusion layer and the polysilicon pattern through the contact hole. By depositing an Al-Si alloy film on the entire surface and patterning the Al-Si alloy film, a metal wiring is formed which is connected to the diffusion layer while also being connected to the polysilicon pattern. A method for manufacturing a semiconductor device, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4549389A JP2587103B2 (en) | 1988-06-06 | 1989-02-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-137375 | 1988-06-06 | ||
| JP13737588 | 1988-06-06 | ||
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|---|---|
| JPH0277121A true JPH0277121A (en) | 1990-03-16 |
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ID=26385498
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| Application Number | Title | Priority Date | Filing Date |
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| JP4549389A Expired - Fee Related JP2587103B2 (en) | 1988-06-06 | 1989-02-28 | Method for manufacturing semiconductor device |
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| JP (1) | JP2587103B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429985A (en) * | 1994-01-18 | 1995-07-04 | Midwest Research Institute | Fabrication of optically reflecting ohmic contacts for semiconductor devices |
| US5897331A (en) * | 1996-11-08 | 1999-04-27 | Midwest Research Institute | High efficiency low cost thin film silicon solar cell design and method for making |
-
1989
- 1989-02-28 JP JP4549389A patent/JP2587103B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429985A (en) * | 1994-01-18 | 1995-07-04 | Midwest Research Institute | Fabrication of optically reflecting ohmic contacts for semiconductor devices |
| US5897331A (en) * | 1996-11-08 | 1999-04-27 | Midwest Research Institute | High efficiency low cost thin film silicon solar cell design and method for making |
| US6201261B1 (en) | 1996-11-08 | 2001-03-13 | Midwest Research Institute | High efficiency, low cost, thin film silicon solar cell design and method for making |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2587103B2 (en) | 1997-03-05 |
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