JPH0273233A - Image display device - Google Patents
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Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアクティブマトリクス液晶表示装置等の画像表
示装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an image display device such as an active matrix liquid crystal display device.
（従来の技術）
近年、ＣＲＴに変わる画像表示装置として、液晶を用い
たアクティブマトリクス液晶表示装置が注目されている
。精細な画像を表示するには、解像度の高い映像が必要
となり５マトリクスを構成する絵素は小さくする必要が
生じる。さらに画面の大型化により絵素の数は膨大なも
のとなる。このように非常に精細な表示を要求されるア
クティブマトリクス表示装置の製造には、最近めざまし
く進歩したＬＳＩ製造技術が用いられる。(Prior Art) In recent years, active matrix liquid crystal display devices using liquid crystal have been attracting attention as image display devices that can replace CRTs. In order to display a detailed image, a high-resolution video is required, and the picture elements forming the 5 matrix need to be made small. Furthermore, as the screen becomes larger, the number of picture elements becomes enormous. LSI manufacturing technology, which has recently made remarkable progress, is used to manufacture active matrix display devices that require extremely fine display.
第４図にアクティブマトリクス表示装置に用いられる絵
素電極基板の一例を示す。５行×６列のマトリクス状に
配列された絵素電極８の各々には。FIG. 4 shows an example of a picture element electrode substrate used in an active matrix display device. Each of the picture element electrodes 8 arranged in a matrix of 5 rows and 6 columns.
スイッチング素子として、アモルファスシリコン（以下
ａ−３ｔと称す）を用いた薄膜トランジスタ（以下ＴＰ
Ｔと称す）１５が備えられている。この絵素電極基板に
は、走査線、信号線としてそれぞれ５本のゲートバス配
ｖＡ１２ａ−１２ｅ、 ６本のソースバス配線１１ａ
〜ｌｌｆが備えられ、該ゲートバス配線１２ａ〜１２ｅ
と該ソースバス配線１１ａ〜１１「とは、絶縁膜を介し
て互いに直交するように配線されている。第５図は、第
４図の■−ｖ線に沿った断面図である。ガラス基板１上
にメタル膜が形成された後、エツチングによってゲート
電極２゜ゲートハス配線１２ａ〜１２ｅが形成される。A thin film transistor (hereinafter referred to as TP) using amorphous silicon (hereinafter referred to as a-3T) as a switching element
(referred to as T) 15 is provided. This picture element electrode substrate includes five gate bus wirings vA12a-12e and six source bus wirings 11a as scanning lines and signal lines.
~llf are provided, and the gate bus wirings 12a to 12e
and the source bus wirings 11a to 11'' are wired so as to be orthogonal to each other via an insulating film. FIG. 5 is a cross-sectional view taken along the line ■-v in FIG. 4. After a metal film is formed on 1, a gate electrode 2.degree. and gate hash lines 12a to 12e are formed by etching.
次にプラズマＣＶＤ及びエツチングによってゲート絶縁
膜３．ａ−Ｓｉ半導体膜４が形成される。さらに。Next, the gate insulating film 3. is etched by plasma CVD and etching. An a-Si semiconductor film 4 is formed. moreover.
堆積、エンチングを繰り返すことによって、リンドープ
ｎ”−ａ−３ｉ膜５，５．絵素電極８．ドレイン電極６
．ソース電極７．及びソースバス配線１１ａ〜ｉｔｒが
形成され、その上層に保護用絶縁膜９が形成される。最
後にブラックストライプ１０が形成される。By repeating deposition and etching, the phosphorus-doped n''-a-3i film 5, 5. Picture element electrode 8. Drain electrode 6 is formed.
．． Source electrode7. and source bus wirings 11a to itr are formed, and a protective insulating film 9 is formed thereover. Finally, black stripes 10 are formed.
（発明が解決しようとする課題）
アクティブマトリクス液晶表示装置は、近年の画面の大
型化に伴い、大面積、多数バス配線の方向に進むものと
思われる。例えば５インチのアクティブマトリクス液晶
表示装置に於いて、絵素電極基板上にゲートバス配線４
８０本、ソースバス配線６４０本が配線される場合を考
えると、ゲートバス配線４８０本の全長、及びソースバ
ス配線６４０本の全長はそれぞれ約５０ｍとなり２両配
線の全長は合計１００ｍにも及ぶ。高密度に配置された
ハス配線を有する絵素電極基板に於いて、 １００ｍ
もの長さにわたって断線不良のないバス配線を作製する
ことは非常に困難であり、解決策が求められている。(Problems to be Solved by the Invention) As the screens of active matrix liquid crystal display devices have become larger in recent years, it is thought that active matrix liquid crystal display devices will move toward larger areas and multiple bus wirings. For example, in a 5-inch active matrix liquid crystal display device, gate bus wiring 4 is placed on the pixel electrode substrate.
Considering the case where 80 bus lines and 640 source bus lines are wired, the total length of the 480 gate bus lines and the total length of the 640 source bus lines are each about 50 m, and the total length of the two lines is 100 m in total. 100m on a pixel electrode substrate with densely arranged lotus wiring.
It is extremely difficult to create bus wiring that is free of disconnections over its length, and a solution is needed.
本発明の目的は、バス配線の断線不良の問題を解消する
ことが可能な構造を備えた画像表示装置を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide an image display device having a structure capable of solving the problem of disconnection of bus wiring.
（課題を解決するための手段）
本発明の画像表示装置は、絵素電極がマトリクス状に配
列され、それぞれ一方向に列をなす走査線及び信号線が
縦横に配線されている画像表示装置であって、該走査線
及び信号線の列の一方の列の両端部のそれぞれに於いて
、該一方の列中の少なくとも一部の線と交差して、該一
部の線の上方に絶縁膜を介して形成された修正用上層配
線、及び該走査線及び信号線の列の一方の列と並行して
。(Means for Solving the Problems) The image display device of the present invention is an image display device in which pixel electrodes are arranged in a matrix, and scanning lines and signal lines each arranged in one direction are wired vertically and horizontally. an insulating film is provided at each end of one of the scanning lines and signal lines, intersecting with at least some of the lines in the one column and above the some of the lines; in parallel with the upper layer wiring for correction formed through the wiring line and one of the scanning line and signal line columns.
該絶縁膜の下方に形成され、該修正用上層配線と電気的
に接続された修正用下層配線を備えており。A lower layer wiring for correction is formed below the insulating film and electrically connected to the upper layer wiring for correction.
そのことにより上記目的が達成される。This achieves the above objective.
（作用）
前記走査線又は前記信号線のいずれかが断線している場
合において、該断線不良箇所を有する該走査線又は信号
線の両端と、絶縁膜を介して形成されている前記修正用
上層配線とを、電気的に接続することにより、該不良断
線を修正することができる。(Function) When either the scanning line or the signal line is disconnected, the repairing upper layer is formed between both ends of the scanning line or signal line having the disconnection defect via an insulating film. By electrically connecting the wiring, the defective disconnection can be corrected.
（実施例） 本発明を実施例について以下に説明する。(Example) The invention will now be described with reference to examples.
第１図は１本発明の実施例であるアクティブマトリクス
液晶表示装置に用いられる絵素電極基板の平面図である
。５行×６列のマトリクス状に配列された絵素電極８の
各々には、スイッチング素子として、ａ−３ｉを用いた
ＴＦＴ１５が備えられている。この絵素電極基板には、
走査線として５本のゲートバス配線１２ａ〜１２ｅが、
信号線として６木のソースバス配線１１ａ〜ｌｌｆがそ
れぞれ備えられ、該ゲートバス配線１２ａ〜１２ｅと該
ソースバス配線１１ａ〜ｌｌｆとは、ゲート絶縁膜３を
介して互いに直交するように形成されている。第２図は
第１図の■−■線に沿った断面図である。ガラス基板ｌ
上にメタル膜が形成された後、エツチングによってゲー
ト電極２及びゲートバス配線１２ａ〜１２ｅが形成され
る。このとき該ゲートバス配線１２８〜１２ｅが形成さ
れると同時に、２本の修正用下層配線１３−１ 、１３
−２も形成される。第１図に示すように、該修正用下層
配線１３−１は、ゲートバス配線１２ｅの外側に平行し
て、該修正用下層配線１３−２は、ゲートバス配線１２
ａの外側に平行してそれぞれ形成される。次にプラズマ
ＣＶＤ及びエツチングにより、ゲート絶縁膜３及びａ−
５ｉ半導体膜４が形成される。このときゲートバス配線
１２ａ〜１２ｅの両端部及び修正用下層配線１３−１゜
１３−２の両端部は、ゲート絶縁膜３の端より突出する
ようにされる（第１図及び第３図）。ａ−３ｉ半導体膜
４は２ゲート絶縁膜３を介してゲート電極２に相対する
位置に形成される。また、ゲート絶縁膜３上には絵素電
極８も形成される。さらに、堆積、エツチングにより、
ａ−３ｉ半導体膜４上に、リンドープｎ”−ａ−３ｉ膜
５，５が形成され、それぞれのリンドープｎ”−ａ−３
ｉ膜５上にはソース電極７又はドレイン電極６が形成さ
れる。このとき該ソース電極７に接続されるソースバス
配線１１ａ〜ｌｌｆも同時に形成され、該ソースハス配
線１１ａ〜１１［は、ゲート絶縁膜３上に該ゲート絶縁
膜３を介して、ゲートバス配線１２ａ〜１２ｅ及び修正
用下層配線１３−１ 、１３−２に直交するように形成
される。また、該ソースバス配線１１ａ〜１１ｆの両端
部は、ゲート絶縁膜３が形成されている部分の外に突出
して形成される（第１図）酸ドレイン電極６は絵素電極
８に接続するように形成される。FIG. 1 is a plan view of a picture element electrode substrate used in an active matrix liquid crystal display device according to an embodiment of the present invention. Each of the picture element electrodes 8 arranged in a matrix of 5 rows and 6 columns is provided with a TFT 15 using a-3i as a switching element. This picture element electrode substrate has
Five gate bus lines 12a to 12e serve as scanning lines.
Six source bus wirings 11a to llf are respectively provided as signal lines, and the gate bus wirings 12a to 12e and the source bus wirings 11a to llf are formed to be orthogonal to each other with the gate insulating film 3 in between. There is. FIG. 2 is a sectional view taken along the line ■-■ in FIG. 1. glass substrate l
After a metal film is formed thereon, gate electrode 2 and gate bus wirings 12a to 12e are formed by etching. At this time, at the same time as the gate bus wirings 128 to 12e are formed, the two lower wirings for modification 13-1 and 13
-2 is also formed. As shown in FIG. 1, the lower wiring for modification 13-1 is parallel to the outside of the gate bus wiring 12e, and the lower wiring for modification 13-2 is parallel to the outside of the gate bus wiring 12e.
They are formed parallel to the outside of a. Next, by plasma CVD and etching, the gate insulating film 3 and a-
5i semiconductor film 4 is formed. At this time, both ends of the gate bus wirings 12a to 12e and both ends of the lower wiring for correction 13-1 and 13-2 are made to protrude from the end of the gate insulating film 3 (FIGS. 1 and 3). . The a-3i semiconductor film 4 is formed at a position facing the gate electrode 2 with the two-gate insulating film 3 interposed therebetween. Further, a picture element electrode 8 is also formed on the gate insulating film 3. Furthermore, by deposition and etching,
Phosphorus-doped n''-a-3i films 5, 5 are formed on the a-3i semiconductor film 4, and each phosphorus-doped n''-a-3
A source electrode 7 or a drain electrode 6 is formed on the i film 5. At this time, source bus wirings 11a to llf connected to the source electrode 7 are also formed at the same time, and the source bus wirings 11a to 11[ are formed on the gate insulating film 3 via the gate insulating film 3, and the gate bus wirings 12a to llf are formed on the gate insulating film 3 via the gate insulating film 3. 12e and the lower layer correction wirings 13-1 and 13-2. Further, both ends of the source bus wirings 11a to 11f are formed so as to protrude outside the portion where the gate insulating film 3 is formed (FIG. 1), so that the acid drain electrode 6 is connected to the picture element electrode 8. is formed.
上述のようにして形成された絵素電極基板の上層に、さ
らに保護用絶縁膜９が全面に形成される。A protective insulating film 9 is further formed on the entire surface of the picture element electrode substrate formed as described above.
該保護用絶縁膜９は、ゲート絶縁膜３に重なるようにし
て形成される。保護用絶縁膜９の上に、さらにメタル膜
のブラックストライプ１０が形成される。このとき同時
に修正用上層配線１４−１〜１４４が形成される。第１
図に示すように、修正用土層配線１４−１．１４−２は
ソースバス配線１１ａの外側に平行して、修正用上層配
線１４−３．１４−４はソースバス配線１１ｆの外側に
平行してそれぞれ形成される。また、該修正用上層配線
１４−１，１４３は、ゲートバス配線１２ｄ、１２ｅと
交差し、その端部がゲートバス配線１２ｃ及び修正用下
層配線１３−１と重なるようにして形成される。修正用
上層配線１４−１．１４−３の端部は直角に曲げられて
絶縁膜３．９の外で修正用下層配線１３−１の端部上に
突出しており、修正用上層配線１４−１ 、１４−２と
修正用下層配線１３−１とはゲート絶縁膜３及び保護用
絶縁膜９の存在する部分の外で電気的に接続される（第
３図参照）。同様に、修正用上層配線１４−２．１４−
４は、ゲートバス配線１２ａ、１２ｂと交差し、ゲート
バス配線１２ｃ及び修正用下層配ｋｉ１３−２と重なる
ように形成゛され、ゲート絶縁膜３及び保護用絶縁膜９
の端の外で修正用下層配線１３−２と電気的に接続され
る。The protective insulating film 9 is formed so as to overlap the gate insulating film 3. A black stripe 10 of a metal film is further formed on the protective insulating film 9. At the same time, upper layer wirings 14-1 to 144 for correction are formed. 1st
As shown in the figure, the correction soil layer wiring 14-1, 14-2 is parallel to the outside of the source bus wiring 11a, and the correction upper layer wiring 14-3, 14-4 is parallel to the outside of the source bus wiring 11f. are formed respectively. Further, the upper layer wirings for correction 14-1 and 143 are formed to intersect with the gate bus wirings 12d and 12e, and their ends overlap with the gate bus wiring 12c and the lower layer wiring for correction 13-1. The ends of the upper layer wiring for modification 14-1, 14-3 are bent at right angles and protrude above the ends of the lower layer wiring for modification 13-1 outside the insulating film 3.9, and the upper layer wiring for modification 14-3 1 and 14-2 and the lower wiring for correction 13-1 are electrically connected outside the portion where the gate insulating film 3 and the protective insulating film 9 are present (see FIG. 3). Similarly, upper layer wiring for modification 14-2.14-
4 is formed so as to intersect with the gate bus wirings 12a and 12b and overlap with the gate bus wiring 12c and the lower layer wiring for modification 13-2, and is connected to the gate insulating film 3 and the protective insulating film 9.
It is electrically connected to the correction lower layer wiring 13-2 outside the end of the wiring.
このような修正用上層配線１４−１−１４−４及び修正
用下層配線１３−１ 、１３−２を有する本実施例の断
線修正機能は１次のようにして実現される。The disconnection correction function of this embodiment having the above-mentioned upper-layer correction wiring 14-1-14-4 and lower-layer correction wiring 13-1 and 13-2 is realized in the following manner.
第１図のＸで示された位置でゲートバス配線１２ｂが断
線しているとする。この場合には第１図中のＹｌ及びＹ
２のそれぞれの位置で、該ゲートバス配線１２ｂの両端
部と、該修正用上層配線１４−２゜１４−４とを、レー
ザＣＶＤ、メタルボンディング等で電気的に接続するこ
とによって、ゲートバス配線１２ｂ、修正用上層配線１
４−２．修正用下層配線１３−２．修正用上層配線１４
−４ 、及びゲートバス配線１２ｂの回路を形成して、
断線部Ｘを修正することができる。Assume that the gate bus wiring 12b is disconnected at the position indicated by X in FIG. In this case, Yl and Y in FIG.
By electrically connecting both ends of the gate bus wiring 12b and the correction upper layer wiring 14-2 and 14-4 at each position of 2 by laser CVD, metal bonding, etc., the gate bus wiring is 12b, upper layer wiring for modification 1
4-2. Lower layer wiring for correction 13-2. Upper layer wiring for modification 14
-4, and forming a circuit of the gate bus wiring 12b,
The disconnected portion X can be corrected.
本実施例においては、２本の修正用下層配線１３−１．
１３−２及び４本の修正用上層配線１４−１〜１４−４
が第１図のように配されているので、異なるゲートバス
配線上で起こる２箇所の断線を修正できるが、さらに修
正用上層配線と修正用下層配線の数を増やせばより多く
の断線箇所を修正できることは言うまでもない。In this embodiment, two lower layer wirings for correction 13-1.
13-2 and four upper layer wiring for correction 14-1 to 14-4
are arranged as shown in Figure 1, so it is possible to correct two breaks that occur on different gate bus wiring, but if you increase the number of upper-layer wiring for correction and lower-layer wiring for correction, more breakages can be corrected. Needless to say, it can be fixed.
上述の実施例に於いてはゲートバス配線１２ａ〜１２ｅ
の断線修正機能の例を示したが１本発明によれば、ソー
スバス配線１１ａ〜１１［の断線修正機能をも実現でき
る。この場合には、２本の修正用下層配線、ソース電極
７．ドレイン電極６及びソースバス配線１１ａ〜Ｉｌｆ
が同時にゲート絶縁膜３の上に形成され、２本の該修正
用下層配線は、それぞれソースバス配線１１ａ及び１１
「の外側に平行して形成される。また４本の修正用上層
配線は、ブラックストライプ１０が形成されると同時に
形成され、ゲートバス配線１２ａ及び１２ｅの外側にそ
れぞれ２本づつ縦列して平行に形成される。４本の該修
正用上層配線のうち、ゲートバス配線１２ａ〜１２ｅを
はさんで対向する一方の対の２本は、ソースバス配線１
１ａ〜ｌｌｃと、他方の対の２本はｌｉｄ〜１１ｆと保
護用絶縁膜９を介して交差するように配される。ゲート
バス配線１２ａ〜１２ｅをはさんで対向する２対の該修
正用上層配線は、それぞれ近接する該修正用下層配線と
、ゲート絶縁膜３及び保護用絶縁膜９の端の外で電気的
に接続される。この場合には断線したソースバス配線と
それに対応した該修正用上層配線とを電気的に接続する
ことにより、ソースバス配線の修正機能を果たすことが
できる。In the above embodiment, the gate bus wirings 12a to 12e
Although an example of the disconnection correction function has been shown, according to the present invention, it is also possible to realize the disconnection correction function of the source bus wirings 11a to 11[. In this case, two lower wiring lines for correction, a source electrode 7. Drain electrode 6 and source bus wiring 11a to Ilf
are formed on the gate insulating film 3 at the same time, and the two lower wirings for modification are the source bus wirings 11a and 11, respectively.
The four correction upper layer wirings are formed at the same time as the black stripe 10 is formed, and two wirings each are arranged in parallel outside the gate bus wirings 12a and 12e. Of the four upper layer wirings for modification, two of the pair facing each other across the gate bus wirings 12a to 12e are formed on the source bus wiring 1.
The two wires 1a to llc and the other pair are arranged to intersect with lid to 11f with the protective insulating film 9 interposed therebetween. The two pairs of upper layer wirings for correction that face each other with the gate bus wirings 12a to 12e in between are electrically connected to the lower layer wirings for correction adjacent to each other outside the edges of the gate insulating film 3 and the protective insulating film 9. Connected. In this case, the function of correcting the source bus wiring can be achieved by electrically connecting the broken source bus wiring to the corresponding upper layer wiring for repair.
（発明の効果）
本発明の画像表示装置は、このように修正用上層配線及
び修正用下層配線を有しているので、走査線、信号線の
バス配線に断線が生じた場合にも５容易に修正ができ、
従来では困難であった大面積の画像表示装置を高い歩留
りで安定して提供することが可能となる。(Effects of the Invention) Since the image display device of the present invention has the upper layer wiring for correction and the lower layer wiring for correction as described above, even if a break occurs in the bus wiring of the scanning line or signal line, it can be easily can be corrected,
It becomes possible to stably provide large-area image display devices with a high yield, which has been difficult in the past.
４、 ゛の なｉ′■
第１図は本発明の一実施例に用いられる絵素電極基板の
平面図、第２図は第１図の■−■線に沿う断面図、第３
図は第１図のＩ−ＩＩＩ線に沿う断面図、第４図は従来
のアクティブマトリクス表示装置に用いられる絵素電極
基板の一例を示す平面図第５図は第４図のＩＶ−ＩＶに
沿う断面図。4. ゛のなi'■ Figure 1 is a plan view of a pixel electrode substrate used in one embodiment of the present invention, Figure 2 is a sectional view taken along the line ■-■ in Figure 1, and Figure 3
The figure is a cross-sectional view taken along line I-III in Figure 1, and Figure 4 is a plan view showing an example of a picture element electrode substrate used in a conventional active matrix display device. Figure 5 is a cross-sectional view taken along line IV-IV in Figure 4. A cross-sectional view.
１・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁膜、４・・・ａ−３ｊ半導体、５・・・リンド
ープａ−３ｉ膜、６・・・ドレイン電極、７・・・ソー
ス電極。DESCRIPTION OF SYMBOLS 1... Glass substrate, 2... Gate electrode, 3... Gate insulating film, 4... A-3J semiconductor, 5... Phosphorus doped A-3i film, 6... Drain electrode, 7... ...Source electrode.
８・・・絵素電極、９・・・保護用絶縁膜、 １０・・
・ブラックストライブ、 １１・・・ソースバス配線、
１２・・・ゲートバス配線、１３−１〜１３−２・・・
修正用下層配線、１４−１〜１４−４・・・修正用上層
配線、１５・・・ＴＰＴ。8... Picture element electrode, 9... Protective insulating film, 10...
・Black Strive, 11... Source bus wiring,
12...Gate bus wiring, 13-1 to 13-2...
Lower layer wiring for correction, 14-1 to 14-4...Upper layer wiring for correction, 15...TPT.
以上that's all
Claims (1)
向に列をなす走査線及び信号線が縦横に配線されている
画像表示装置であって、 該走査線及び信号線の列の一方の列の両端部のそれぞれ
に於いて、該一方の列中の少なくとも一部の線と交差し
て、該一部の線の上方に絶縁膜を介して形成された修正
用上層配線、及び 該走査線及び信号線の列の一方の列と並行して、該絶縁
膜の下方に形成され、該修正用上層配線と電気的に接続
された修正用下層配線 を備えた画像表示装置。[Claims] 1. An image display device in which pixel electrodes are arranged in a matrix and scanning lines and signal lines arranged in one direction are wired vertically and horizontally, the scanning lines and the signal lines a correction upper layer intersecting with at least some of the lines in the one column and formed above the some of the lines via an insulating film at each of both ends of one of the columns; An image display comprising a wiring, and a lower wiring for modification formed below the insulating film in parallel with one of the rows of scanning lines and signal lines, and electrically connected to the upper wiring for modification. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225352A JPH0273233A (en) | 1988-09-08 | 1988-09-08 | Image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225352A JPH0273233A (en) | 1988-09-08 | 1988-09-08 | Image display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273233A true JPH0273233A (en) | 1990-03-13 |
Family
ID=16827993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225352A Pending JPH0273233A (en) | 1988-09-08 | 1988-09-08 | Image display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273233A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03271721A (en) * | 1990-03-22 | 1991-12-03 | Stanley Electric Co Ltd | Active matrix circuit and production thereof |
| US6352911B1 (en) | 1999-02-26 | 2002-03-05 | Nec Corporation | Thin-film transistor array and method for producing the same |
| US6476882B1 (en) | 1996-07-11 | 2002-11-05 | Nec Corporation | Liquid-crystal display panel and repair method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5749984A (en) * | 1980-09-10 | 1982-03-24 | Tokyo Shibaura Electric Co | Image display unit |
| JPS599634A (en) * | 1982-07-07 | 1984-01-19 | Seiko Epson Corp | Liquid crystal display device |
| JPS60214382A (en) * | 1984-04-10 | 1985-10-26 | シャープ株式会社 | Display unit |
-
1988
- 1988-09-08 JP JP63225352A patent/JPH0273233A/en active Pending
Patent Citations (3)
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