JPH027289A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH027289A JPH027289A JP63157078A JP15707888A JPH027289A JP H027289 A JPH027289 A JP H027289A JP 63157078 A JP63157078 A JP 63157078A JP 15707888 A JP15707888 A JP 15707888A JP H027289 A JPH027289 A JP H027289A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000006870 function Effects 0.000 abstract description 3
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 230000006386 memory function Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 17
- 239000000758 substrate Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、揮発性半導体記憶装置と不揮発性半導体記憶
装置とを組合せた半導体記憶装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor memory device that is a combination of a volatile semiconductor memory device and a nonvolatile semiconductor memory device.
（従来の技術）
一般に、電源をオフにしても記憶内容が保持されている
記憶装置（以下「メモリｊという）は、不揮発性メモリ
と呼ばれ、電源をオフにすると記憶内容が消失するメモ
リは揮発性メモリと呼ばれる。これらのメモリは半導体
によって構成することができ、電気的にデータの書き換
え可能なものの中には、不揮発性メモリであるＥＥＦＲ
ＯＭ、揮発性メモリであるＲＡＭ等がある。(Prior Art) Generally, a storage device that retains its stored contents even when the power is turned off (hereinafter referred to as "memory J") is called a non-volatile memory, and a memory whose stored contents are lost when the power is turned off is called a non-volatile memory. These memories are called volatile memories.These memories can be constructed from semiconductors, and some of the memories that can be electrically rewritten include EEFR, which is a non-volatile memory.
There are OM, RAM which is a volatile memory, etc.
（発明が解決しようとする課題〕
ＥＥＰＲＯＭは、電源をオフにしても、記憶されたデー
タを長期間保持できるが、データの曹き換え回数に制限
があり、また−回の書き換えに数ｍ５ｅｃの時開を必要
とし、常時データを省き換える用途には適していない。(Problem to be solved by the invention) EEPROM can retain stored data for a long period of time even when the power is turned off, but there is a limit to the number of times the data can be rewritten, and it takes several m5EC to rewrite the data once. It requires occasional opening and is not suitable for applications where data is constantly changed.
他方、ＲＡＭは、データの書き換えに要する時局は、１
００ｎｓｅｅ程度と短かく、書き換え回数に制限はない
が、電源がオフにされると、記憶されたデータが消失さ
れる、
（課題を解決するための手段〕
本発明においては、前記の問題を解決するため、揮発性
半導体メモリと不揮発性半導体メモリとを組合せ、不揮
発性半導体メモリは記憶内容の保持の必要性に応じて動
作を切換えられるようにし、不揮発性半導体メモリの記
憶データを揮発性半導体メモリに転送するための電圧印
加手段を設けた。On the other hand, RAM requires 1 time to rewrite data.
Although it is as short as about 00nsee and there is no limit to the number of times it can be rewritten, the stored data is lost when the power is turned off. (Means for Solving the Problem) The present invention solves the above problem. Therefore, by combining volatile semiconductor memory and non-volatile semiconductor memory, the operation of the non-volatile semiconductor memory can be switched depending on the need to retain the memory contents, and the data stored in the non-volatile semiconductor memory can be transferred to the volatile semiconductor memory. A voltage applying means was provided to transfer the voltage to the
（作用）
データを長期間保存する必要のある場合は、不揮発性半
導体メモリとして動作し、一方、データを長期間保存す
る必要のないときは、揮発性半導体メモリとして動作す
るようにモードを切換え、不揮発性半導体メモリに記憶
されているデータを揮発性半導体メモリに転送するため
の電圧を印加することにより、データを転送してデータ
を使用できる。(Function) When data needs to be stored for a long period of time, it operates as a non-volatile semiconductor memory, while when there is no need to store data for a long period of time, the mode is switched to operate as a volatile semiconductor memory. By applying a voltage to transfer data stored in the nonvolatile semiconductor memory to the volatile semiconductor memory, the data can be transferred and used.
（＊施例）
不揮発性半導体メモリの一例としてＥＥＦＲＯＭを用い
、揮発性半導体メモリの一例としてＤＲＡλ（を用いた
一笑施例の回路図を図に示す。ＥＥＦＲＯＭ及びＤＲＡ
Ｍは共にＭＯＳ技術によって製作されるので製造が容易
であり、ＤＲＡＭは一つのメモリセルに要する素子数が
最も少ない利点がある。(*Example) The figure shows a circuit diagram of an example using EEFROM as an example of a non-volatile semiconductor memory and DRAλ as an example of a volatile semiconductor memory.EEFROM and DRA
Since M is manufactured using MOS technology, it is easy to manufacture, and DRAM has the advantage of requiring the least number of elements for one memory cell.
図において、８個のＭｏ５ｔ’ランジスタＭＴ、。In the figure, eight Mo5t' transistors MT.
ＭＴ２．及びＭＴ８が半導体基板の上に直列に形成され
ている。実際のメモリは、この組合せが多数配列される
のであるが、便宜上１個の単位として動作する部分を取
出した。ＭＯＳ）ランジスタＭＴ＋ とＭＯＳ）ランジ
スタＭＴ２の中間点４には、容量素子Ｃが接続され、端
子５から所足の電圧が印加される。ＭＯＳトランジスタ
ＭＴＩの端子１は、通常半導体基板のｎ層となり、メモ
リの列線に接続され、そのゲー）Ｇｌ の端子３は、メ
モリの行線に接続される。ＭＯＳ）ランジスタＭＴ２は
、通常の制御ゲートＧ２の下方にフローティングゲート
６を段けＥＥＦＲＯＭを構成する。MT2. and MT8 are formed in series on the semiconductor substrate. In actual memory, a large number of these combinations are arranged, but for convenience, we selected a portion that operates as a single unit. A capacitive element C is connected to an intermediate point 4 between the MOS) transistor MT+ and the MOS) transistor MT2, and a sufficient voltage is applied from a terminal 5. Terminal 1 of the MOS transistor MTI is usually in the n-layer of a semiconductor substrate and is connected to a column line of the memory, and terminal 3 of the MOS transistor MTI is connected to a row line of the memory. MOS) transistor MT2 has a floating gate 6 arranged below a normal control gate G2 to form an EEFROM.
ＭＯＳ）ランジスタＭＴｇｉ、このメモリがＥＥＰＲＯ
ｈｉとして動作するか、ＤＲＡＭとして動作するか、の
モード切換え用トランジスタであって、そのゲートＧ８
と、ＭＯＳ）ランジスタＭＴ２のゲートＧ２には、端子
７から電圧が印加されるようになっている。Ｍ ＯＳ
）ランジスタＭＴ３の端子２は半導体基板のｎ層となる
。端子１及び端子２は、一方がドレイン側となり他方が
ソース側となる。容量素子Ｃは半導体基板のチャネル域
を一方の電極とし、酸化膜全ブｒして設けられたポリシ
リコンを他方の電極とすることができる。MOS) transistor MTgi, this memory is EEPRO
A transistor for mode switching between operating as HI or DRAM, and its gate G8
A voltage is applied from a terminal 7 to the gate G2 of the MOS transistor MT2. M OS
) The terminal 2 of the transistor MT3 is the n-layer of the semiconductor substrate. One of the terminals 1 and 2 is on the drain side and the other is on the source side. In the capacitive element C, the channel region of the semiconductor substrate can be used as one electrode, and the polysilicon provided by completely removing the oxide film can be used as the other electrode.
このような装置において、不揮発性記憶装置であるＥＥ
ＦＲＯＭを構成するＭＯＳ）ランジスタＭＴ２の７０−
ティングゲート６に蓄積されたデータを、揮発性記憶装
置であるＤ ＲＡ Ｍの容量素子Ｃへの転送は以下のよ
うに行なう。In such devices, EE, which is a non-volatile storage device,
70- of MOS) transistor MT2 that constitutes FROM
The data stored in the switching gate 6 is transferred to the capacitive element C of the DRAM, which is a volatile storage device, as follows.
（１）初期設足
端子１，２．５及び７を接地し、端子３に正電圧を印加
し、容量素子Ｃに蓄積されている電荷をＯとする。(1) Initial setting The terminals 1, 2.5, and 7 are grounded, a positive voltage is applied to the terminal 3, and the charge accumulated in the capacitive element C is set to O.
＋２１ Ｅ Ｅ Ｆ ＲＯＭからＤＲＡＭへの転送Ｍ
Ｏ５）ランジスタＭＴ２のフローティングゲート６に正
電荷が蓄積されている場合、ＭＯＳトランジスタＭＴ２
のしきい値電圧ＶＴＨは、ＶＴＨＯ：初期状態でのＭＯ
Ｓ）う／ジスタＭＴ２のしきい値電圧
ＱＦ ａフローティングゲート６に蓄積された正電荷
ＣＨ：フローティングゲート６と制御ゲートＧ２間の容
量
で表わされ、初期状態より低くなる。+21 E E F Transfer M from ROM to DRAM
O5) When positive charge is accumulated in the floating gate 6 of transistor MT2, MOS transistor MT2
The threshold voltage VTH is VTHO: MO in the initial state
S) Threshold voltage QFa of transistor MT2 Positive charge CH accumulated in floating gate 6: Represented by the capacitance between floating gate 6 and control gate G2, lower than the initial state.
端子１．３及び５を接地し、端子７に適切な電圧を印加
すると、ＭＯＳ）ランジスタＭＴ２のフローティングゲ
ート６に正電荷が蓄積されているときは、ＭＯＳ）ラン
ジスタＭＴ２が導通状態となり、フローティングゲート
６に正電荷が蓄積されていない状態（あるいは負電荷が
蓄積されている状態ンでは、ＭＯＳ）ランジスタＭＴ２
’ｉ非導通状態にすることができる。端子１．８および
５を接地し、端子２にＶｃｃ ｋ印加した状態で、端子
７に正電圧を印加することにより、７０−ティングゲー
ト６に正電荷が蓄積されている場合のみ、容量素子Ｃの
一方の電極である半導体基板上の拡散層４に正電荷を蓄
積することができる。従ってＭＯＳ）ランジスタＭＴ、
への電圧の印加によって、ＤＲＡＭとして動作すること
ができる。When terminals 1, 3 and 5 are grounded and an appropriate voltage is applied to terminal 7, when positive charges are accumulated in the floating gate 6 of the MOS transistor MT2, the MOS transistor MT2 becomes conductive and the floating gate In the state where positive charges are not accumulated in transistor MT2 (or in the state where negative charges are accumulated, it is MOS).
'i can be brought into a non-conducting state. By applying a positive voltage to terminal 7 while terminals 1.8 and 5 are grounded and Vcc k is applied to terminal 2, capacitive element C Positive charges can be accumulated in the diffusion layer 4 on the semiconductor substrate, which is one electrode of the semiconductor substrate. Therefore MOS) transistor MT,
By applying a voltage to it, it can operate as a DRAM.
（発明の効果）
本発明によれば、不揮発性半導体記憶装置と揮発性半導
体記憶装置とを組み合せ、必要に応じ、不揮発性半導体
記憶装置に記憶されているデータを揮発性半導体記憶装
置に転送して、記憶の書き換え又は保存ができる。また
、この回路をＭ ＯＳトランジスタで構成するときは、
高集積化に適している。(Effects of the Invention) According to the present invention, a nonvolatile semiconductor memory device and a volatile semiconductor memory device are combined, and data stored in the nonvolatile semiconductor memory device is transferred to the volatile semiconductor memory device as necessary. You can rewrite or save your memories. Also, when configuring this circuit with MOS transistors,
Suitable for high integration.
さらに、本出願人の出願に係る特願昭６３−２８５１１
の発明と併用するときは、揮発性半導体記憶装置と不揮
発性半導体記憶装置の相互間でのデータの転送が可能と
なる。Furthermore, patent application No. 63-28511 filed by the present applicant
When used in conjunction with the invention described above, it becomes possible to transfer data between a volatile semiconductor memory device and a nonvolatile semiconductor memory device.
図は本発明の一実施例の回路図である。
ＭＴＩ、ＭＴ２．ＭＴ８・・・ＭＯＳ）ランジスタＧＩ
＋ Ｇ２ 、ｃ３・・・制御ゲート Ｃ・・・容量素
子 ６・・・７０−ティングゲート
代理人 福 士 愛 彦 。The figure is a circuit diagram of an embodiment of the present invention. MTI, MT2. MT8...MOS) transistor GI
+ G2, c3... Control gate C... Capacitive element 6...70-Ting gate agent Yoshihiko Fukushi.
Claims (1)
と、半導体記憶装置のモードを切換える半導体装置と、
不揮発性半導体装置に記憶されたデータを揮発性半導体
記憶装置に転送するための電圧印加手段とを有すること
を特徴とする半導体記憶装置。1. A volatile semiconductor memory device, a nonvolatile semiconductor memory device, and a semiconductor device that switches the mode of the semiconductor memory device;
1. A semiconductor memory device comprising: voltage application means for transferring data stored in the nonvolatile semiconductor device to the volatile semiconductor memory device.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157078A JPH027289A (en) | 1988-06-24 | 1988-06-24 | Semiconductor memory |
| US07/308,854 US5075888A (en) | 1988-01-09 | 1989-02-09 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| US07/490,042 US5043946A (en) | 1988-02-09 | 1990-03-07 | Semiconductor memory device |
| US07/687,243 US5140552A (en) | 1988-02-09 | 1991-04-18 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157078A JPH027289A (en) | 1988-06-24 | 1988-06-24 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027289A true JPH027289A (en) | 1990-01-11 |
Family
ID=15641764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157078A Pending JPH027289A (en) | 1988-01-09 | 1988-06-24 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027289A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04228178A (en) * | 1990-09-20 | 1992-08-18 | Sharp Corp | Device and method for page recall of data in non-volatile dram memory device |
| US5206512A (en) * | 1990-06-29 | 1993-04-27 | Kabushiki Kaisha Toshiba | Single photon emission ct apparatus |
| JPH065801A (en) * | 1992-02-25 | 1994-01-14 | Internatl Business Mach Corp <Ibm> | Nonvolatile dynamic random access memory |
| JPH0613583A (en) * | 1992-03-12 | 1994-01-21 | Internatl Business Mach Corp <Ibm> | Shadow ram cell having eeprom with shallow trench |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142565A (en) * | 1982-02-19 | 1983-08-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Semiconductor memory device |
| JPS62266793A (en) * | 1986-05-13 | 1987-11-19 | Mitsubishi Electric Corp | Nonvolatile semiconductor storage device |
-
1988
- 1988-06-24 JP JP63157078A patent/JPH027289A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142565A (en) * | 1982-02-19 | 1983-08-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Semiconductor memory device |
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