JPH0270115A - アナログ回路とフィルタ回路 - Google Patents
アナログ回路とフィルタ回路Info
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Abstract
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Description
作周波数が回路のタロツク動作速度に比較して小さく、
それゆえに、動作に必要な大きな時定数を実現するのに
要求される大きなキャパシタンス比率が要求される切換
キャパシタ回路に関する。
ロック周波数と局/零周波数との間に大きな比率を有す
る)を実現するには、多くのアナログ集積回路の設計が
ネックとなる。音声帯域回路におけるこの例は、電力供
給阻止フィルタ(例えば、60Hz / 180Hzノ
ツチフィルタ)と自動利得制御ループフィルタ(その極
周波数は、数ヘルツである)とである。これらのフィル
タに使用されるクロック周波数は、通常非常に大きくて
、例えば、128k Hzで、システムにおける切換キ
ャパシタ回路の残りの部分によって決定される。
酸化物半導体(MOS)技術である。
に対しては、種々の対応がある。「切換キャパシタ回路
設計」と称する論文(R,グレゴリアン他 IEEE論
文集 71巻1983年8月941から966ページ)
はこの分野について概観している。−船釣に、大きな積
分時定数を有するMOS切換キャパシタ回路を実現する
には、従来の活性RC積分器の入力抵抗を模擬する容量
性回路網でおきかえることによって達成される。
れる2個のトランジスタスイッチと、これらのスイッチ
間の中間点から大地に接続されるキャパシタとからなっ
ている。この2個のスイッチは、異なるクロック相で動
作する。このようにして得られた積分時定数は、動作ク
ロック周波数に逆比例し、アンプに分路接続された積分
キャパシタンスと有効切換入力キャパシタンスとの比に
比例する。
周波数を下げることは、多くの応用回路において現実的
ではない。かくして入力キャパシタンスに対する積分キ
ャパシタンスの比を増加させなければならない。この比
を増加させるために、入力キャパシタンスを減すことは
好ましくない。
なるからである。その結果、積分キャパシタンスを増加
させなければならない。しかし、この解決方法はチップ
頭載を大きくする必要が生じてしまう。
パシタ回路を使用する結果になる。これらの回路構成は
、サンセン(Sansen)他による「切換キャパシタ
積分器における非常に大きな時定数の設計に対する面積
効率的アプローチ」と題する論文(IEEE固体回路ジ
ャーナル5019巻1984年10月777から779
ページ)に論じられている。
タ回路と混在して容易に用いることができる点である。
器の時定数が大きく揺ぐことになる。この浮遊容量に対
する敏感性の高さは、この積分器を用いた回路の設計や
配置に大きな制限となる。このことは、これらの技術の
利点を一部相殺してしまう。
大きな限界がある。M、ヤマモトにより堤唱された方法
(「多相クロックを使用した大時定数SC回路と単一ギ
ャパンタSC回路」 IEEE論文集回路とシステムに
関する国際シンポジウム(1982年5月)を参照のこ
と)は、多相クロックの必要性に加えて、浮遊容量に敏
感性がある。
り提唱された方法(「切換キャパシタフィルタのクロッ
ク周波数の増加」エレクトロニックレターズ(16巻1
980年)を参照のこと)は、2個以上のクロック相の
スイッチングに依存し、単純な回路を形成できない。ま
た、スイッチングを入力減衰と積分との独立した機能間
で実行することは、出力に好ましくないねじれ(s I
ev i ng)がでる。
点との間に接続される切換キャパシタ、増幅手段の出力
と入力間に接続されるフィードバックキャパシタンスと
を有するアナログ回路によって達成される。このキャパ
シタンスには、サンプリングキャパシタンスが含まれ、
このサンプリングキャパシタンスは、第1クロック相の
間切換られ、入力信号をサンプルし、得られたサンプル
チャージをフィードバックキャパシタンスに転送する。
このチャージをフィードバックキャパシタンスから引き
出す。この回路は、さらに、第3のキャパシタンスを有
し、それは、クロック相の一つで切換られてチャージを
増幅手段の出力から、取り出し、そして、他のクロック
相で切換られて、第1クロック相で得たチャージをフィ
ードバックキャパシタンスに分配する。
スは、その一端を増幅手段の入力に接続され、そして他
端を、第1クロック相では信号入力に切り換えられ、第
2クロック相では、基準電に切り換えられて、接続され
る。第3のキャパシタンスは、あるクロック相では、増
幅手段の出力点と基準電位との間に接続され。別のクロ
ック相では、フィードバックキャパシタンスに並列に接
続される。
第1図に示されている。この回路において、有効入力キ
ャパシタンスに対する積分キャパシタンスC2の比の増
加は、キャパシタC1,C3゜C4を含むT型ネットワ
ーク手段によって、積分器への入力を減衰させることに
よって達成される。
意味するところは、各スイッチはクロック相φ1とφ2
の間、動作(閉じる)ことである。
1がオンのときには、φ2はオフであり、またその逆で
ある。これらの同一の記号のクロック相の指示は、残り
の図面についても同様である。
は、2個のキャパシタ比C4/C3とC2/C1との積
によって決定される。これにより適当なキャパシタ比で
もって大きな時定数を実現できる。しかし、この回路は
、浮遊容量に対してきわめて敏感である。T結合点の浮
遊容量C5は、直接C4の有効値に影響する。より重大
な問題が、発生するのは、C3と01のボトムプレート
間を接続する浮遊容量が存在する場合である。この浮遊
容量は、T型ネットワークにより生成される小有効キャ
パシタンスと分路接続されるキャパシタC6として現れ
る。これにより積分器の時定数が大きく変動することに
なる。
されている。この回路の動作は以下の通りである。クロ
ック相φ1の間、スイッチS1は、開いており、入力信
号VlnはキャパシタC3によりサンプルされて、得ら
れたチャージC3*Vlnは、フィードバックキャパシ
タC2に転送される。
での中間出力電圧は、キャパシタC1によってサンプル
される。その後クロック相φ2の間、スイッチS2と8
4は閉じて、slは開いて、キャパシタC3は、チャー
ジC3*VinをC2がら取り出す。クロック相φ2の
間、C1はそのチャージを02に分配する。実際この全
体の動作は、入力電圧V1nを係数C3/C2で減衰さ
せて、それをキャパシタC1を介してC2に積分させる
動作とほぼ等しい。かくして、キャパシタc2は、二重
の機能すなわち、入力減衰と積分とを行い、増幅器A1
のまわりのフィードバックループを切断させることはな
い。この積分器の時定数は、次式によって与えられる。
と、C2/C3の適当な値でもって達成できることがわ
かる。さらにこの積分器は、大地対する全浮遊容量対し
て敏感ではない。その理由は、各キャパシタ結合点は、
各クロック相の問罪浮遊電位に維持されており、これは
、第1図に示したT型ネットワークと異なる。このT型
ネットワークにおいては、例えば、CI、C3,C4と
の間の共有点は、クロック相φ1の間、浮遊電位にある
。また、第2図のキャパシタC3は、第1図のT型ネッ
トワークの有効入力キャパシタンスよりもはるかに大き
いので、第2図の回路は、接続浮遊キャパシタンスに対
してあまり敏感ではない。この回路は、キャパシタやス
イッチの数の点からみて、T型ネットワーク積分器より
も簡潔であり、さらに重要なことは、比率C2/C1と
C2/C3の両方とも、同一の大キャパシタC2を共有
しており、これは、T型ネットワークの方法とは異なる
点である。これにより、全必要キャパシタンスの50%
も節約できることになる。
が第3図に示されている。この回路は、第2図の反転型
積分器とは、スイッチS3と84を動作させるクロック
相の点でのみ異なる。
。損失反転型積分器は、第4図のカッコ外に示したクロ
ック相を用いることによって達成できる。損失非反転型
積分器は、カッコ内に示したクロック相を用いることに
よって達成できる。
加えて、比率C2/C4も同一の本発明理論に従って増
加することもできる。これは、損失型回路では望ましい
ことである。これは、入力信号VinはC3への入力で
あるように、アンプ出力は、C4への入力であるという
事実によって達成できる。この積分器の伝達関数は、次
式に示される。
シタ比を必要とせずに、達成できることを示している。
ド構成とはしご形構成を含む切換キャパシタフィルタの
あらゆるタイプを実現する一般的ブロック図として用い
られている。本発明の原理を用いたノツチフィルタの回
路図が第5図に示されている。このフィルタは、アナロ
グ回路において、電力供給阻止フィルタとして一般的に
用いられている。この回路は、公知のE型バイカッド構
成にもどづいている。このE型バイカッド構成の詳細は
、フライシャー(Fleisher)他による「能動切
換キャパシタバイカッド構成ブロックの類型」と題する
論文(ベルシステムテクニカルジャーナル第58巻19
79年12月2235から2269ページ)に記載され
ている。ここでは差動型回路構成を示すが、それは、こ
のフィルタが特定の応用に設計されたためである。単一
終了回路は、同一線にそって実現できる。バイカッド構
成2個の積分器11と■2に対するクロック相は、排他
的であることがわかる。こうすることが必要なのは、各
積分器の出力は、2個のクロック相の内の一つの間のみ
有効だからである。
プを構成する積分器のクロック相は、排他的でなければ
ならない。
28k Hzのクロック周波数で動作するよう設計され
ている。このフィルタは、1.5ミクロンCMOSで実
現される。このフィルタは、250個(1個−0,25
pf)のキャパシタンスを使い、約325個のキャパシ
タンスを必要とするT型ネットワークに対しはるかに節
約できる。実際には、このチップ領域の節約はもっと大
きい。その理由は、特別な設計や配置の条件は、T型ネ
ットワークの浮遊容量感受性を克服するのに使われるこ
とはないからである。このノツチフィルタの周波数応答
が第6図に示されている。幾つかのサンプルのn1定で
は、ノツチ周波数の0.5%の標準的なばらつきを示し
たが、従来のT型回路では、それは5%を越える。
図から第9図までに示されている。特に、第7図は、ロ
ーパスバイカッド構成フィルタ段を示す。この段は、上
記文献に記載のE型バイカッド構成技術に基づいている
。特に、その段は、以下のZ−領域伝達関数を実現でき
る。
この段も、E型バイカッド構成技術に基づいている。そ
の伝達関数は、次式である。
器I2からなる2個の積分器を含んでいる。
R,Gregorlan)の前記論文に記載された形の
はしごフィルタを形成する。
の構成は当業者であれば、本発明の精神とその範囲から
逸脱せずに、実施できる。
同義で、他も同様である。
いた従来回路図、 第2図は、本発明の反転型積分回路を示す図、第3図は
、第2図の回路に対応する非反転型積分回路を示す図、 第4図は、第2図と第3図の回路の原理を用いた損失積
分器の例を示す図、 第5図は、第2図と第3図の回路の原理を用いたノツチ
フィルタを示す図、 第6図は、第5図のノツチフィルタの周波数応答カーブ
を示す図、 第7図、第8図、第9図は、それぞれ第2図と第3図の
回路の原理を用いたローバスバイ力ッド構成フィルタ段
、 バンドパスバイカッド構成フィ ルタ段、 はしご回路段を示す図である。 出 願 人:アメリカン テレフォン アンド FIG、4 FIG、 6 FIG、 2 貴 FIG、 3 貴 FIG、 7 FIG、 8 φう FIG、9
Claims (11)
- (1)増幅手段(A1)と、 この増幅手段の入力点と信号入力点との間に接続される
切換キャパシタ回路と、 この増幅手段の入力点と出力点との間に接続される第1
フィードバックキャパシタンスとからなり、 この切換キャバシタ回路は、 第1クロック相の間、信号入力点で信号入力をサンプリ
ングし、この得られたサンプルチャージを第1フィード
バックキャパシタンスに転送するよう切換られ、かつ 第2クロック相の間、このサンプルチャージを第1フィ
ードバックキャパシタンスから取りだすよう切換られる
サンプリングキャパシタンス(C3)を有し、 あるクロック相の間、増幅手段の出力電圧に比例したチ
ャージを獲得するよう切換られ、 他のクロック相の間、前記のクロック相の間第1フィー
ドバックキャパシタンスに得られたチャージを分配する
よう切換られる第2フィードバックキャパシタンス(C
1)を有することを特徴とするアナログ回路。 - (2)サンプリングキャパシタンスの第1端は、増幅手
段の入力に接続され、その第2端は第1クロック相の間
は信号入力点に、第2クロック相の間は基準電位に接続
されることを特徴とする請求項1記載の回路。 - (3)第2フィードバックキャパシタンスは、あるクロ
ック相の間は、増幅手段の出力点と基準電位との間に接
続され、他のクロック相の間は、第1フィードバックキ
ャパシタンスに並列に接続されることを特徴とする請求
項1または2記載の回路。 - (4)切換キャパシタンス回路は、 増幅手段の入力点に接続される第2端部を有するサンプ
リングキャパシタンス(C3)、 第1クロック相の間は、信号入力を、サンプリングキャ
パシタンスの第1端部に接続させるよう動作する第1ス
イッチ(S2)、 第2クロック相の間は、サンプリングキャパシタンスの
第1端部を基準電位に接続させるよう動作する第2スイ
ッチ(S1)、 からなることを特徴とする請求項2記載の回路。 - (5)第2フィードバックキャパシタンスは、増幅手段
の出力点に接続される第2端部を有する第2フィードバ
ックキャパシタ(C1)、あるクロック相の間は、第2
フィードバックキャパシタの第1端部を、増幅手段の入
力点に接続させるよう動作する第3スイッチ(S4)、
他のクロック相の間は、第2フィードバックキャパシタ
の第1端部を、基準電位に接続させるよう動作する第4
スイッチ(S3)、 からなることを特徴とする請求項1記載の回路。 - (6)回路は集積回路チップに組込まれていることを特
徴とする請求項4または5記載の回路。 - (7)第1、2、3、4のスイッチは集積回路チップに
組込まれたトランジスタであることを特徴とする請求項
6記載の回路。 - (8)請求項1の第1回路と第2回路を接続して、フィ
ルタを形成することを特徴とするフィルタ回路。 - (9)請求項1の第1回路と第2回路を接続して、バン
ドパスフィルタを形成することを特徴とするフィルタ回
路。 - (10)請求項1の第1回路と第2回路を接続して、ノ
ッチフィルタを形成することを特徴とするフィルタ回路
。 - (11)請求項1の第1回路と第2回路をカスケード接
続して、第2回路の出力を第1回路の信号入力に接続す
ることを特徴とするフィルタ回路。
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