JPH0265380A - Image-pick up device - Google Patents
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子シャッタ機能を有する撮像装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an imaging device having an electronic shutter function.
近年、ＦＧＡ （フローティング・ゲート・アレイ）型
のエリア・センサが提案されている。第２図はその構成
ブロック図を示す、、１０は多数の光電変換セルＩＯＣ
がマトリクス状に位置する光電変換部であり、１０■は
垂直アドレスを指定する垂直アドレス線、ＩＯ３は、垂
直アドレス線１０Ｖで指定される行の光電変換セルの信
号を読み出す信号続出線である。１２は、光電変換部１
０の光電変換信号をリセットするリセット回路、Ｉ４は
クランプ回路、１６はライン・メモリ、１８は、ライン
・メモリ１６の記憶値を水平方向に順番に読み出すため
の出力信号線、２０はライン・メモリ１６から読み出す
べき記憶位置を指定する水平続出用のシフト・レジスタ
、２２は、当該シフト・レジスタ２０の出力により開閉
されるスイッチ、２４は高入力インピーダンスの出力バ
ッファ、２６は出力端子である。In recent years, FGA (floating gate array) type area sensors have been proposed. FIG. 2 shows its configuration block diagram, 10 is a large number of photoelectric conversion cells IOC
are photoelectric conversion units located in a matrix, 10.sub.2 is a vertical address line that specifies a vertical address, and IO3 is a signal line that reads out the signals of the photoelectric conversion cells in the row specified by the vertical address line 10V. 12 is a photoelectric conversion unit 1
I4 is a clamp circuit, 16 is a line memory, 18 is an output signal line for sequentially reading out the stored values of the line memory 16 in the horizontal direction, 20 is a line memory. 22 is a switch that is opened and closed by the output of the shift register 20; 24 is a high input impedance output buffer; and 26 is an output terminal.
２８は、光電変換部１０の垂直アドレス線１０■を選択
的に起動するアドレス・デコーダ、３０は、垂直アドレ
ス・データＤＶＡに従い、アドレス・デコーダ２８が起
動する垂直アドレス線を指定するデコーダ駆動回路であ
る。アドレス・デコーダ２８は、続出やリセットを行う
行の垂直アドレス線１０ｖにφイを印加し、他の垂直ア
ドレス綿１０ｖにφ、を印加する。３２は結合用コンデ
ンサである。28 is an address decoder that selectively activates the vertical address line 10 of the photoelectric conversion unit 10; 30 is a decoder drive circuit that specifies the vertical address line to be activated by the address decoder 28 according to the vertical address data DVA; be. The address decoder 28 applies φi to the vertical address line 10v of the row to be continued or reset, and applies φ to the other vertical address lines 10v. 32 is a coupling capacitor.
１２Ｔはリセット用ＦＥＴ、１４Ｔはクランプ用ＰＥＴ
、１６Ｔはクランプ回路１４の出力をライン・メモリ１
６に読み込むためのスインチング用ＦＥＴ、１６Ｍはメ
モリ用コンデンサである。φ。はりセット回路１２のリ
セット用ＦＥＴ１２Ｔを制御するリセット・パルス、■
えはクランプ電圧、φ、はクランプ・パルス、φ、Ｈは
ＦＥＴ１６Ｔの開閉を制御するサンプル・ホールド用ク
ロック、５ＴＡＴＨはシフト・レジスタ２０を起動する
起動パルス、φ、はシフト・レジスタ２０に対するシフ
ト・パルスである。12T is reset FET, 14T is clamp PET
, 16T transfers the output of the clamp circuit 14 to the line memory 1
6 is a switching FET for reading data, and 16M is a memory capacitor. φ. A reset pulse that controls the reset FET 12T of the beam set circuit 12, ■
e is the clamp voltage, φ is the clamp pulse, φ and H are the sample and hold clocks that control the opening and closing of FET 16T, 5TATH is the starting pulse that starts the shift register 20, and φ is the shift pulse for the shift register 20. It's a pulse.
ライン・メモリ１６及びクランプ回路１４の部分は外光
から遮蔽されている。The line memory 16 and clamp circuit 14 portions are shielded from external light.
光電変換セル１０Ｃの構成を第３図に、その動作タイン
グを第４図に示す。３４はクロックφ８゜φＬのパルス
源であり、第２図のアドレス・デコーダ２８に相当する
。、３６は受光素子としてのＮチャンネルのジャンクシ
ョンＦＥＴであり、そのゲートＧはフローティングにな
っており、コンデンサ３８を介して垂直アドレス線１０
Ｖに接続する。The configuration of the photoelectric conversion cell 10C is shown in FIG. 3, and its operating timing is shown in FIG. 34 is a pulse source of clock φ8°φL, which corresponds to address decoder 28 in FIG. , 36 is an N-channel junction FET as a light receiving element, the gate G of which is floating, and connected to the vertical address line 10 via a capacitor 38.
Connect to V.
ＦＥＴ３６のドレインＤは直流電源ＶＤＤに接続し、そ
のソースＳは、リセット回路１２のリセット用ＦＥＴ１
２Ｔに接続する。ＦＥＴ３６のソースＳが信号読出線１
０Ｓに接続する。第４図に示す時刻ＬＩ。The drain D of the FET 36 is connected to the DC power supply VDD, and its source S is connected to the reset FET 1 of the reset circuit 12.
Connect to 2T. Source S of FET36 is signal readout line 1
Connect to 0S. Time LI shown in FIG.
１２間にパルス源３４により垂直アドレス線１０■がＨ
になると、ＰＥ７３６のゲート・ドレイン接合が順方向
にバイアスされ、コンデンサ３８がプリチャージされる
。その後、もしもＦＥＴ３６のゲート領域に光が入射し
ていなければ、第４図のｔ２ｔ１間ではＦＦ！Ｔ３６の
ゲートはフルに逆バイアスされた状態のままとなる（第
４図の点ｗＡ）。ゲート領域に光が入射している場合に
は、光励起された電荷により、徐々にコンデンサ３８が
放電し、ゲート電位が上昇する（第４図の実線） 、
ＰＥ７３６のソース電位はゲート電位に追従して変化す
るので、信号続出線１０Ｓでは入射光強度に応じた電圧
が得られる。12, the vertical address line 10■ becomes H by the pulse source 34.
, the gate-drain junction of PE 736 becomes forward biased and capacitor 38 is precharged. After that, if no light is incident on the gate region of the FET 36, FF! The gate of T36 remains fully reverse biased (point wA in Figure 4). When light is incident on the gate region, the capacitor 38 gradually discharges due to the photo-excited charges, and the gate potential increases (solid line in FIG. 4).
Since the source potential of the PE 736 changes in accordance with the gate potential, a voltage corresponding to the intensity of the incident light is obtained in the signal output line 10S.
第５図は第２図の撮像装置の撮像駆動タイミングを示す
。水平ブランキング信号ＨＢＬＫにより水平ブランキン
グ期間が始まり、時刻１．には垂直アドレスＤＶＡがデ
コーダ駆動回路３０に印加される。FIG. 5 shows the imaging drive timing of the imaging device shown in FIG. A horizontal blanking period starts with the horizontal blanking signal HBLK, and at time 1. A vertical address DVA is applied to the decoder drive circuit 30.
これにより、φ８が順次指定の垂直アドレス線１０■に
、φ、が他の垂直アドレス線１０Ｖに印加される。時刻
ｔ１でφ、がＬレベルになると、連係する光電変換セル
ＩＯＣのＰＥ７３６は全てオフになるので、指定の垂直
アドレス線１０■に接続する光電変換セルＩＯＣの信号
のみが信号続出線１０Ｓに読み出される。（、〜ｔ２間
ではクランプ・パルスφ。がＨであり、サンプル・ホー
ルド・パルスφ、ＨがＨになっているので、ライン・メ
モリ１６のコンデンサ１６Ｍは基準電位■、にリセット
される。クランプ用ＦＢＴ１４Ｔはｔ、で開放される。As a result, φ8 is sequentially applied to the designated vertical address line 10■, and φ is applied to the other vertical address line 10V. When φ becomes L level at time t1, all PE736 of the associated photoelectric conversion cell IOC are turned off, so only the signal of the photoelectric conversion cell IOC connected to the specified vertical address line 10■ is read out to the signal succession line 10S. It will be done. (During the period between , and t2, the clamp pulse φ, is H, and the sample-and-hold pulse φ, H is H, so the capacitor 16M of the line memory 16 is reset to the reference potential ■, clamp. The FBT 14T is opened at t.
Ｌ４〜Ｌ３間でクロックφ、がＨになるとコンデンサ３
８はプリチャージされるが、その際、結合コンデンサ３
２に現れる電圧は光電変換セルＩＯＣにおける光励起電
圧による電荷量に比例した電圧になる。結合コンデンサ
３２のこの電圧は、ｔ６〜ｔ。When clock φ becomes H between L4 and L3, capacitor 3
8 is precharged, but at that time, the coupling capacitor 3
The voltage appearing at 2 is proportional to the amount of charge caused by the photoexcitation voltage in the photoelectric conversion cell IOC. This voltage on the coupling capacitor 32 is from t6 to t.
でφＳＨをＨにすることによって、コンデンサ１６Ｍに
転送され、記憶される。By setting φSH to H, the signal is transferred to the capacitor 16M and stored.
ｔ、〜Ｌ、では、蓄積時間制御のためのリセット動作を
行っている。リセットする垂直ライン・アドレスをｔ、
に指定し、ｔ、。〜ｔｌ＋で指定ラインの電荷をリセッ
トする。リセット動作から次にそのラインの信号を読み
出すまでの時間が、電荷蓄積時間になる。時刻ｔ１３以
後に水平シフト・レジスタ２０をシフト・パルスφ、で
駆動することにより、コンデンサ１６Ｍの記憶信号が順
次、出力信号線１８上に転送され、バッファ２４を介し
て出力端子２６に出力される。At t, to L, a reset operation for storage time control is performed. The vertical line address to be reset is t,
Specify t, . ~tl+ resets the charge of the designated line. The time from the reset operation until the next signal on that line is read is the charge accumulation time. By driving the horizontal shift register 20 with a shift pulse φ after time t13, the signals stored in the capacitor 16M are sequentially transferred onto the output signal line 18 and output to the output terminal 26 via the buffer 24. .
他方、最近、電子スチル・カメラが商用化されるにいた
り、そのカメラ部にも、上記ＦＧＡ型エリア・センサの
ような撮像装置が使われるようになってきた。電子スチ
ル・カメラでは、記録画像の画質を高めるために、画像
信号のフレーム記録が可能であるが、上記の如き撮像装
置の出力を奇フィールド及び偶フィールドとして磁気デ
ィスクに記録する場合には、奇フィールドの光電変換時
点と偶フィールドの光電変換時点とが１／６０秒ずれて
いるので、動く被写体の場合には、画像がフィールド毎
にぶれてしまい、結局、良好なフレーム画が得られない
。On the other hand, recently, as electronic still cameras have been commercialized, imaging devices such as the above-mentioned FGA type area sensor have come to be used in the camera section as well. Electronic still cameras are capable of frame recording of image signals in order to improve the quality of recorded images; Since the photoelectric conversion time point of a field and the photoelectric conversion time point of an even field are shifted by 1/60 seconds, in the case of a moving subject, the image will be blurred from field to field, and a good frame image cannot be obtained after all.
そこで本発明は、動きのある被写体に対してもブレの少
ないフレーム静止画を得ることのできる撮像装置を提示
することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an imaging device that can obtain frame still images with less blur even for moving subjects.
本発明に係る撮像装置は、光電変換部の光電変換信号を
ライン単位に一旦メモリ手段に転送し、当該メモリ手段
の記憶信号を順次、出力信号線に転送する撮像装置であ
って、当該メモリ手段が、当該光電変換部の全光電変換
信号を記憶可能なフレーム・メモリであることを特徴と
する。An imaging device according to the present invention is an imaging device that once transfers a photoelectric conversion signal of a photoelectric conversion section to a memory means line by line, and sequentially transfers the stored signal of the memory means to an output signal line, the memory means is characterized in that it is a frame memory capable of storing all photoelectric conversion signals of the photoelectric conversion section.
上記メモリ手段がフレーム・メモリであり、光電変換部
の光電変換信号を全部、−旦当該フレーム・メモリに格
納することにより、奇フィールドと偶フィールドとで、
逼影時刻差が実質的には生じないようにできる。従って
、動きのある被写体に対しても、ブレの少ないフレーム
静止画を得ることができる。The memory means is a frame memory, and by storing all the photoelectric conversion signals of the photoelectric conversion section in the frame memory, the odd field and even field are
It is possible to substantially prevent the shadow time difference from occurring. Therefore, even for a moving subject, a still frame image with less blur can be obtained.
以下、図面を参照して本発明の詳細な説明する。 Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例の構成ブロック図を示す。第
２図と同じ構成要素には同じ符号を付しである。１５は
１フレ一ム分の記憶容量を持つフレーム・メモリであり
、第２図のライン・メモリ１６に代わるものである。１
５Ｔはクランプ回路１４の出力をフレーム・メモリ１５
に読み込むためのスイッチング用ＦＥＴ、１５Ｍはメモ
リ用コンデンサ、１５Ｎはメモリ用コンデンサ１５Ｍの
書込及び続出用ＦＥＴである。メモリ用コンデンサ１５
Ｍは光電変換部１０の光電変換セルに対応して配備され
ており、垂直シフト・レジスタ１５Ｓが書込又は読出を
行うコンデンサ１５Ｍを指定する。FIG. 1 shows a block diagram of an embodiment of the present invention. The same components as in FIG. 2 are given the same reference numerals. Reference numeral 15 denotes a frame memory having a storage capacity for one frame, which replaces the line memory 16 in FIG. 1
5T stores the output of the clamp circuit 14 in the frame memory 15.
15M is a memory capacitor, and 15N is a FET for writing and continuous output of the memory capacitor 15M. Memory capacitor 15
M is provided corresponding to the photoelectric conversion cell of the photoelectric conversion unit 10, and designates the capacitor 15M to which the vertical shift register 15S performs writing or reading.
５ＴＡＴＶは垂直シフト・レジスタ１５Ｓを起動する起
動パルス、φ７は垂直シフト・レジスタ１５Ｖに対する
シフト・パルスである。フレーム・メモリ１６及びクラ
ンプ回路１４の部分は外光から遮蔽されている。5TATV is a starting pulse for starting the vertical shift register 15S, and φ7 is a shift pulse for the vertical shift register 15V. The frame memory 16 and clamp circuit 14 portions are shielded from external light.
第１図の撮像装置では、電源立ち上げ時に５ＴＡＴＶパ
ルスを垂直シフト・レジスタ１５Ｓに印加し、その後、
クロックφ９を印加しなければ、フレーム・メモリ１５
の第１行のみが有効に作用する状態になる。つまり、フ
レーム・メモリ１５はライン・メモリ１６として機能す
る。この状態では、光電変換部１０からの行単位の光電
変換信号はクランプ回路１４を介して当該フレーム・メ
モリ１６ （の第１行のメモリ・セル）に−時記憶され
、水平シフト・レジスタ２０の作用下に、水平続出線１
８上に順次読み出される。本明細書では、この動作をム
ービー・モードと呼ぶ。In the image pickup device shown in FIG. 1, 5 TATV pulses are applied to the vertical shift register 15S at power-up, and then,
If clock φ9 is not applied, frame memory 15
Only the first line of is in a state where it is effective. In other words, frame memory 15 functions as line memory 16. In this state, the photoelectric conversion signal in units of rows from the photoelectric conversion unit 10 is stored in the frame memory 16 (memory cell of the first row) via the clamp circuit 14, and is stored in the horizontal shift register 20. Under the action, horizontal continuous line 1
8 are sequentially read out. This operation is referred to herein as movie mode.
第６図は上述のフレーム静止画記録を行う場合の奇フイ
ールド信号及び偶フイールド信号を得る動作のシーケン
スを示す。先ず、光電変換セル１０Ｃの電荷をクリアす
るクリア走査が先行して開始される。クリアの終わった
ラインの光電変換セルＩＯＣでは入射光量に基づく電荷
の蓄積が開始され、所定の蓄積時間が経過すると、メモ
リ走査が開始される。このメモリ走査では、全光電変換
セル１０Ｃの蓄積電荷がフレーム・メモリ１５に転送さ
れ、そして、フレーム・メモリ１６−から奇フィールド
の続出走査、続いて偶フィールドの続出走査が行われる
。この動作モードでは、各行の蓄積時刻が連続的に変化
し、従来例のように行毎に１７６０秒の蓄積時刻差が生
じないので、動きのある被写体についても、ブレの無い
静止画像を得ることができる。この動作モードをスチル
・モードと呼ぶ。FIG. 6 shows the sequence of operations for obtaining odd field signals and even field signals when performing the above-described frame still image recording. First, a clear scan for clearing the charge of the photoelectric conversion cell 10C is started in advance. In the photoelectric conversion cell IOC of the cleared line, charge accumulation based on the amount of incident light is started, and when a predetermined accumulation time has elapsed, memory scanning is started. In this memory scanning, the accumulated charges of all the photoelectric conversion cells 10C are transferred to the frame memory 15, and from the frame memory 16- successive scanning of odd fields is performed, followed by successive scanning of even fields. In this operation mode, the accumulation time of each row changes continuously, and there is no accumulation time difference of 1760 seconds between rows as in the conventional example, so it is possible to obtain still images without blur even for moving subjects. Can be done. This operating mode is called still mode.
第７Ａ図はクリア走査における第１図の撮像素子の駆動
タイミングを示す。クリア・パルスφＣをＨにしておき
、クリアするラインのアドレスを垂直アドレスＤｖＡに
セットし、φＨをＨにすることによって、指定ラインの
全光電変換セルＩＯＣの電荷がクリアされる。FIG. 7A shows the drive timing of the image sensor of FIG. 1 during clear scanning. By setting the clear pulse φC to H, setting the address of the line to be cleared to the vertical address DvA, and setting φH to H, the charges in all photoelectric conversion cells IOC on the designated line are cleared.
第７Ｂ図はメモリ走査開始付近での第１図の撮像素子の
駆動タイミングを示す。なお、図示時点では未だクリア
走査が完了していないので、クリア走査とメモリ走査が
交互して行われる。ｔｔにＳＴＡＴＶパルスを印加する
と、垂直シフト・レジスタ１５Ｓは、フレーム・メモリ
１５は第１行を指す値にリセットされ、垂直アドレス・
ライン１５Ａにより第１行目のスイッチ・トランジスタ
１５Ｎが閉成される。これにより、ｔ４〜ｔ３間で、光
電変換部１０の第１行目の光電変換セルＩＯＣの蓄積電
荷が、フレーム・メモリ１５の第１行目のコンデンサ１
５Ｍに転送される。ｔ、以後、ａ７．！ ラインのクリ
アを行っている間に、垂直シフト・レジスタ１５Ｓに駆
動クロックφ９を印加し、垂直シフト・レジスタ１５Ｓ
をシフトさせる。これにより、フレーム・メモリ１５の
第２行目のスイッチ・トランジスタ１５Ｎがオンになり
、光電変換部１０の第２行目のセル１０Ｃの信号がフレ
ーム・メモリ１５の第２行目のコンデンサ１５Ｍに転送
される。このような動作を順次行うことにより、クリア
走査とメモリ走査を交互に行う。FIG. 7B shows the driving timing of the image sensor of FIG. 1 near the start of memory scanning. Note that at the time shown in the figure, the clear scan has not yet been completed, so the clear scan and memory scan are performed alternately. When a STATV pulse is applied to tt, the vertical shift register 15S resets the frame memory 15 to the value pointing to the first row and sets the vertical address.
Line 15A closes the first row of switch transistors 15N. As a result, between t4 and t3, the accumulated charge in the photoelectric conversion cell IOC in the first row of the photoelectric conversion unit 10 is transferred to the capacitor 1 in the first row in the frame memory 15.
Transferred to 5M. t, hereafter a7. ! While clearing the line, a driving clock φ9 is applied to the vertical shift register 15S, and the vertical shift register 15S
shift. As a result, the switch transistor 15N in the second row of the frame memory 15 is turned on, and the signal from the cell 10C in the second row of the photoelectric conversion section 10 is transferred to the capacitor 15M in the second row of the frame memory 15. be transferred. By sequentially performing such operations, clear scanning and memory scanning are performed alternately.
第７Ｃ図は、クリア走査が終了し、メモリ走査のみを状
態での駆動タイミングを示す。各ラインの蓄積時間を一
定に保つために、メモリ走査の走査速度は、クリア走査
の走査速度と等しくなっている。ｔ、でメモリ走査は終
了する。FIG. 7C shows the driving timing in a state where only memory scanning is performed after clear scanning has been completed. In order to keep the accumulation time of each line constant, the scan speed of the memory scan is equal to the scan speed of the clear scan. The memory scan ends at t.
第７Ｄ図は奇（ＯＤＤ）フィールドの続出走査タイミン
グを示す。５ＴＡＴＶパルスの印加により、垂直シフト
・レジスタ１５Ｓがリセットされ、フレーム・メモリ１
５の第１行目のコンデンサ１５Ｍの信号が続出可能にな
り、５ＴＡＴＨパルス及び駆動パルスφ、を水平読出シ
フト・レジスタ２０に印加することにより、出力端子２
６から順次出力される。次に垂直シフト・レジスタ１５
Ｓに駆動パルスφ、を２個印加し、フレーム・メモリ１
５の第３行目の記憶値を続出可能にし、水平続出シフト
・レジスタ２０により順次読み出す。このようにして、
フレーム・メモリ１５の奇数行目の記憶値が読み出され
、出力端子２６から出力される。FIG. 7D shows successive scan timing for odd (ODD) fields. Application of the 5TATV pulse resets the vertical shift register 15S, and the frame memory 1
The signal from the capacitor 15M in the first row of 5 can be output one after another, and by applying the 5TATH pulse and the drive pulse φ to the horizontal readout shift register 20, the signal from the capacitor 15M in the first row of the output terminal 2
It is output sequentially from 6 onwards. Next, vertical shift register 15
Apply two driving pulses φ to S, frame memory 1
The stored value in the third row of No. 5 can be successively read out by the horizontal successive shift register 20. In this way,
The values stored in the odd rows of the frame memory 15 are read out and output from the output terminal 26.
第７Ｅ図は偶（ＥＶＥＮ）フィールドの続出の走査タイ
ミングを示す。５ＴＡＴＶパルスにより垂直シフト・レ
ジスタ１５Ｓをリセットした後に、φ９を１個印加して
、フレーム・メモリ１５の第２行目の記憶値をアドレス
するようにする。その状態で、５ＴＡＴＩ（パルス及び
駆動パルスφ、を水平読出シフト・レジスタ２０に印加
し、水平方向に順次続出走査し、出力端子２６から順次
出力する。次に、垂直シフト・レジスタ１５３に駆動パ
ルスφ９を２個印加し、フレーム・メモリ１５の第４行
目の記憶値を続出可能にし、水平続出シフト・レジスタ
２０により順次読み出す。このようにして、フレーム・
メモリ１５の偶数行目の記憶値が読み出され、出力端子
２６から出力される。FIG. 7E shows the scan timing for successive even fields. After resetting the vertical shift register 15S with 5TATV pulses, one φ9 is applied to address the stored value in the second row of the frame memory 15. In this state, 5TATI (pulse and drive pulse φ) are applied to the horizontal readout shift register 20, sequentially scanned in the horizontal direction, and sequentially outputted from the output terminal 26. Next, the drive pulse is applied to the vertical shift register 153. Two φ9 pulses are applied to make it possible to successively read out the stored value in the fourth row of the frame memory 15, and the horizontal successive shift register 20 sequentially reads it out.
The stored values in even-numbered rows of the memory 15 are read out and output from the output terminal 26.
この奇フィールド及び偶フィールドの続出走査の間、φ
、ＨをＬにしておくことにより、光電変換部ｌＯとフレ
ーム・メモリ１５とは信号的に切り離されており、従っ
てフレーム・メモリ１５の記憶信号は光電変換部１０へ
の入射光の影響を受けない、また、バッファ２４は高入
力インピーダンスであるので、フレーム・メモリ１５か
らは非破壊的に何回でも読出しを行える。During this successive scanning of odd and even fields, φ
, H are set to L, the photoelectric conversion unit lO and the frame memory 15 are separated in terms of signals, so that the stored signal in the frame memory 15 is not affected by the light incident on the photoelectric conversion unit 10. Also, since the buffer 24 has a high input impedance, it can be read from the frame memory 15 any number of times in a non-destructive manner.
第８図は第１図の機能を有する固体撮像素子を用いた画
像記録装置の構成ブロック図を示す、１１０は盪影レン
ズ、１１２は絞り、１１３は測光センサ、１１４は第１
図の固体撮像素子、１１６は撮像素子１１４の出力をビ
デオ信号に変換するためのビデオ信号処理回路、１１８
はモニタ回路、１２０は映像モニタ装置、１２２はＰＭ
変調回路、１２４は記録アンプ、１２６は奇フイールド
用スイッチ１２６Ａと偶フイールド用スイッチ１２６Ｂ
の２系統の信号路を具備する記録ゲート回路、１２８は
奇フィールドの記録トラックに信号を記録する磁気ヘッ
ド、１３０は偶フィールドの記録トランクに信号を記録
する磁気ヘッド、１３２は画像記録媒体としての磁気シ
ート、１３４は磁気シート１３２を回転させるモータ、
１３６はモータ１３４を制御するモータ駆動回路、１３
８はシステム全体を制御するシステム制御回路、１４０
は電源スィッチを兼用するスイッチ、１４２は記録を指
示する記録スイッチ、１４４は電源回路、１４６はシス
テムの各部に必要なりロック信号を供給するクロック発
生回路、１４８は撮像素子１２４を駆動する駆動回路、
１５０は絞り１１２を駆動する絞り駆動回路である。シ
ャツ−・レリーズの第１ストロークでスイッチ１４０が
閉成し、第２ストロークでスイッチ１４２が閉成するよ
うになっている。１５２はモータ１３４の回転が安定し
たことを示すモータ・サーボ・ロック信号である。FIG. 8 shows a configuration block diagram of an image recording device using a solid-state image sensor having the functions shown in FIG.
The solid-state image sensor shown in the figure, 116 is a video signal processing circuit for converting the output of the image sensor 114 into a video signal, 118
is a monitor circuit, 120 is a video monitor device, 122 is a PM
A modulation circuit, 124 a recording amplifier, 126 an odd field switch 126A and an even field switch 126B.
128 is a magnetic head for recording signals on odd field recording tracks; 130 is a magnetic head for recording signals on even field recording trunks; 132 is a magnetic head for recording signals as an image recording medium; a magnetic sheet; 134 is a motor that rotates the magnetic sheet 132;
136 is a motor drive circuit that controls the motor 134;
8 is a system control circuit that controls the entire system; 140
142 is a switch that also serves as a power switch; 142 is a recording switch that instructs recording; 144 is a power supply circuit; 146 is a clock generation circuit that is necessary for each part of the system and supplies a lock signal; 148 is a drive circuit that drives the image sensor 124;
150 is an aperture drive circuit that drives the aperture 112. The first stroke of the shirt release closes the switch 140, and the second stroke closes the switch 142. 152 is a motor servo lock signal indicating that the rotation of the motor 134 has become stable.
第９図は第８図の動作タイミングを示す。この実施例で
は、モータ１３４の回転の安定を待たずにシャフタ・レ
リーズ（より具体的には、スイッチ１４２を閉成）でき
る。シャッター・レリーズにより時刻【。でスイッチ１
４０が閉成されると、システムに電源が供給され、撮像
素子１１４の駆動が開始される０時刻ｔ、でスイッチ１
４２が閉成されるまでは、撮像素子１１４はムービー・
モードで駆動され、映像モニタ１２０には撮影画像が表
示されると共に、測光センサ１１３により測光が行われ
る。時刻ｔ、でスイッチ１４２が閉成されると、その時
点で測光値に基づき絞り値及び撮像素子１１４の電荷蓄
積時間が固定され、撮像素子１１４の駆動はスチル・モ
ードに切り換わる。クリア走査及びメモリ走査が完了し
た時点でモータ１３６の回転が安定していない場合、φ
、ＨはＬのままであり、フレーム・メモリ１６の読出走
査は行われず、待機状態になる。モータ１３６の回転が
安定し、モータ・サーボ・ロック信号１５２がＨになる
と（時刻ｔ、）、奇フィールドの続出走査が行われると
同時に、ゲート・スイッチ１２６Ａが閉成され、磁気シ
ート１３２に信号が記録される。続いてｔ４〜ｔ、に偶
フィールドの続出走査が行われ、これと同時にゲート・
スイッチ１２６Ｂが閉成されて磁気シート１３２に信号
が記録される。FIG. 9 shows the operation timing of FIG. 8. In this embodiment, the shutter can be released (more specifically, the switch 142 can be closed) without waiting for the rotation of the motor 134 to stabilize. The time is determined by the shutter release. and switch 1
When switch 40 is closed, power is supplied to the system and switch 1 is turned off at time t, at which point the image sensor 114 starts to be driven.
Until 42 is closed, the image sensor 114 is
mode, a photographed image is displayed on the video monitor 120, and the photometry sensor 113 performs photometry. When the switch 142 is closed at time t, the aperture value and the charge accumulation time of the image sensor 114 are fixed based on the photometric value at that time, and the drive of the image sensor 114 is switched to still mode. If the rotation of the motor 136 is not stable when the clear scan and memory scan are completed, φ
, H remain at L, read scanning of the frame memory 16 is not performed, and the frame memory 16 enters a standby state. When the rotation of the motor 136 becomes stable and the motor servo lock signal 152 becomes H (time t), the gate switch 126A is closed and a signal is sent to the magnetic sheet 132 at the same time as successive odd field scanning is performed. is recorded. Subsequently, consecutive even field scanning is performed from t4 to t, and at the same time, the gate
Switch 126B is closed and a signal is recorded on magnetic sheet 132.
この実施例では、クリア走査及びメモリ走査をインター
レースで行っているので、奇フィールドと偶フィールド
とで隣合うライン間でも、ｌ／６０秒の時刻ズレは発生
しない。即ち、撮像素子１１４における電荷蓄積時刻が
、垂直方向に連続的にわずかづつずれていき、スチル・
カメラにおける縦走りのフォーカル・ブレーン・シャッ
タと同様の動作を実現できる。従って、動きのある被写
体に対してもプレの無いフレーム静止画像を得ることが
できる。また、撮影した静止画像は遮光されたフレーム
・メモリ１５に記憶され、光電変換部１０とは信号的に
絶縁されているので、モータ１３４の回転の安定を待た
ずに、逼りたい画像を撮影でき、レリーズのタイムラグ
を短縮できる。更には、光電変換部１０のクリア走査と
メモリ走査の速度は、従来例と異なり、ｌ水子期間に１
ライン・シフトする必要はなく、■ライン当たり５μｓ
程度にまで速めることができ、フォーカル・プレーン・
シャフタの走行時間に相当する時間は、５μ５Ｘ５００
ライン＝２．５ｍｓ程度であり、機械シャッタと同等又
はそれ以下になっている。従って、動きのある被写体の
変形を機械シャッタの場合と同程度又はそれ以下にする
ことができる。In this embodiment, since clear scanning and memory scanning are performed in an interlaced manner, a time lag of 1/60 seconds does not occur even between adjacent lines in odd and even fields. That is, the charge accumulation time in the image sensor 114 is continuously shifted slightly in the vertical direction, resulting in a still image.
It can achieve the same operation as a vertically running focal brain shutter in a camera. Therefore, it is possible to obtain a frame still image without any blur even for a moving subject. In addition, the photographed still image is stored in the light-shielded frame memory 15 and is signal-insulated from the photoelectric converter 10, so you can capture the image you want without waiting for the rotation of the motor 134 to stabilize. This reduces the release time lag. Furthermore, unlike the conventional example, the speed of clear scanning and memory scanning of the photoelectric conversion unit 10 is 1 per water period.
No need to shift lines, 5μs per line
The focal plane
The time equivalent to the running time of the shafter is 5μ5×500
The line time is approximately 2.5 ms, which is equivalent to or less than that of a mechanical shutter. Therefore, the deformation of a moving subject can be reduced to the same degree or less than in the case of a mechanical shutter.
第１０図はカラー化した場合の本発明の一実施例の構成
ブロック図を示す。本実施例では、各光電変換セルＩＯ
Ｃが１水平ライン毎に空間的に１８００位相をずらせた
、所謂補間配置になっており、各光電変換セルＩＯＣに
は第１１図ここ示すようにカラー・フィルタが配置され
ている。Ｒが赤フィルタ、Ｇが緑フィルタ、Ｂが青フィ
ルタである。フレーム・メモリ１５のメモリ用コンデン
サ１５Ｍも光電変換セルＩＯＣの補間配置に対応して配
置されている。１５Ｂは垂直シフト・レジスタ１５Ｓの
出力を、奇フィールド（０）又は偶フィールド（Ｅ）走
査に応じて切り換えるためのインターレース回路である
。奇フィールドを選択するときには、インターレース回
路１５Ｂの制御端子Ｅ１０にＬを入力し、偶フィールド
を選択するときにはＨを入力する。なお、この実施例で
は、垂直シフト・レジスタ１５３は第１図の場合に較べ
、半分の段数でよい。FIG. 10 shows a block diagram of an embodiment of the present invention in color. In this example, each photoelectric conversion cell IO
C has a so-called interpolation arrangement in which the phase is spatially shifted by 1800 for each horizontal line, and a color filter is arranged in each photoelectric conversion cell IOC as shown in FIG. R is a red filter, G is a green filter, and B is a blue filter. The memory capacitor 15M of the frame memory 15 is also arranged corresponding to the interpolated arrangement of the photoelectric conversion cells IOC. 15B is an interlace circuit for switching the output of the vertical shift register 15S according to odd field (0) or even field (E) scanning. When selecting an odd field, L is input to the control terminal E10 of the interlacing circuit 15B, and when selecting an even field, H is input. In this embodiment, the vertical shift register 153 may have half the number of stages as compared to the case of FIG.
また、各色の光電変換信号を読み出すために、３系統の
回路を具備し、１８Ｒ，１８Ｇ、１８Ｂは、フレーム・
メモリ１５０指定行の記憶値を順番に読み出す出力信号
線であり、それぞれＲ信号用、Ｇ信号用、Ｂ信号用であ
る。２ＯＲ，２０Ｇ。In addition, in order to read out the photoelectric conversion signals of each color, it is equipped with three circuits, 18R, 18G, and 18B are frame
These are output signal lines for sequentially reading out the stored values of designated rows of the memory 150, and are for R, G, and B signals, respectively. 2OR, 20G.
２０Ｂはそれぞれ、フレーム・メモリ１５から読み出す
べき記憶値を指定する水平続出用のシフト・レジスタ、
２３は、当８亥シフト・レジスタ２０Ｒ，２０Ｇ、２０
Ｂの出力により開閉されるスイフチ、２４Ｒ，２４Ｇ、
２４Ｂは出力バノファ、２６Ａ、２６Ｂ、２６Ｃは出力
端子である。５ＴＡＴＨはシフト・レジスタ２０Ｒ，２
０Ｇ、２０Ｂを起動する起動パルス、φＳＡ、 φｓ
ａ、 φｓｃは、シフト・レジスタ２０Ｒ，２０Ｇ、
２０Ｂに対するシフト・パルスである。20B are horizontal successive shift registers that specify stored values to be read from the frame memory 15;
23 is the eight shift registers 20R, 20G, 20
Swifts opened and closed by the output of B, 24R, 24G,
24B is an output vanofer, and 26A, 26B, and 26C are output terminals. 5TATH is shift register 20R,2
Starting pulse to start 0G, 20B, φSA, φs
a, φsc are shift registers 20R, 20G,
Shift pulse for 20B.
２９は光電変換部１０の垂直アドレス線１０■の、隣接
する２本を同時に起動するアドレス・デコーダ、３１は
、垂直アドレス・データＤｖ＾に従い、アドレス・デコ
ーダ２９が起動する垂直アドレス線を措定するデコーダ
駆動回路である。垂直アドレス・データＩ）ｖａは例え
ば９ビツトであり、その先頭ビットで奇フィールドか偶
フィールドかを指定し、残りの８ビツトで垂直アドレス
を指定する。アドレス・デコーダ２９ば、詳細は後述す
るが、デコーダ駆動回路３０からの偶／奇信号と上記垂
直アドレスとによって決定される２本の垂直アドレス線
１０Ｖに読出クロックをφイを印加し、他の垂直アドレ
ス線１０Ｖにクロックφ１を印加する。例えば、奇フィ
ールドでは第１行目と第２行目、第３行目と第４行目、
というように、また偶フィールドでは、第２行目と第３
行目、第４行目と第５行目、というように、それぞれ２
本の垂直アドレス線１０Ｖに同時に続出クロックを印加
する。29 is an address decoder that simultaneously activates two adjacent vertical address lines 10■ of the photoelectric conversion unit 10, and 31 is a vertical address line that is activated by the address decoder 29 according to the vertical address data Dv^. This is a decoder drive circuit. The vertical address data I) va is, for example, 9 bits, the first bit of which specifies whether it is an odd field or an even field, and the remaining 8 bits specify the vertical address. The address decoder 29 applies a read clock φi to the two vertical address lines 10V determined by the even/odd signal from the decoder drive circuit 30 and the vertical address, and the other Clock φ1 is applied to the vertical address line 10V. For example, in an odd field, the first and second rows, the third and fourth rows,
And so on, in even fields, the second and third rows
row, 4th row, 5th row, and so on, each with 2
At the same time, successive clocks are applied to the 10V vertical address lines.
なお、インターレース回路１５Ｂは、奇フィールド及び
偶フィールドでのアドレス・デコーダ２９と同様に、２
本の垂直アドレス線１５Ａを同時に起動する。Note that the interlacing circuit 15B has two
The book's vertical address lines 15A are activated at the same time.
第１２図は第１０図の撮像素子をスチル・モードで駆動
する際のシーケンスを示す。上述の如く、光電変換セル
ＩＯＣは隣接する２行が同時にアドレスされるので、ク
リア走査及びメモリ走査も２行ずつ行われる。第１２図
の例では、奇フィールドのモードでクリア走査及びメモ
リ走査が行われている。クリア走査及びメモリ走査は２
行ずつ行われるので、第６図の場合と比較して１／２の
時間で終了する。メモリ走査終了後、フレーム・メモイ
１５の読出走査を行い、奇フィールド及び偶フィールド
の順に読み出す。FIG. 12 shows a sequence when driving the image sensor shown in FIG. 10 in still mode. As described above, since two adjacent rows of the photoelectric conversion cells IOC are addressed at the same time, clear scanning and memory scanning are also performed two rows at a time. In the example shown in FIG. 12, clear scanning and memory scanning are performed in odd field mode. Clear scan and memory scan are 2
Since the process is performed line by line, it can be completed in 1/2 the time compared to the case shown in FIG. After the memory scan is completed, the frame memory 15 is read out and scanned, and the odd field and even field are read out in this order.
第１３Ａ図は、クリア走査開始付近の駆動タイミングを
示す。隣接する２行が同時にクリアされること以外は、
第７Ａ図と同様である。アドレスＤＭＡのライン番号に
付加した（０）は、奇フィールドのモードであることを
示す。FIG. 13A shows the drive timing near the start of clear scanning. Except that two adjacent lines are cleared at the same time.
It is similar to FIG. 7A. The (0) added to the line number of address DMA indicates odd field mode.
第１３Ｂ図はメモリ走査の開始付近及びクリア走査の終
了付近の駆動タイミングを示す。フレーム・メモリ１５
の走査を奇モードで行うために、インターレース回路１
５Ｂの制御端子Ｅ１０にＬをセットする。メモリ走査も
２行ずつが同時に行われる。第１３Ｃ図はメモリ走査終
了付近の駆動タイミングを示し、第１３Ｄ図は奇フィー
ルドのフレーム・メモリ１５の読出走査における駆動タ
イミングを示す。第１３Ｄ図で、フレーム・メモリ１５
の１行目と２行目、３行目と４行目、というように２行
ずつがＲ，Ｇ、Ｂに対応する３出力に振り分けて出力さ
れる。φ９は１水平走査期間に１個印加される点が、第
７Ｄ図とは異なる。また、インターレース回路１５Ｂの
制御端子Ｅ１０にはＬがセットされている。FIG. 13B shows drive timing near the start of memory scanning and near the end of clear scanning. Frame memory 15
In order to perform scanning in odd mode, interlacing circuit 1
Set L to the control terminal E10 of 5B. Memory scanning is also performed two rows at a time. FIG. 13C shows the driving timing near the end of memory scanning, and FIG. 13D shows the driving timing in reading scanning of the frame memory 15 in an odd field. In Figure 13D, frame memory 15
Two lines each, such as the first and second lines, the third and fourth lines, are distributed to three outputs corresponding to R, G, and B and output. This differs from FIG. 7D in that φ9 is applied once per horizontal scanning period. Furthermore, L is set to the control terminal E10 of the interlace circuit 15B.
第１３Ｅ図は偶フィールドのフレーム・メモリ１５の読
出走査における駆動タイミングを示す。インターレース
回路１５Ｂの制？１１端子Ｅ１０にはＨがセットされ、
２行目と３行目、４行目と５行目、というように２行の
信号が読み出される。FIG. 13E shows the drive timing in read scanning of the frame memory 15 for even fields. Control of interlace circuit 15B? 11 terminal E10 is set to H,
Two rows of signals are read out, such as the second and third rows, the fourth and fifth rows, and so on.
第１４図は水平走査タイミングの開始付近のタイミング
図である。シフト・レジスタ２ＯＲ，２０Ｇ、２０Ｂに
始動パルス５ＴＡＴＨが印加された後、シフト・パルス
φ口、φ８Ｍ、φ、Ｃが１２０６位相をずらして各シフ
ト・レジスタ２０Ｒ，２０Ｇ、２０Ｂに印加される。こ
れによりＦＥＴ２３は１／３デユーテイ・サイクルで閉
成状態になる。今ｎ行目と（ｒ＋＋１）行目が読み出さ
れているとし、ｎ行目のｍ列目の出力を（ｎ、ｍ）で表
現すると、２ライン分の信号は、第１４図のタイミング
で出力端子２６Ａ。FIG. 14 is a timing diagram near the start of horizontal scanning timing. After the starting pulse 5TATH is applied to the shift registers 2OR, 20G, and 20B, shift pulses φ, φ8M, φ, and C are applied to each of the shift registers 20R, 20G, and 20B with a 1206 phase shift. This causes FET 23 to be closed at 1/3 duty cycle. Assuming that the n-th and (r++1) rows are being read now, and the output of the n-th row and m-column is expressed as (n, m), the signals for two lines will be generated at the timing shown in Figure 14. Output terminal 26A.
２６Ｂ、２６Ｃ（電圧Ｖｏ＋、 Ｖｏｚ、ＶＯ３）に分
けられる。尚、ｖｏい■。２及びＶ（１１を加算すると
、補間画素配列によりＩラインの倍の水平解像度を持つ
広帯域の輝度信号を取り出すことができる。It is divided into 26B and 26C (voltage Vo+, Voz, VO3). In addition, voi ■. By adding 2 and V(11), it is possible to extract a wideband luminance signal with twice the horizontal resolution of the I-line due to the interpolation pixel arrangement.
第１５図は輝度信号における走査順序を示す、フレ−ム
・メモリ１５の記憶情報が非破壊であることを利用して
、奇フィールド及び偶フイールド共に、全画素情報を用
いて広帯域の輝度信号を形成できる。FIG. 15 shows the scanning order in the luminance signal. Taking advantage of the fact that the stored information in the frame memory 15 is non-destructive, a wide band luminance signal is generated using all pixel information in both the odd field and even field. Can be formed.
また、静止画を記録する場合、片方のフィールドだけを
記録するフィールド記録では、隣接する２行の信号を撮
像素子内で加算して記録する例が多く、両フィールドを
記録するフレーム記録とは感度が異なっていた。従って
、従来はフィールド記録とフレーム記録とでは測光の際
のゲインを変更しなければならなかったが、本実施例で
は、どちらでも感度が等しくなっているので、そのよう
な変更操作は不要である。Furthermore, when recording still images, field recording, in which only one field is recorded, is often recorded by adding the signals of two adjacent lines within the image sensor, whereas frame recording, in which both fields are recorded, is were different. Therefore, in the past, it was necessary to change the gain during photometry between field recording and frame recording, but in this example, the sensitivity is the same for both, so such a change operation is not necessary. .
次に第１０図の撮像素子をムービー・モードで駆動する
場合を説明する。電源投入後に、垂直シフト・レジスタ
１５３に始動パルス５ＴＡＴＶを印加してリセットする
。これによりフレーム・メモリ１５の１行目と２行目が
アドレスされる。フレーム・メモリ１５をライン・メモ
リとして機能させるために、駆動クロックφ７は印加し
ない。また、インターレース回路１５Ｂの制御単位Ｅ１
０にＬをセットすれば、１行目と２行目でライン・メモ
リを構成し、Ｈをセントすれば２行目と３行目でライン
・メモリを構成することになる。どちらでも動作は同じ
である。この状態で第５図と同様に動作させることによ
り、ムービー・モードでの動作になる。但し続出ライン
・アドレスＤＶＡの設定をフィールド毎に切り換えるこ
とにより、フィールド毎に１行ずれた２行の信号が同時
に読み出され、インターレース画像を得ることができる
。Next, a case will be described in which the image sensor shown in FIG. 10 is driven in movie mode. After power is turned on, a starting pulse 5TATV is applied to the vertical shift register 153 to reset it. This causes the first and second rows of frame memory 15 to be addressed. In order to make the frame memory 15 function as a line memory, the drive clock φ7 is not applied. In addition, the control unit E1 of the interlace circuit 15B
If L is set to 0, the first and second lines will form a line memory, and if H is set, the second and third lines will form a line memory. The operation is the same either way. By operating in the same manner as shown in FIG. 5 in this state, the operation becomes movie mode. However, by switching the setting of the successive line address DVA on a field-by-field basis, two lines of signals shifted by one line are simultaneously read out on a field-by-field basis, making it possible to obtain an interlaced image.
本実施例によれば、比較的少ない画素数、例えば水平６
００、垂直５００画素程度の撮像素子で、水平４８０
ＴＶ本、垂直３５０本程度の高解像度のフレーム静止画
を得ることができる。また、フィールド記録とフレーム
記録とで同じ感度でよいので、測光系のゲインを切り換
える必要が無くなり、回路構成を簡単化できる。更には
、クリア走査及びメモリ走査を２行ずつ行うので、第１
図の実施例に較べ、フォーカル・ブレーン・シャフタの
走行時間に相当する時間を更に１／２に短縮でき、動き
の速い被写体の変形が更に小さくなる。According to this embodiment, the number of pixels is relatively small, for example, 6 horizontally.
00, an image sensor with about 500 pixels vertically and 480 pixels horizontally
It is possible to obtain high-resolution frame still images of about 350 vertical TV lines. Furthermore, since the same sensitivity is sufficient for field recording and frame recording, there is no need to switch the gain of the photometric system, and the circuit configuration can be simplified. Furthermore, since clear scanning and memory scanning are performed two lines at a time, the first
Compared to the embodiment shown in the figure, the time corresponding to the travel time of the focal brain shifter can be further shortened to 1/2, and the deformation of a fast-moving subject can be further reduced.
以上の説明から容易に理解できるように、本発明によれ
ば、動きのある被写体に対してもブレの′無いフレーム
静止画を得ることができる。また、電子スチル・カメラ
に適用する場合には、記録媒体回転モータの回転の安定
化を待たずに、撮影を行い、撮影画像を撮像手段のフレ
ーム・メモリに保存できるので、レリーズのタイム・ラ
グを大幅に短縮できる。As can be easily understood from the above explanation, according to the present invention, it is possible to obtain a frame still image without blur even for a moving subject. Furthermore, when applied to an electronic still camera, it is possible to take a picture and save the photographed image in the frame memory of the imaging means without waiting for the rotation of the recording medium rotation motor to stabilize, thereby reducing the release time lag. can be significantly shortened.
第１図は本発明の一実施例の構成ブロック図、第２図は
従来例の構成ブロック図、第３図は第２図の光電変換セ
ルＩＯｃの詳細図、第４図は光電変換セルＩＯＣの動作
波形図、第５図は第２図の駆動タイミング図、第６図は
第１図の撮像素子のスチル・モードでの動作タイミング
図、第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図及び第７
Ｅ図は第６図のより詳細なタイミング図、第８図は電子
スチル・カメラの構成ブロック図、第９図は第８図の動
作タイミング図、第１０図は本発明の第２の実施例の構
成ブロック図、第１１図は第１０図の色フィルタの配置
図、第１２図は第１０図の撮像素子の動作タイミング図
、第１３Ａ図、第１３Ｂ図、第１３Ｃ図、第１３Ｄ図及
び第１３Ｅ図は第１２図のより詳細な駆動タイミング図
、第１４図は第１０図の水平走査タイミング図、第１５
図は第１０図の撮像素子での、輝度信号の走査順序図で
ある。
１〇−光電変換部 １０Ｃ・−光電変換セル １０■・
−・垂直アドレス！ｌａ １ｏｓ−・信号読出線 １２
・・・・リセット回路、１４・−クランプ回路 １５−
・フレーム・メモリ １５Ｓ−垂直シフト・レジスタ１
８．１８Ｒ，１８Ｇ、１８Ｂ・−・出力信号線２０．２
ＯＲ，２０Ｇ、２０Ｂ−・水平シフト・レジスタ ２４
，２４Ｒ，２４Ｇ、２４Ｂ−・−出力バッファ ２６，
２６Ａ、２６Ｂ、２６Ｃ・−・出力端子 ３２・−・結
合用コンデンサ
第
図
第１１図
第
図
第
図
τＩリムｕｕ Ｃｕｒｌ Ｒｒａｐ ｔａｋｒ（
ｒ３第
７Ｂ図
クツη１
凭り）しづ［
〜：、ＪＪＬ （ＯＤＤ ）
ｊ凪（ＥｖＥｔｖ）
第
図
第７Ｃ図
（１）ＳＴＡＴＶＭ
（１）ＳＴＡＴＶＭ
ｔ・
ｚ
ｔう
第
図
（２）φＬＭ
クリＩＢ（ｏｏｐ）
ＭＬＬ （ｏｏｏ）ｆｄ、 ＬＬ（ｏｐｏ）象鍼−１（
ε爪）
第
図
第１３Ａ図
ｆ
第１３８図
（１） ５ＴＡｒｖ ｓ、］
第１３Ｅ図
（１） ５ＴＡｒｙ Ｈ
（１）ＳＴＡＴＨ
第１４図FIG. 1 is a block diagram of the configuration of an embodiment of the present invention, FIG. 2 is a block diagram of the configuration of a conventional example, FIG. 3 is a detailed diagram of the photoelectric conversion cell IOc in FIG. 2, and FIG. 4 is a block diagram of the photoelectric conversion cell IOC. 5 is a drive timing diagram of FIG. 2, FIG. 6 is an operation timing diagram of the image sensor in still mode of FIG. 1, FIGS. 7A, 7B, 7C, and Figure 7D and 7th
Figure E is a more detailed timing diagram of Figure 6, Figure 8 is a block diagram of the configuration of the electronic still camera, Figure 9 is an operation timing diagram of Figure 8, and Figure 10 is a second embodiment of the present invention. 11 is a layout diagram of the color filter in FIG. 10, FIG. 12 is an operation timing diagram of the image sensor in FIG. 10, FIG. 13A, FIG. 13B, FIG. 13C, FIG. 13D, and Fig. 13E is a more detailed drive timing diagram of Fig. 12, Fig. 14 is a horizontal scanning timing diagram of Fig. 10, and Fig. 15 is a more detailed drive timing diagram of Fig. 12.
The figure is a scanning order chart of luminance signals in the image sensor of FIG. 10. 10-Photoelectric conversion section 10C・-Photoelectric conversion cell 10■・
-・Vertical address! la 1os-・Signal readout line 12
...Reset circuit, 14--clamp circuit 15-
・Frame memory 15S-Vertical shift register 1
8.18R, 18G, 18B --- Output signal line 20.2
OR, 20G, 20B-・Horizontal shift register 24
,24R,24G,24B--output buffer 26,
26A, 26B, 26C --- Output terminal 32 --- Coupling capacitor Figure 11 Figure Figure τI rim uu Curl Rrap takr (
r3 Figure 7B shoes η1 leaning) Shizu[ ~:, JJL (ODD) oop) MLL (ooo) fd, LL (opo) Elephant acupuncture-1 (
ε claw) Fig. 13A f Fig. 138 (1) 5TArv s,] Fig. 13E (1) 5TAry H (1) STATH Fig. 14
Claims (1)
段に転送し、当該メモリ手段の記憶信号を順次、出力信
号線に転送する撮像装置であって、当該メモリ手段が、
当該光電変換部の全光電変換信号を記憶可能なフレーム
・メモリであることを特徴とする撮像装置。An imaging device that once transfers a photoelectric conversion signal of a photoelectric conversion section to a memory means line by line, and sequentially transfers the stored signals of the memory means to an output signal line, the memory means comprising:
An imaging device characterized in that it is a frame memory capable of storing all photoelectric conversion signals of the photoelectric conversion section.
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